CN114566593A - 多层式芯片内建电感结构 - Google Patents

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Abstract

本发明公开一种多层式芯片内建电感结构，包括：一第一绕线部设置于一金属层间介电层内，包括由内而外同心排列的第一及第二半圈型堆叠层及一第一输入/输出导电部。一第二绕线部包括依一对称轴分别与第一及第二半圈型堆叠层对称排列的第三及第四半圈型堆叠层以及一第二输入/输出导电部。一导电分支层，设置于金属层间介电层上方的一绝缘重布线层内。第一、第二、第三及第四半圈型堆叠层以及第一及第二输入/输出导电部各自包括：一顶层走线层及垂直堆叠于其下方的一次顶层走线层。

Description

多层式芯片内建电感结构
技术领域
本发明涉及一种半导体结构，特别涉及一种具有T型线圈(T-coil)式多层式芯片内建电感(on-chip inductor)结构。
背景技术
许多数字及模拟部件及电路已成功地运用于半导体集成电路。上述部件包含了无源元件，例如电阻、电容或电感等。典型的半导体集成电路包含一硅基底。一层以上的介电层设置于基底上，且一层以上的金属层设置于介电层中。这些金属层可通过现行的半导体制作工艺技术而形成芯片内建部件，例如，T型线圈(T-coil)式芯片内建电感元件。T型线圈式的芯片内建电感元件具有两个电感结构且一分支结构耦合于两个电感结构的绕线之间，使芯片内建电感元件成为具有两个输入/输出端口与一中心抽头(center tap)的三端装置(例如，T型线圈装置)。
在通信系统的快速发展下，系统芯片通常具有射频电路及数字或基频电路。由于射频电路在系统芯片的设计准则中，射频电路包括厚线路层而具有较高制造成本，因此整个芯片设计一般是采用制造成本较低的数字或基频电路的制作工艺。但是，相较于采用射频电路的设计准则的电感元件，采用数字或基频电路的设计准则的系统芯片中的电感元件的线圈厚度较薄而会有品质因素(quality factor/Q value)降低的问题。
由于芯片内建电感结构的品质因素会影响集成电路的效能，因此有必要寻求一种新的电感元件结构，其可增加电感元件的品质因素。
发明内容
在一些实施例中，提供一种多层式芯片内建电感结构，包括：一第一绕线部设置于一金属层间介电层内，包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层以及位于第二半圈型堆叠层外侧的一第一输入/输出导电部；一第二绕线部，设置于金属层间介电层内，包括依一对称轴分别与第一半圈型堆叠层及第二半圈型堆叠层对称排列的一第三半圈型堆叠层及一第四半圈型堆叠层以及位于第四半圈型堆叠层外侧的一第二输入/输出导电部；以及一导电分支层，设置于金属层间介电层上方的一绝缘重布线层内，且电性耦接至第一半圈型堆叠层及第三半圈型堆叠层；其中第一半圈型堆叠层、第二半圈型堆叠层、第一输入/输出导电部、第三半圈型堆叠层、第四半圈型堆叠层及第二输入/输出导电部各自包括：一顶层走线层；以及一次顶层走线层，垂直堆叠于顶层走线层下方，且与之电性耦接。
在一些实施例中，提供一种多层式芯片内建电感结构，包括：一第一绕线部，包括由内而外同心排列的一第一半圈型堆叠层及一第二半圈型堆叠层以及位于第二半圈型堆叠层外侧的一第一输入/输出导电部；一第二绕线部，包括依一对称轴分别对称于第一半圈型堆叠层及第二半圈型堆叠层的一第三半圈型堆叠层及一第四半圈型堆叠层以及位于第四半圈型堆叠层外侧的一第二输入/输出导电部，其中第一半圈型堆叠层、第二半圈型堆叠层、第一输入/输出导电部、第三半圈型堆叠层、第四半圈型堆叠层及第二输入/输出导电部各自包括：一第一走线层，设置于一金属层间介电层内；一第二走线层，设置于金属层间介电层内，且垂直堆叠于第一走线层上方并与之电性耦接；以及一第三走线层，设置于金属层间介电层上方的一绝缘重布线层内，且垂直堆叠于该第二走线层上方并与之电性耦接；以及一导电分支层，设置于绝缘重布线层内，且电性耦接至第一半圈型堆叠层及第三半圈型堆叠层。
附图说明
图1为本发明一些实施例的多层式芯片内建电感结构平面示意图；
图2A为本发明一些实施例的具有图1所示多层式芯片内建电感结构的半导体电路剖面示意图；
图2B为本发明一些实施例的沿图1中B-B’线方向的多层式芯片内建电感结构剖面示意图；
图3为本发明一些实施例的多层式芯片内建电感结构平面示意图；
图4A为本发明一些实施例的沿图3中A-A’线的剖面示意图；
图4B为本发明一些实施例的沿图3中B-B’线方向的多层式芯片内建电感结构剖面示意图；
图5为本发明一些实施例的多层式芯片内建电感结构平面示意图；
图6为本发明一些实施例的沿图5中A-A’线的剖面示意图。
符号说明
10,20,30:多层式芯片内建电感结构
100:基底
101,103,105,107:接线层
101a,105a,107a,214a:走线层
102:金属层间介电层
208,212,V1,V2,V3:导电插塞
200:重布线结构
210:绝缘重布线层
211,211’:导电分支层
214:重布线层
215,215’,215”,216,216’,216”,217,217’,217”,218,218’,218”,219,219’,219”,220,220’,220”:半圈型堆叠层
221:第一绕线部
222:第二绕线部
230:钝化护层
231,231’,231”,232,232’,232”:输入/输出导电部
240:连接器
241,241’,245,245’,249,249’:上跨接层
242,242’,246,246’,250,250’:下跨接层
243,247,251:连接层对
300:防护环
301:电极
A:区域
S:对称轴
S1,S2,S3:间距
W1,W2:宽度
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然而应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关联性。
请参照图1、图2A及图2B，其中图1绘示出根据本发明一些实施例的多层式芯片内建电感结构10平面示意图，而图2A绘示出根据本发明一些实施例的具有图1所示多层式芯片内建电感结构10的半导体电路剖面示意图(其中区域A(以虚线表示)为沿图1的A-A’线的剖面示意图)，且图2B绘示出根据本发明一些实施例的沿图1中B-B’线方向的多层式芯片内建电感结构剖面示意图。在一些实施例中，半导体电路包括一基底100、设置于基底100上的金属层间介电(inter-metal dielectric,IMD)层102、设置于金属层间介电层102上的绝缘重布线层210、设置于金属层间介电层102及绝缘重布线层210内的多个垂直及水平导电特征部件及多层式芯片内建电感结构10、覆盖绝缘重布线层210上的钝化护层230以及设置于钝化护层230内的连接器240(例如，焊料凸块或焊球)，如图2A所示。
在一些实施例中，基底100包括一硅基底或其他现有的半导体材料基底。基底100中可包含各种不同的元件，例如晶体管、电阻、电容及其他现有的半导体元件。再者，基底100也可包含其他导电层(例如，铜、铝、或其合金)以及一或多层绝缘层(例如，氧化硅层、氮化硅层、或低介电材料层)。此处为了简化附图，仅以一平整基底表示之。
在一些实施例中，金属层间介电层102可为一单层介电材料层或是多层介电结构。举例来说，金属层间介电层102可包括多层介电材料层，其与水平导电特征部件(例如，接线层101、103、105及107)依序交替形成在基底100之上。为了简化附图，此处仅以一平整层表示金属层间介电层102。接线层101、103、105及107通过垂直导电特征部件(例如，导电插塞V1及V2)彼此电性耦接，且与金属层间介电层102形成一内连接结构，以电性耦接位于基底100的各种不同的元件。在一些实施例中，金属层间介电层102可包括氧化硅层、氮化硅层、低介电材料层或其他合适的介电材料层。
在一些实施例中，绝缘重布线层210可为一单层介电材料层或是多层介电结构。举例来说，绝缘重布线层210可包括单层介电材料层，其内具有一重布线层214及至少一导电插塞V3而构成一重布线结构200。连接器240通过绝缘重布线层210内的重布线层214及导电插塞V3而电性耦接至内连接结构，使基底10内的元件电性耦接至连接器240。在一些实施例中，绝缘重布线层210可包括无机介电层(例如，氧化硅层、氮化硅层、或低介电材料层)、有机介电层(例如，聚酰亚胺(polyimide,PI))或其他合适的介电材料层。在一实施例中，重布线层214的厚度大于接线层101、103、105及107的厚度。
在一些实施例中，多层式芯片内建电感结构10包括金属层间介电层102、位于金属层间介电层102上的绝缘重布线层210、以及位于金属层间介电层102及绝缘重布线层210内的第一绕线部221及第二绕线部222。
在一些实施例中，第一绕线部221位于对称轴S的一第一侧，而第二绕线部222位于对称轴S的第二侧，其中第一侧与第二侧为对称轴S的两相对侧。在一些实施例中，位于对称轴S的第一侧的第一绕线部221包括由内而外同心排列的至少两个半圈型堆叠层以及位于这些半圈型堆叠层外侧的一输入/输出导电部。再者，位于对称轴S的第二侧的第二绕线部222包括由内而外同心排列的对应半圈型堆叠层。
举例来说，第一绕线部221包括由内而外依序同心排列的半圈型堆叠层215、半圈型堆叠层217及半圈型堆叠层219以及位于半圈型堆叠层219外侧的一输入/输出导电部231。第二绕线部222包括由内而外依序同心且依对称轴S与半圈型堆叠层215、半圈型堆叠层217及半圈型堆叠层219对称排列的半圈型堆叠层216、半圈型堆叠层218及半圈型堆叠层220以及位于半圈型堆叠层220外侧的一输入/输出导电部232。在一些实施例中，第一绕线部221及第二绕线部222可构成大体上为圆形、矩形、六边形、八边形、或多边形的外形。此处，为了简化附图，是以八边形作为范例说明。
在一些实施例中，半圈型堆叠层215及216、半圈型堆叠层217及218、半圈型堆叠层219及220、输入/输出导电部231及232可由金属层间介电层102内及绝缘重布线层210内的多水平及垂直导电特征部件所构成。具体来说，半圈型堆叠层215及216、半圈型堆叠层217及218、半圈型堆叠层219及220、输入/输出导电部231及232各自具有一走线层214a(即，绝缘重布线层210内的水平导电特征部件)、一走线层107a(即，金属层间介电层102内的水平导电特征部件)以及位于走线层214a与走线层107a之间的多个导电插塞212(即，绝缘重布线层210内的垂直导电特征部件)。在半圈型堆叠层215及216、半圈型堆叠层217及218、半圈型堆叠层219及220、输入/输出导电部231及232中，走线层214a通过导电插塞212而电性耦接至垂直堆叠于下方的对应的走线层107a。
在一些实施例中，半圈型堆叠层215及216、半圈型堆叠层217及218、半圈型堆叠层219及220、输入/输出导电部231以及输入/输出导电部232具有彼此实质上相同的线宽W1与线距S1。在一些实施例中，线宽W1约为6μm，且线距S1约为2μm。在此情形中，由第一绕线部221及第二绕线部222所定义出的面积约为80.5×80.5μm2。
在一些实施例中，走线层214a位于绝缘重布线层210内，且与重布线层214位于绝缘重布线层210内的相同层位。举例来说，走线层214a与重布线层214可由重布线结构200中的顶层金属层定义而成。再者，走线层107a位于金属层间介电层102内且对应形成于走线层214a下方。走线层107a与接线层107位于金属层间介电层102内的相同层位。举例来说，走线层107a与接线层107可由内连接结构中的顶层金属层(即，顶层水平导电特征部件)定义而成。在一些实施例中，走线层107a及214a、接线层107及重布线层214的材质可由金属所构成，例如，铜、铝、其合金或其他适合的金属材料。
对一般的设计准则而言，重布线层214的厚度会大于内连接结构中的顶层金属层(例如，接线层107)。内连接结构中的顶层金属层(例如，接线层107)的厚度会大于或实质上相同下方的金属层(例如，接线层101、103及105)，其视不同需求而定。因此，由重布线结构200中的顶层金属层定义而成的走线层214a及由内连接结构中的顶层金属层定义而成的走线层107a可大幅增加电感元件的截面积。此处，「截面积」一词表示电感元件中与电流方向垂直的半圈型堆叠层的面积。如此一来，相较于由内连接结构中的一或多层金属层所形成的电感元件，本发明的多层式芯片内建电感结构10因具有较厚的走线层可减少绕线部的导体损失(conductor loss)，进而提升电感元件的品质因素。特别说明的是，通过厚度较厚的走线层214a增加电感元件的「截面积」，提高电感效能。
在一些实施例中，多层式芯片内建电感结构10还包括连接层对243、247及251，其设置于第一绕线部221及第二绕线部222之间，以电性耦接于第一绕线部221与第二绕线部222之间。在一些实施例中，连接层对243包括一上跨接(cross-connection)层241及一下跨接层242。上跨接层241连接第一绕线部221的半圈型堆叠层219的走线层214a与第二绕线部222的半圈型堆叠层218的走线层214a。下跨接层242连接第一绕线部221的半圈型堆叠层217的走线层107a与第二绕线部222的半圈型堆叠层220的走线层107a。再者，连接层对247包括一上跨接层245及一下跨接层246。上跨接层245连接第一绕线部221的半圈型堆叠层215的走线层214a与第二绕线部222的半圈型堆叠层218的走线层214a。下跨接层246连接第一绕线部221的半圈型堆叠层217的走线层107a与第二绕线部222的半圈型堆叠层216的走线层107a。另外，连接层对251包括一上跨接层249及一下跨接层250。上跨接层249连接第一绕线部221的输入/输出导电部231的走线层214a与第二绕线部222的半圈型堆叠层220的走线层214a。下跨接层246连接第一绕线部221的半圈型堆叠层219的走线层107a与第二绕线部222的输入/输出导电部232的走线层107a。
在一些实施例中，上跨接层241、245及249与走线层214a位于绝缘重布线层210内的同一层位。亦即，上跨接层241、245及249可由重布线结构200中的顶层金属层定义而成。在一些实施例中，下跨接层242、246及250分别位于上跨接层241、245及249下方，且与走线层107a位于金属层间介电层102内的同一层位。亦即，下跨接层242、246及250可由内连接结构中的顶层金属层定义而成。在一些实施例中，下跨接层242、246及250及上跨接层241、245及249可由金属所构成，例如，铜、铝、其合金或其他适合的金属材料。
在一些实施例中，多层式芯片内建电感结构10还包括一导电分支层211，设置于金属层间介电层102内，且电性耦接于第一绕线部221的半圈型堆叠层215及第二绕线部222的半圈型堆叠层216，如图1及图2B所示。在一些实施例中，导电分支层211作为一中心抽头，其与第一绕线部221及第二绕线部222内的两个输入/输出部231及232构成具有三端的电感装置(例如，T型线圈装置)。
导电分支层211可由金属层间介电层102内的一走线层105a(即，金属层间介电层102内的水平导电特征部件)所构成。举例来说，走线层105a位于金属层间介电层102内且对应形成于对称轴S上，且通过导电插塞208电性耦接于第一绕线部221的半圈型堆叠层215及第二绕线部222的半圈型堆叠层216。导电分支层211与接线层105位于金属层间介电层102内的相同层位。举例来说，走线层105a与接线层105可由内连接结构中的次顶层金属层(即，位于顶层水平导电特征部件下方且最靠近顶层水平导电特征部件的水平导电特征部件)定义而成。在一些实施例中，走线层105a与接线层105的材质可由金属所构成，例如，铜、铝、其合金或其他适合的金属材料。在一些实施例中，走线层105a与接线层105的材质可相同于走线层107a与接线层107的材质，且不同于走线层214a与重布线层214的材质。举例来说，走线层105a、接线层105、走线层107a与接线层107由铜构成，而走线层214a与重布线层214则由铝构成。上述不同的材质选择则与制作工艺成本以及制作工艺极限(例如：线宽)有关。
在一些实施例中，芯片内建电感结构10还包括一防护环300位于金属层间介电层102内(未绘示于图2A及图2B)。从上视角度来看，防护环300围绕第一绕线部221及第二绕线部222。在一些实施例中，防护环300位于导电分支层211下方的一走线层(即，金属层间介电层102内的水平导电特征部件)所构成。举例来说，防护环300与接线层101位于金属层间介电层102内的相同层位。在一些实施例中，防护环300通过导电垫或电极301而接地或电性耦接至基底100内的一接地端。再者，防护环300的材质可由金属所构成，例如，铜、铜合金或其他适合的金属材料。
请参照图3、图4A及图4B，其中图3绘示出根据本发明一些实施例的多层式芯片内建电感结构20的平面示意图，而图4A绘示出根据本发明一些实施例的沿图3中A-A’线的剖面示意图且图4B绘示出根据本发明一些实施例的沿图3中B-B’线的剖面示意图。此处，相同或相似于图1、图2A及图2B中多层式芯片内建电感结构10的部件是使用相同或相似的标号并可能省略其说明。多层式芯片内建电感结构20具有相似于图1、图2A及图2B中的多层式芯片内建电感结构10的结构。
然而，不同于图1、图2A及图2B中的多层式芯片内建电感结构10，多层式芯片内建电感结构20中第一绕线部221包括由内而外依序同心排列的半圈型堆叠层215’、半圈型堆叠层217’及半圈型堆叠层219’以及位于半圈型堆叠层219’外侧的一输入/输出导电部231’。第二绕线部222包括由内而外依序同心且依对称轴S与半圈型堆叠层215’、半圈型堆叠层217’及半圈型堆叠层219’对称排列的半圈型堆叠层216’、半圈型堆叠层218’及半圈型堆叠层220’以及位于半圈型堆叠层220’外侧的一输入/输出导电部232’。半圈型堆叠层215’及216’、半圈型堆叠层217’及218’、半圈型堆叠层219’及220’、输入/输出导电部231’及232’各自具有一走线层105a(即，金属层间介电层102内的水平导电特征部件)、一走线层107a(即，金属层间介电层102内的水平导电特征部件)以及位于走线层105a与走线层107a之间的多个导电插塞208(即，垂直导电特征部件)。走线层107a通过导电插塞208而电性耦接至垂直堆叠于下方的对应的走线层105a。
在一些实施例中，半圈型堆叠层215’及216’、半圈型堆叠层217’及218’、半圈型堆叠层219’及220’、输入/输出导电部231’以及输入/输出导电部232具有彼此实质上相同的线宽W1与线距S2。在一些实施例中，线宽W1约为6μm，线距S2约为0.5μm。因为图1、图2A及图2B中的多层式芯片内建电感结构10其部分的绕线部位于绝缘重布线层210内的走线层214a，所以需要预留的线距S1(约为2μm)较多层式芯片内建电感结构20的线距S2(约为0.5μm)宽。另外，因为多层式芯片内建电感结构20的线距S2较窄，所以可增加多层式芯片内建电感结构20的半圈型堆叠层之间的耦合，进而使多层式芯片内建电感结构20只需要定义较小的面积，就能具有和多层式芯片内建电感结构10相近的电感值。因此，在此情形中，由第一绕线部221及第二绕线部222所定义出的多层式芯片内建电感结构20的面积约为69×69μm2。也就是说，多层式芯片内建电感结构20因线距S2缩小而降低了电感的整体面积(多层式芯片内建电感结构10的面积约为80.5×80.5μm2)。
在一些实施例中，走线层107a位于金属层间介电层102内，且与接线层107位于金属层间介电层102内的相同层位。举例来说，走线层107a与接线层107可由内连接结构中的顶层金属层定义而成。再者，走线层105a位于金属层间介电层102内且对应形成于走线层107a下方。走线层105a与接线层105位于金属层间介电层102内的相同层位。举例来说，走线层105a与接线层105可由内连接结构中的次顶层金属层定义而成。在一些实施例中，走线层107a及105a、接线层107及105的材质可由金属所构成，例如，铜、铜合金或其他适合的金属材料。
然而，通常形成重布线层214(或走线层214a)的制作工艺能力(processcapability)低于形成顶层金属层(例如，接线层107或走线层107a)及次顶金属层(例如，接线层105或走线层105a)。换言之，重布线层214(或走线层214a)的制作工艺线宽大于顶层金属层(接线层107或走线层107a)/次顶金属层(例如，接线层105或走线层105a)的制作工艺线宽。因此，使用走线层214a作为多层式芯片内建电感结构的半圈型堆叠层，半圈型堆叠层之间的间距会受限于重布线层214的制作工艺限制而无法缩小。然而，在多层式芯片内建电感结构20中，走线层107a及105a具有相同的制作工艺能力且高于重布线层214的制作工艺能力(有较窄的制作工艺线宽)。因此，可缩小多层式芯片内建电感结构20的半圈型堆叠层之间的间距(例如，间距S2)。如此一来，可增加多层式芯片内建电感结构20的半圈型堆叠层之间的耦合，进而提升绕线效率(winding efficiency)。再者，对于集成电路的设计弹性及功能密度来说，缩小多层式芯片内建电感结构20的整体面积是相当有利的。
相似地，在多层式芯片内建电感结构20中，连接层对243包括一上跨接层241’及一下跨接层242’。上跨接层241’连接第一绕线部221的半圈型堆叠层219’的走线层107a与第二绕线部222的半圈型堆叠层218’的走线层107a。下跨接层242’连接第一绕线部221的半圈型堆叠层217’的走线层105a与第二绕线部222的半圈型堆叠层220’的走线层105a。再者，连接层对247包括一上跨接层245’及一下跨接层246’。上跨接层245’连接第一绕线部221的半圈型堆叠层215’的走线层107a与第二绕线部222的半圈型堆叠层218’的走线层107a。下跨接层246’连接第一绕线部221的半圈型堆叠层217’的走线层105a与第二绕线部222的半圈型堆叠层216’的走线层105a。另外，连接层对251包括一上跨接层249’及一下跨接层250’。上跨接层249’连接第一绕线部221的输入/输出导电部231’的走线层107a与第二绕线部222的半圈型堆叠层220’的走线层107a。下跨接层246’连接第一绕线部221的半圈型堆叠层219’的走线层105a与第二绕线部222的输入/输出导电部232’的走线层105a。
在一些实施例中，上跨接层241’、245’及249’与走线层107a金属层间介电层102内的同一层位。亦即，上跨接层241’、245’及249’可由内连接结构中的顶层金属层定义而成。再者，下跨接层242’、246’及250’分别位于上跨接层241’、245’及249’下方，且与走线层105a位于金属层间介电层102内的同一层位。亦即，下跨接层242’、246’及250’可由内连接结构中的次顶层金属层定义而成。在一些实施例中，下跨接层242、246及250及上跨接层241、245及249可由金属所构成，例如，铜、铜合金或其他适合的金属材料。
相似地，多层式芯片内建电感结构20还包括一导电分支层211’。不同于多层式芯片内建电感结构10的导电分支层211，导电分支层211’设置于绝缘重布线层210内，且电性耦接于第一绕线部221的半圈型堆叠层215’及第二绕线部222的半圈型堆叠层216’，如图3及图4B所示。在一些实施例中，导电分支层211’由一走线层214a(即，绝缘重布线层210内的水平导电特征部件)所构成。举例来说，走线层214a位于绝缘重布线层210内且对应形成于对称轴S上，且通过导电插塞212电性耦接于第一绕线部221的半圈型堆叠层215’及第二绕线部222的半圈型堆叠层216’。导电分支层211’与重布线层214位于绝缘重布线层210内的相同层位。在一些实施例中，走线层214a的材质可由金属所构成，例如，铝、铝合金或其他适合的金属材料。
由于导电分支层211’由走线层214a(其厚度大于走线层107a及105a)所构成，因此导电分支层211’的截面积会大于多层式芯片内建电感结构10的导电分支层211，使导电分支层211’的直流电电阻(DC-R)可小于导电分支层211的直流电电阻。如此一来，由于采用厚的走线层214a作为中心抽头(即，导电分支层211’)，因此可在不影响导电分支层211’的直流电电阻情形下缩小电分支层211’的宽度。如此一来，可降低中心抽头与，第一及第二绕线部221及222之间的寄生耦合(parasitic coupling)以及中心抽头与基底100(绘示于图2A)之间的寄生耦合。
请参照图5及图6，其中图5绘示出根据本发明一些实施例的多层式芯片内建电感结构30的平面示意图，而图6绘示出根据本发明一些实施例的沿图5中A-A’线的剖面示意图。此处，相同于图3及图4A中多层式芯片内建电感结构20的部件是使用相同的标号并可能省略其说明。多层式芯片内建电感结构30具有相似于图3及图4A中的多层式芯片内建电感结构20的结构。
然而，不同于图3及图4A中的多层式芯片内建电感结构20，多层式芯片内建电感结构30中第一绕线部221包括由内而外依序同心排列的半圈型堆叠层215”、半圈型堆叠层217”及半圈型堆叠层219”以及位于半圈型堆叠层219”外侧的一输入/输出导电部231”。第二绕线部222包括由内而外依序同心且依对称轴S与半圈型堆叠层215”、半圈型堆叠层217”及半圈型堆叠层219”对称排列的半圈型堆叠层216”、半圈型堆叠层218”及半圈型堆叠层220”以及位于半圈型堆叠层220’外侧的一输入/输出导电部232”。半圈型堆叠层215”及216”、半圈型堆叠层217”及218”、半圈型堆叠层219”及220”、输入/输出导电部231”及232”各自具有一走线层105a(即，金属层间介电层102内的水平导电特征部件)、一走线层107a(即，金属层间介电层102内的水平导电特征部件)、一走线层214a(即，绝缘重布线层210内的水平导电特征部件)、位于走线层105a与走线层107a之间的多个导电插塞208(即，金属层间介电层102内的垂直导电特征部件)以及位于走线层214a与走线层107a之间的多个导电插塞212(即，绝缘重布线层210内的垂直导电特征部件)。走线层214a通过导电插塞212而电性耦接至垂直堆叠于下方的对应的走线层107a，且走线层107a通过导电插塞208而电性耦接至垂直堆叠于下方的对应的走线层105a。
在一些实施例中，走线层107a与走线层105a具有彼此实质上相同的线宽W1，相邻的走线层107a之间与相邻的走线层105a的线距为S2。再者，走线层214a具有线宽W2，其小于走线层107a与走线层105a的线宽W1，且相邻的走线层214a之间的线距为S3，其大于线距为S2。在此情形中，由第一绕线部221及第二绕线部222所定义出的面积约为69×69μm2。也就是说，多层式芯片内建电感结构30相似于多层式芯片内建电感结构20，可降低电感的整体面积。再者，由于第一绕线部221及第二绕线部222各自由三层堆叠的金属层(例如，走线层105a、107a及214a)所构成，因此可进一步增加半圈型堆叠层的截面积。如此一来，可减少绕线部的导体损失，进而提升电感元件的品质因素，因而提升电感效能。
根据本发明的多层式芯片内建电感结构，由于采用重布线结构的顶层金属层作为电感元件的导电分支层(即，具有T型线圈的电感元件的中心抽头)，因此可采用金属层间介电层内的顶层金属层及次顶层金属层作为电感元件的绕线部，因此可有效提升制作绕线部的制作工艺能力。如此一来，可通过缩小相邻的走线层之间的间距来增加相邻的走线层之间的耦合而提升电感绕线效率。再者，采用厚度较厚的重布线结构的顶层金属层作为电感元件的导电分支层也可缩小导电分支层的宽度，进而降低电感元件中不必要的寄生耦合。
根据本发明的多层式芯片内建电感结构，由于相邻的走线层之间的间距缩小，因此可降低电感元件的整体面积，进而提升集成电路的设计弹性及功能密度。
根据本发明的多层式芯片内建电感结构，由于可采用重布线结构的顶层金属层以及金属层间介电层内的顶层金属层及次顶层金属层作为电感元件的绕线部，因此可增加电感元件中半圈型堆叠层的截面积，进而提升电感元件的品质因素。另外，由于多层式芯片内建电感结构可于制作内连接结构及重布线结构期间形成，因此无需采用额外的金属层及额外的制作工艺来制作多层式芯片内建电感结构。如此一来，制造成本并不会增加。
以上概略说明了本发明数个实施例的特征，使所属技术领域中普通技术人员对于本发明的型态可更为容易理解。任何所属技术领域中普通技术人员应了解到可轻易利用本发明作为其它制作工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中普通技术人员也可理解与上述等同的结构并未脱离本发明的精神和保护范围内，且可在不脱离本发明的精神和范围内，当可作更动、替代与润饰。

Claims (20)

1.一种多层式芯片内建电感结构，包括：
第一绕线部，设置于金属层间介电层内，包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层以及位于该第二半圈型堆叠层外侧的第一输入/输出导电部；
第二绕线部，设置于该金属层间介电层内，包括依对称轴分别与该第一半圈型堆叠层及该第二半圈型堆叠层对称排列的第三半圈型堆叠层及第四半圈型堆叠层以及位于该第四半圈型堆叠层外侧的第二输入/输出导电部；以及
导电分支层，设置于该金属层间介电层上方的绝缘重布线层内，且电性耦接至该第一半圈型堆叠层及该第三半圈型堆叠层；
其中该第一半圈型堆叠层、该第二半圈型堆叠层、该第一输入/输出导电部、该第三半圈型堆叠层、该第四半圈型堆叠层及该第二输入/输出导电部各自包括：
顶层走线层；以及
次顶层走线层，垂直堆叠于该顶层走线层下方，且与之电性耦接。
2.如权利要求1所述的多层式芯片内建电感结构，还包括：
多个导电插塞，位于该顶层走线层与该次顶层走线层之间，使该顶层走线层电性耦接至该次顶层走线层。
3.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层的线宽实质上相同于该次顶层走线层的线宽。
4.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层的厚度实质上相同于该次顶层走线层的厚度。
5.如权利要求1所述的多层式芯片内建电感结构，其中该导电分支层的厚度大于该顶层走线层的厚度及该次顶层走线层的厚度。
6.如权利要求1所述的多层式芯片内建电感结构，还包括：
第一连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第一半圈型堆叠层的该顶层走线层与该第四半圈型堆叠层的该顶层走线层；以及
下跨接层，连接该第二半圈型堆叠层的该次顶层走线层与该第三半圈型堆叠层的该次顶层走线层。
7.如权利要求1所述的多层式芯片内建电感结构，其中该第一绕线部还包括第五半圈型堆叠层位于该第二半圈型堆叠层与该第一输入/输出导电部之间，且该第二绕线部还包括第六半圈型堆叠层位于该第四半圈型堆叠层与该第二输入/输出导电部之间，且其中该第五半圈型堆叠层及该第六半圈型堆叠层各自还包括该顶层走线层及该次顶层走线层。
8.如权利要求7所述的多层式芯片内建电感结构，还包括：
第二连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第五半圈型堆叠层的该顶层走线层与该第四半圈型堆叠层的该顶层走线层；以及
下跨接层，连接该第二半圈型堆叠层的该次顶层走线层与该第六半圈型堆叠层的该次顶层走线层；以及
第三连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第一输入/输出导电部的该顶层走线层与该第六半圈型堆叠层的该顶层走线层；以及
下跨接层，连接该第五半圈型堆叠层的该次顶层走线层与该第二输入/输出导电部的该次顶层走线层。
9.如权利要求1所述的多层式芯片内建电感结构，其中该顶层走线层及次顶层走线层由同一金属材料形成。
10.如权利要求9所述的多层式芯片内建电感结构，其中该导电分支层与该顶层走线层由不同的金属材料形成。
11.一种多层式芯片内建电感结构，包括：
第一绕线部，包括由内而外同心排列的第一半圈型堆叠层及第二半圈型堆叠层以及位于该第二半圈型堆叠层外侧的第一输入/输出导电部；
第二绕线部，包括依对称轴分别对称于该第一半圈型堆叠层及该第二半圈型堆叠层的第三半圈型堆叠层及第四半圈型堆叠层以及位于该第四半圈型堆叠层外侧的第二输入/输出导电部，其中该第一半圈型堆叠层、该第二半圈型堆叠层、该第一输入/输出导电部、该第三半圈型堆叠层、该第四半圈型堆叠层及该第二输入/输出导电部各自包括：
第一走线层，设置于金属层间介电层内；
第二走线层，设置于该金属层间介电层内，且垂直堆叠于该第一走线层上方并与之电性耦接；以及
第三走线层，设置于该金属层间介电层上方的绝缘重布线层内，且垂直堆叠于该第二走线层上方并与之电性耦接；以及
导电分支层，设置于绝缘重布线层内，且电性耦接至该第一半圈型堆叠层及该第三半圈型堆叠层。
12.如权利要求11所述的多层式芯片内建电感结构，其中
该第三走线层与该导电分支层位于该绝缘重布线层内的相同层位。
13.如权利要求12所述的多层式芯片内建电感结构，还包括：
多个导电插塞，位于该第一走线层与该第二走线层之间以及该第二走线层与该第三走线层之间，使该第二走线层电性耦接于该第一走线层及该第三走线层之间。
14.如权利要求11所述的多层式芯片内建电感结构，其中该第三走线层的线宽小于该第一走线层与该第二线层的线宽。
15.如权利要求11所述的多层式芯片内建电感结构，其中该第三走线层及该导电分支层的厚度大于该第一走线层与该第二线层的厚度。
16.如权利要求11所述的多层式芯片内建电感结构，其中该第二走线层与该金属层间介电层内的最顶层金属层具有相同的层位。
17.如权利要求11所述的多层式芯片内建电感结构，还包括：
第一连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第一半圈型堆叠层的该第二走线层与该第四半圈型堆叠层的该第二走线层；以及
下跨接层，连接该第二半圈型堆叠层的该第一走线层与该第三半圈型堆叠层的该第一走线层。
18.如权利要求11所述的多层式芯片内建电感结构，其中该第一绕线部还包括第五半圈型堆叠层位于该第二半圈型堆叠层与该第一输入/输出导电部之间，且该第二绕线部还包括第六半圈型堆叠层位于该第四半圈型堆叠层与该第二输入/输出导电部之间，且该第五半圈型堆叠层及该第六半圈型堆叠层各自还包括该第一走线层、该第二走线层及该第三走线层。
19.如权利要求18所述的多层式芯片内建电感结构，还包括：
第二连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第五半圈型堆叠层的该第二走线层与该第四半圈型堆叠层的该第二走线层；以及
下跨接层，连接该第二半圈型堆叠层的该第一走线层与该第六半圈型堆叠层的该第一走线层；以及
第三连接层对，设置于该第一绕线部与该第二绕线部之间，包括：
上跨接层，连接该第一输入/输出导电部的该第二走线层与该第六半圈型堆叠层的该第二走线层；以及
下跨接层，连接该第五半圈型堆叠层的该第一走线层与该第二输入/输出导电部的该第一走线层。
20.如权利要求11所述的多层式芯片内建电感结构，其中该第一走线层与该第二走线层由铜形成，且该第三走线层与该导电分支层由铝形成。
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