CN115497921A - 半导体装置及其制备方法 - Google Patents

半导体装置及其制备方法 Download PDF

Info

Publication number
CN115497921A
CN115497921A CN202210081237.1A CN202210081237A CN115497921A CN 115497921 A CN115497921 A CN 115497921A CN 202210081237 A CN202210081237 A CN 202210081237A CN 115497921 A CN115497921 A CN 115497921A
Authority
CN
China
Prior art keywords
conductive
terminal
layer
distance
coil
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210081237.1A
Other languages
English (en)
Inventor
赖正贤
陈世明
谢翰章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115497921A publication Critical patent/CN115497921A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H01F27/28—Coils; Windings; Conductive connections
    • H01F27/29—Terminals; Tapping arrangements for signal inductances
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0073—Printed inductances with a special conductive pattern, e.g. flat spiral
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/0086—Printed inductances on semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Coils Or Transformers For Communication (AREA)

Abstract

一种半导体装置包括半导体衬底、互连线层和电感器图案。互连线层配置在半导体衬底上。电感器图案电连接至互连线层。电感器图案包括与第一端子连接的第一导电线、与第二端子连接的第二导电线以及多个导电线圈。导电线圈将第一导电线连接至第二导电线，且包括与第一导电线连接的外线圈、与第二导电线以及外线圈连接的内线圈。第二导电线在第一方向上与内线圈的第一侧间隔距离Y，第二端子在第二方向上与内线圈的第二侧间隔距离X1，其中X1>1.25Y。

Description

半导体装置及其制备方法
技术领域
本公开实施例是有关一种半导体装置及其制备方法。
背景技术
电感器是一种无源电子组件，可以在电流通过时产生的磁场中存储能量。电感器可用于多种集成电路的应用中，包括稳压器和许多射频(radio frequency；RF)电路中。具有相对较小值的电感器通常是使用现有的集成芯片制造流程而直接建构在集成电路上。
发明内容
本公开实施例提供一种半导体装置包括半导体衬底、互连线层和电感器图案。互连线层配置于半导体衬底上。电感图案设置在互连线层上并与互连线层电连接。电感器图案包括第一导电线、第二导电线以及多个导电线圈。第一导电线与第一端子连接。第二导电线与第二端子连接。多个导电线圈将第一导电线连接至第二导电线，其中多个导电线圈包括与第一导电线连接的外线圈、与第二导电线和外线圈连接的内线圈，且其中，第二导电线在第一方向上与内线圈的第一侧间隔距离Y，距离Y等于多个导电线+圈的环间距，第二端子在第二方向上与内线圈的第二侧间隔开距离X1，且距离X1与距离Y的关系满足：X1＞1.25Y。
本公开实施例提供一种半导体装置包括半导体衬底、互连线层、第一钝化层、多个导电接垫、至少一个电感器图案、第二钝化层和多个导电柱。互连线层设置于半导体衬底上。第一钝化层设置于互连线层上。多个导电接垫设置在第一钝化层上且电连接至互连线层。电感器图案电连接至互连线层，并包括第一端子、第一导电线、第二端子、第二导电线以及多个导电线圈。第一端子设置在第一钝化层上，并电连接至互连线层。第一导电线与第一端子连接，其中第一导电线的宽度为d1，且第一端子的宽度为d2。第二端子设置在第一钝化层上并电连接至互连线层。第二导电线与第二端子连接，其中第二导电线的宽度为d3，第二端子的宽度为d4，且宽度d4大于宽度d1、宽度d2和宽度d3。多个导电线圈设置在第一钝化层上并将第一导电线连接至第二导电线。第二钝化层，设置在多个导电接垫与至少一个电感图案上。多个导电柱设置在第二钝化层上上，且电连接至多个导电接垫。
本公开实施例提供一种半导体装置的制备方法。所述方法包括以下步骤。提供半导体衬底。在半导体衬底上形成互连线层。在互连线层上形成第一钝化层，并且图案化第一钝化层以形成多个第一开口。在第一钝化层上形成导电层，其中导电层通过多个第一开口电连接至互连线层。将导电层图案化以形成多个导电接垫以及至少一个电感图案，其中至少一个电感图案包括：第一导电线、第二导电线以及多个导电线圈。第一导电线与第一端子连接。第二导电线与第二端子连接。多个导电线圈将第一导电线连接至第二导电线，其中多个导电线圈包括与第一导电线连接的外线圈、与第二导电线和外线圈连接的内线圈，且其中，第二导电线在第一方向上与内线圈的第一侧间隔距离Y，所述距离Y等于所述多个导电线圈的环间距，第二端子在第二方向上与内线圈的第二侧间隔开距离X1，且距离X1与距离Y的关系满足：X1＞1.25Y。在多个导电接垫与至少一个电感图案上形成第二钝化层，并且图案化第二钝化层以形成暴露出多个导电接垫的多个第二开口。在多个第二开口中形成多个导电柱，其中多个导电柱通过多个第二开口电连接至多个导电接垫。
附图说明
当结合附图阅读时，从以下详细描述可以最好地理解本公开的各个方面。需要注意的是，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为使论述清晰起见，可以任意增加或减少各种特征的尺寸。
图1是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。
图2是根据本公开的一些示例性实施例的电感器图案的上视图。
图3A至图3H是根据本公开的一些示例性实施例的制造半导体装置的方法中的各个阶段的示意性剖面图。
图4是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。
图5是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。
图6是根据本公开的一些示例性实施例的电感器图案的上视图。
图7是根据本公开的一些示例性实施例的电感器图案的上视图。
图8是根据本公开的一些示例性实施例的电感器图案的上视图。
图9是根据本公开的一些示例性实施例的电感器图案的上视图。
图10是根据本公开的一些示例性实施例的电感器图案的上视图。
图11是根据本公开的一些示例性实施例的电感器图案的上视图。
图12是根据本公开的一些示例性实施例的电感器图案的上视图。
图13是根据本公开的一些示例性实施例的电感器图案的上视图。
图14是根据本公开的一些示例性实施例的电感器图案的上视图。
图15是根据本公开的一些示例性实施例的电感器图案的上视图。
附图标记说明
100:半导体装置
101:介电层
102:半导体衬底
103:晶体管
103A:栅极电极
103B:晶体管侧壁间隔件
103C:栅极电介质
103D:源极/漏极区
104:互连线层
104A:第一堆积层
104B:第二堆积层
104C:第三堆积层
104D:第四堆积层
105:电容器
106:电感器图案
106-AE:辅助连接组件
106-CE、108-CE:连接组件
106-TN:线圈转角
108:导电接垫
109、110:钝化层
112:导电柱
114:保护层
116:导电端子
Ax、Ay:角度
CL:导电层
CL1:第一导电线
CL2:第二导电线
CL2-TN:末端线圈转角
CT:导电接点
CX:导电线圈
CX1:外线圈
CX1-P1、CX1-P2、CX3-P1、CX3-P2:点
CX2:中间线圈
CX3:内线圈
CX3-S1:第一侧
CX3-S2:第二侧
CX3-S3:第三侧
CX3-S4:第四侧
d1、d2、d3、d4:宽度
DR1:第一方向
DR2:第二方向
IN1、IN2、IN3、IN4:绝缘层
M1、M2、M3、M4、M5:金属化层
OP1:第一开口
OP2:第二开口
TM1:第一端子
TM2:第二端子
V1、V2、V3、V4:导电通孔
X1、X2、X3、X4、Y:距离
具体实施方式
以下揭露内容提供用于实施本公开实施例的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本揭露。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露可能在各种实例中重复使用组件符号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个组件或特征与另一(其他)组件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外亦囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在此论述的实施例可以在上下文中进行讨论，即是针对一种包括电感器图案的半导体装置(或半导体管芯)的制造方法。在传统的嵌入有电感器图案的半导体装置，于装置的制造过程中，通常会在合金工艺(高温加热)后在电感区域中观察到钝化裂纹(passivation crack)。位于电感区域的高内应力所引起的裂纹是由于端点处的间距过小。
根据此处讨论的一些实施例，是调整电感器图案的尺寸以帮助释放在电感区域中观察到的边角应力(corner stress)，并且钝化裂纹的问题能得到解决。举例来说，是增加电感器图案的第二端子的宽度，而第二端子以及与第二端子连接的第二导电线会满足一定的距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y，如下所举例说明)。因此，可以减小电感器图案的内应力，同时可以通过具有扩大的宽度/面积的第二端子来释放电感器图案中残留的任何内应力。
图1是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。如图1所示，在一些实施例中，半导体装置100(或半导体管芯)包括半导体衬底102、介电层101、晶体管103、互连线层104、电感器图案106、导电接垫108、钝化层109、110、导电柱112和保护层114。介电层101设置在半导体衬底102上并围绕晶体管103。互连线层104位于半导体衬底102上，并通过导电接点CT电连接到晶体管103。
在一些实施例中，互连线层104包括第一堆积层104A、第二堆积层104B、第三堆积层104C和第四堆积层104D。每一层堆积层(104A-104D)包括金属化层(M1-M4)、导电通孔(V1-V4)和绝缘层(IN1-IN4)。互连线层104还可以包括设置在第四堆积层104D上的金属化层M5，而其中钝化层109会覆盖金属化层M5。
导电接垫108与电感器图案106配置于互连线层104的金属化层(M1-M5)上方并与其电连接。钝化层110配置于导电接垫108与电感器图案106上方，并且具有暴露出导电接垫108的开口。导电柱112设置于钝化层110上，并通过钝化层110的开口电连接至导电接垫108。保护层114设置于钝化层110上并围绕导电柱112。在一些实施例中，半导体装置100是射频(radio frequency；RF)装置。然而，本公开不限于此，并且半导体装置100可以是任何具有电感器图案嵌入在内的其他合适类型的装置。接着，将参考图2描述电感器图案106的细节。
图2是根据本公开的一些示例性实施例的电感器图案的上视图。如图2所示，电感器图案106包括第一端子TM1、第一导电线CL1、第二端子TM2、第二导电线CL2和多个导电线圈CX。第一端子TM1是设置在钝化层109上并电连接至互连线层104的金属化层M5(见图1)。举例来说，第一端子TM1通过连接到第一端子TM1的底面的连接组件106-CE而连接到金属化层M5。第一导电线CL1是与第一端子TM1连接。第二端子TM2是设置在钝化层109上并电连接至互连线层104的金属化层M5(见图1)。举例来说，第二端子TM2通过连接到第二端子TM2的底面的连接组件106-CE而连接到金属化层M5。第二导电线CL2是与第二端子TM2连接。
在一些实施例中，第一导电线CL1的宽度为d1，第一端子TM1的宽度为d2，第二导电线CL2的宽度为d3，第二端子TM2的宽度为d4。宽度d4大于宽度d1、d2和d3。也就是说，第二端子TM2具有最大宽度，而第一端子TM1、第一导电线CL1与第二导电线CL2的宽度基本相同。此外，在一些实施例中，多个导电线圈CX与第一导电线CL1和第二导电线CL2的宽度基本相同。通过相对于第二导电线CL2的宽度来增加第二端子TM2的宽度，可以释放位于电感器图案106(电感区域)中的内部应力，并且可以解决钝化裂纹问题。此外，通过相对于多个导电线圈CX和第一导电线CL1的宽度来增加第二端子的宽度，可以进一步释放位于电感器图案106(电感区域)中的内部应力。
如图2中进一步所示(且如图1中所支持的)，多个导电线圈CX设置于钝化层109上且将第一导电线CL1连接至第二导电线CL2。多个导电线圈CX包括多个线圈转角106-TN，且多个线圈转角106-TN中的每一转角具有90度的角度Ax。此外，多个导电线圈CX包括与第一导电线CL1连接的外线圈CX1、与第二导电线CL2连接的内线圈CX3、以及将外线圈CX1与内线圈CX3连接的中间线圈CX2。
在示例性实施例中，外线圈CX1是电感器图案106中，从第一导电线CL1的末端的点CX1-P1开始，延伸至点CX1-P2以形成单一环(single loop)的部分。根据第一导电线CL1的设计，点CX1-P1的起始位置可能会有所改变。举例来说，第一导电线CL1可以具有多个不形成线圈图案(环)的部分的线段，而点CX1-P1可以视为形成线圈图案(环)的起点的外线圈CX1的一部分。类似地，内线圈CX3是定义为电感器图案106中，从第二导电线CL2的末端的点CX3-P1开始，延伸到点CX3-P2以形成单一环的部分。根据第二导电线CL2的设计，点CX3-P1的起始位置可能会有所改变。举例来说，第二导电线CL2可以具有至少一段但不超过两段的线段，而其中第二导电线CL2的一个线段可以形成线圈图案(连续环)的部份。在示例性实施例中，第二导电线CL2的单一线段是以与线圈转角106-TN相同的角度而配置的。因此，第二导电线CL2的线段是形成为线圈图案(连续环)的部分，而点CX3-P1是与第二导电线CL2连接的另一个环的起始点，其形成内线圈CX3的一部分。此外，在一些实施例中，中间线圈CX2可以是将外线圈CX1连接到内线圈CX3的电感器图案106的其余部分，并且可以包括多个环。
虽然本实施例的导电线圈CX包括外线圈CX1、内线圈CX3和具有一定环数的中间线圈CX2，但值得注意的是，本发明不以此为限。举例来说，中间线圈CX2的环数可以根据设计需求进行调整。在一些实施例中，也可以省略中间线圈CX2，并且外线圈CX1是与内线圈CX3直接连接。在这样的实施例中，导电线圈CX将具有由内线圈CX3和外线圈CX1所限定的两个环。也就是说，导电线圈CX在电感器图案106中可具有最少两个环。此外，在一些实施例中，虽然导电线圈CX是以逆时针的方式环绕，但应注意的是，本公开并非仅限于此。在替代性的实施例中，导电线圈CX也可是以顺时针方式环绕，其可基于设计需求而进行调整。
如图2进一步所示，内线圈CX3被示为包括第一侧CX3-S1、第二侧CX3-S2、第三侧CX3-S3和第四侧CX3-S4。第一侧CX3-S1与第三侧CX3-S3是沿着第一方向DR1排列，且彼此面对。第二侧CX3-S2与第四侧CX3-S4是沿着第二方向DR2排列，且彼此面对。第二方向DR2垂直于第一方向DR1。在一些实施例中，内线圈CX3的四侧(CX3-S1、CX3-S2、CX3-S3、CX3-S4)是围绕第二导电线CL2和第二端子TM2。在一些实施例中，第二导电线CL2在第一方向DR1上与内线圈CX3的第一侧CX3-S1间隔开距离Y，而第二端子TM2在第二方向DR2上与内线圈CX3的第二侧CX3-S2间隔开距离X1。在一些实施例中，距离Y可以对应于导电线圈CX的间距，而此间距在横跨内线圈CX3、外线圈CX1和中间线圈CX2的多个环中是基本固定的。
在一些实施例中，第二端子TM2可以在第一方向DR1上与内线圈CX3的第一侧CX3-S1间隔距离X4，而此距离X4可以小于或等于距离Y。此外，第二端子TM2在第一方向DR1上与内线圈CX3的第三侧CX3-S3间隔距离X2。在示例性实施例中，距离X1与距离Y的关系满足：X1>1.25Y，而距离X2与距离Y的关系满足：X2>1.25Y。举例来说，在一个实施例中，如果距离Y为2μm，则距离X1将大于2.5μm，且距离X2将大于2.5μm。通过调整第二导电线CL2与第二端子TM2来满足这样的距离关系，可以进一步降低电感器图案106的内应力，防止钝化裂纹的问题。另一方面，如果无法满足这样的距离关系，则内应力很可能会增加，导致钝化裂纹的可能性会提高。
接着，将参考图3A至图3H所示的步骤更详细地讨论根据本公开的一些实施例的具有电感器图案106的半导体装置100的制造流程。
图3A至图3H是根据本公开的一些示例性实施例的制造半导体装置的方法中的各个阶段的示意性剖面图。如图3A所示，提供衬底102。衬底102可以是例如块状衬底(例如，块状硅衬底)、绝缘体上硅(silicon-on-insulator；SOI)衬底等。衬底102可以掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底102可以是晶片，例如硅晶片。通常，SOI衬底是形成在绝缘层上的一层半导体材料。绝缘层例如是掩埋式氧化物(buried oxide；BOX)层、氧化硅层等。绝缘层设置在衬底上，通常为硅或玻璃衬底上。也可以使用其他衬底，例如多层的或梯度(gradient)的衬底。在一些实施例中，衬底102包括元素半导体，例如硅或锗，化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟，合金半导体，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP或其组合。
在一些实施例中，衬底102还包括形成在其中的有源组件(例如，晶体管等)和可选的无源组件(例如，电阻器、电容器、电感器等)。在一些其他实施例中，衬底102包括设置在其上方的多种组件。这些组件包括集成电路组件。这些组件例如是，晶体管、电容器、电阻器、二极管、光电二极管、熔断器组件或其他类似组件。举例来说，在一实施例中，多个晶体管103是位于衬底102内。晶体管103包括栅极电极103A、晶体管侧壁间隔件103B、栅极电介质103C和源极/漏极区103D。其他组件，例如电容器、电阻器、二极管、光电二极管、保险丝等也可以形成在衬底102上。这些组件的功能可以包括存储器、处理器、传感器、放大器、配电、输入/输出电路，或类似功能。
如图3A所示，在衬底102上方形成互连线层104。举例来说，互连线层104是通过导电触点CT连接到晶体管103。在一些实施例中，在衬底102和互连线层104之间形成介电层101。介电层101可以围绕导电触点CT，并且围绕晶体管103的栅极电极103A和晶体管侧壁间隔件103B。
如图3A进一步所示，互连线层104包括第一堆积层104A、第二堆积层104B、第三堆积层104C和第四堆积层104D。举例来说，第一堆积层104A包括电连接至导电接点CT的金属化层M1、设置于金属化层M1上的多个导电通孔V1以及横向的环绕导电通孔V1和金属化层M1的绝缘层IN1(或金属间介电层)。第二堆积层104B设置于第一堆积层104A上，且包括与导电通孔V1电连接的金属化层M2、设置于金属化层M2上的多个导电通孔V2，以及横向的环绕导电通孔V2和金属化层M2的绝缘层IN2(或金属间介电层)。在一些实施例中，第二堆积层104B还包括设置在导电通孔V2和金属化层M2之间的电容器105。例如，在一个实施例中，电容器105是金属-绝缘体-金属(MIM)电容器，其利用氮化硅作为绝缘材料。
此外，第三堆积层104C设置于第二堆积层104B上，且包括与导电通孔V2电连接的金属化层M3、设置于金属化层M3上的多个导电通孔V3，以及横向的环绕导电通孔V3和金属化层M3的绝缘层IN3(或金属间介电层)。第四堆积层104D设置于第三堆积层104C上，并包括与导电通孔V3电连接的金属化层M4、设置于金属化层M4上的多个导电通孔V4，以及横向的环绕导电通孔V4和金属化层M4的绝缘层IN4(或金属间介电层)。此外，金属化层M5是设置于第四堆积层104D上，且电连接至导电通孔V4。在示例性实施例中，虽然此处绘示了五个金属化层(M1～M5)和四个堆积层(104A～104D)，但应注意的是，本公开不限于此。举例来说，在其他实施例中，互连线层104中的金属化层和堆积层的数量可以基于设计需求来进行调整。
在一些实施例中，绝缘层IN1、IN2、IN3和IN4独立地由介电材料所制成，例如，氧化硅、氮化硅、氮氧化硅、旋涂介电材料或低k介电材料。金属化层M1、M2、M3、M4、M5和导电通孔V1、V2、V3、V4可以包括金属或金属合金，且包括Al、AlCu、Cu、Ti、TiN、W等中的一种或多种。在一些实施例中，金属化层M1、M2、M3、M4、M5和导电通孔V1、V2、V3、V4通过双镶嵌工艺形成。也就是说，金属化层M1、M2、M3、M4、M5和导电通孔V1、V2、V3、V4可以同时形成。
参考图3B，在后续步骤中，在互连线层104上形成钝化层109(第一钝化层)。举例来说，是将钝化层109进行图案化以形成多个第一开口OP1，以部分地暴露出互连线层104的金属化层M5的顶面。在一些实施例中，通过在钝化层109上提供光刻胶图案(未示出)来进行图案化工艺。光刻胶图案可以覆盖部分钝化层109，同时暴露出钝化层109的其它部分。接着，未被光刻胶图案覆盖的钝化层109的部分可以被刻蚀以形成第一开口OP1。在一些实施例中，钝化层109是氧化硅层、氮化硅层、氮氧化硅层或由任何合适的介电材料所形成的介电层。在一些实施例中，钝化层109可以包括氧化物层和堆栈在氧化物层上的氮化硅层。此外，钝化层109可以通过等离子体增强化学气相沉积(PE-CVD)等方式来形成。
参照图3C，在一些实施例中，是在钝化层109上方和第一开口OP1内共形地形成导电层CL。举例来说，导电层CL是通过第一开口OP1电连接至互连线层104的金属化层M5。导电层CL可以包括诸如Al、Cu、AlCu等的导电材料。此外，导电层CL可以通过合适的工艺，例如，通过物理气相沉积(PVD)等方式在钝化层109上沉积导电材料来形成。
参考图3D，在后续的步骤中，是将导电层CL图案化以形成多个导电接垫108和至少一个电感器图案106。也就是说，导电接垫108和电感器图案106可以由相同的步骤形成，并且可以位于钝化层109上的相同水平高度处。在一些实施例中，是在导电层CL上提供光刻胶图案(未示出)来图案化导电层CL。光刻胶图案可以是位于对应后续步骤形成的导电接垫108和电感器图案106的区域的位置。接着，可进行适当的图案化工艺或刻蚀工艺以去除未被光刻胶覆盖的导电层CL的部分，从而形成导电接垫108和电感器图案106。在一些实施例中，所形成的导电接垫108通过多个连接组件108-CE电连接到互连线层104的金属化层M5。类似地，电感器图案106可通过多个连接组件106-CE电连接至互连线层104的金属化层M5。电感器图案106的各种设计将在稍后阶段参考图6至图15更详细地进行描述。
参考图3E，在形成导电接垫108和电感器图案106之后，是在导电接垫108和电感器图案106上方形成钝化层110(第二钝化层)。在一些实施例中，钝化层110是氧化硅层、氮化硅层、氮氧化硅层或由任何合适的介电材料形成的介电层。在一些实施例中，钝化层110可以包括氧化物层和堆栈在氧化物层上的氮化硅层。此外，钝化层110可以通过等离子体增强化学气相沉积(PE-CVD)等方式来形成。钝化层110的材料和钝化层109的材料可以是相同或是不同。
请参考图3F，在形成钝化层110之后，是将钝化层110图案化以形成多个第二开口OP2，以暴露出多个导电接垫108。举例来说，图案化工艺是通过提供光刻胶图案(未示出)在钝化层110上方。光刻胶图案可以覆盖钝化层110的一部分，同时暴露出钝化层110的其它部分。接着，未被光刻胶图案覆盖的钝化层110的部分可以被刻蚀以形成第二个开口OP2。在一些实施例中，在将钝化层110图案化之后，是进行加热工艺(合金工艺)以加热导电接垫108以及钝化层109和110。例如，在将钝化层110图案化之后进行的加热工艺，是在390℃到410℃之间的温度范围内进行的。
接着，参考图3G，是在钝化层110的多个第二开口OP2中形成多个导电柱112。举例来说，导电柱112通过多个第二开口OP2电连接至多个导电接垫108。在一些实施例中，导电柱112通过电镀方式形成在导电接垫108上。在一些实施例中，导电柱112包括如铜或类似的导电材料。
参考图3H，在形成导电柱112之后，可以形成保护层114以围绕导电柱112。在一些实施例中，可以形成保护层114以覆盖导电柱112，并且，执行平坦化工艺(例如，化学机械研磨)以暴露导电柱112，使得半导体装置100可以通过导电柱112电连接至其他组件。在一些实施例中，当衬底102是晶片(例如，硅晶片)或晶片的一部分时，则可以切割晶片以将单独的半导体装置100(图3H中示出的一个半导体装置100)彼此分离。至此，可以完成根据本公开的一些实施例的半导体装置100
图4是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。图4所示的半导体装置100’类似于图3H所示的半导体装置100。因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例的不同之处在于，图4的半导体装置100’还包括多个导电端子116。如图4所示，多个导电端子116是形成于导电柱112上，并电连接至导电柱112。在一个实施例中，导电端子116为微凸块，例如具有铜金属柱的微凸块。在另一实施例中，导电端子116是焊料凸块、无铅焊料凸块或微凸块，例如控制塌陷高度芯片连接(controlled collapse chip connection；C4)凸块或包含铜柱的微凸块。在某些实施例中，半导体装置100’通过导电端子116电连接到外部组件。
图5是根据本公开的一些示例性实施例的半导体装置的示意性剖面图。图5所示的半导体装置100”与图4所示的半导体装置100’相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，连接组件108-CE和连接组件106-CE的设计/布置。在前述实施例中，连接组件108-CE是连接至导电接垫108，且连接组件106-CE是连接至电感器图案106以形成U形的图案。也就是说，连接组件108-CE是共形地形成在第一开口OP1中，并且与设置在钝化层109上方的导电接垫108一起形成。类似地，连接组件106-CE是共形地形成在第一开口OP1中，并且与设置在钝化层109上方的电感器图案106一起形成。然而，本公开不限于此。如图5所示，在一些实施例中，连接组件106-CE和连接组件108-CE是形成为填充第一开口的导电通孔。此外，导电接垫108是形成在钝化层109和连接组件108-CE(导电通孔)的顶面上方，而电感器图案106是形成在钝化层109和连接组件106-CE的顶面上方(导电通孔)。也就是说，连接组件108-CE是与导电接垫108的底面连接，而连接组件106-CE是与电感器图案106的底面连接。
除了图2所示的电感器图案106外，将参考图6至图15进一步描述电感器图案106的替代性设计的细节。需注意的是，图2以及图6至图15所示的各种设计可以应用于图3H至图5中所描述的半导体装置100、100’和100”。此外，在单一个半导体装置中存在两个或更多个电感器图案106的情况下，应注意的是，多个电感器图案106也可以包括相同或不同的设计。
图6是根据本公开的一些示例性实施例的电感器图案的上视图。图6的实施例与图2的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。在图2的实施例中，第二端子TM2被设计成具有圆形轮廓(从上视图看)，然而本发明不限于此。举例来说，如图6所示，第二端子TM2也可被设计为具有半圆形轮廓(从上视图看)。在所示的实施例中，当第二端子TM2具有半圆形轮廓时，则第二端子TM2与内线圈CX3的第一侧CX3-S1间隔开的距离X4，实质上会等于第二导电线CL2与内线圈CX3的第一侧CX3-S1间隔开的距离Y。同前述的实施例，距离X1与距离Y的关系仍满足：X1>1.25Y，距离X2与距离Y的关系仍满足：X2>1.25Y。此外，第二端子TM2的宽度d4设计为大于第二导电线CL2的宽度d3。如此一来，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题可以被解决。
图7是根据本公开的一些示例性实施例的电感器图案的上视图。图7的实施例与图2的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的差异在于，图7的第二端子TM2的宽度d4与第二导电线CL2的宽度d3基本相同。也就是说，第二端子TM2的宽度/面积没有被扩大。在这样的实施例中，距离X1与距离Y的关系仍满足：X1>1.25Y，距离X2与距离Y的关系仍满足：X2>1.25Y。如此一来，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题可以被解决。
图8是根据本公开的一些示例性实施例的电感器图案的上视图。图8的实施例与图2的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的差异在于，图8的第二端子TM2具有与第二导电线CL2的宽度d3基本相同的宽度d4。此外，第二端子TM2与内线圈CX3的第二侧CX3-S2间隔的距离X1实质上等于第二导电线CL2与内线圈CX3的第一侧CX3-S1间隔的距离Y。如图8所示，在一些实施例中，与内线圈CX3连接的第二导电线CL2包括具有末端线圈转角CL2-TN的两个线段，并且所述末端线圈转角CL2-TN的角度Ay为90度。在这样的实施例中，距离X2与距离Y的关系仍然满足：X2＞1.25Y。因此，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。
图9是根据本公开的一些示例性实施例的电感器图案的上视图。图9的实施例与图2的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。在图2的实施例中，第二端子TM2通过一个连接组件106-CE电连接至互连线层104的金属化层M5。然而，本公开不限于此。举例来说，如图9所示，由于第二端子TM2的宽度(或面积)增加，多个连接组件106-CE是与第二端子TM2的底面连接以将第二端子TM2电连接至互连线层104。举例来说，在所示实施例中，是将三个连接组件106-CE与第二端子TM2的底面连接以提供电连接。需注意的是，与第二端子TM2的底面连接的连接组件106-CE的数量不限于此。例如，与第二端子TM2连接的连接组件106-CE也可以是一个，也可以是两个或更多个连接组件106-CE，其可以根据第二端子TM2的面积来进行调整。在一些实施例中，通过增加与第二端子TM2连接的连接组件106-CE的数量，电流量会增加，同时电感也会增加。
如图9进一步所示，多个辅助连接组件106-AE进一步设置在钝化层109上，用于将多个导电线圈CX电连接到位于下方的互连线层104。举例来说，在一些实施例中，内线圈CX3、中间线圈CX2和外线圈CX1中的每一者包括与其连接的十二个辅助连接组件106-AE，其中，是将三个辅助连接组件106-AE连接到导电线圈CX的每一环的每一侧。在一些实施例中，连接到外线圈CX1的辅助连接组件106-AE可以与连接到内线圈CX3和中间线圈CX2的辅助连接组件106-AE基本上对齐。举例来说，连接到导电线圈CX的辅助连接组件106-AE是沿着第一方向DR1和第二方向DR2对齐。此外，需要说明的是，连接到导电线圈CX的辅助连接组件106-AE的数量和排列可以根据设计需要进行调整。在一些实施例中，通过包括连接到导电线圈CX的辅助连接组件106-AE的设置，电流量会进一步增加，同时电感会进一步增强。
图10是根据本公开的一些示例性实施例的电感器图案的上视图。图10的实施例与图2的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，第一端子TM1的宽度d2。如图2所示，第一端子TM1的宽度d2实质上等于第一导电线CL1的宽度d1和第二导电线CL2的宽度d3。然而，本公开不限于此。例如，如图10所示，第一端子TM1的宽度d2大于第一导电线CL1的宽度d1和第二导电线CL2的宽度d3。然而，第二端子TM2的宽度d4仍然大于宽度d1、d2和d3。
同前述的实施例，在图10的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍可以被解决。此外，通过调整第二导电线CL2与第二端子TM2满足上述距离关系(X1>1.25Y；X2>1.25Y)时，可进一步降低电感器图案106的内应力，并且避免钝化裂纹问题。
图11是根据本公开的一些示例性实施例的电感器图案的上视图。图11的实施例与图10的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，第二导电线CL2和第二端子TM2的布置。如图11所示，与内线圈CX3连接的第二导电线CL2包括末端线圈转角CL2-TN，并且末端线圈转角CL2-TN的角度Ay不是90度。在所示实施例中，末端线圈转角CL2-TN的角度Ay大于90度。然而，在替代实施例中，末端线圈转角CL2-TN的角度Ay可小于90度。如图11进一步所示，第二端子TM2布置在导电线圈CX的中心区域附近。在这样的实施例中，第二端子TM2在第二方向DR2上与内线圈CX3的第二侧CX3-S2间隔开距离X1，第二端子TM2在第一方向DR1上与内线圈CX3的第三侧CX3-S3间隔开距离X2，并且第二端子TM2在第二方向DR2上与内线圈CX3的第四侧CX3-S4间隔开距离X3。在示例性实施例中，距离X1与距离Y的关系满足：X1>1.25Y，距离X2与距离Y的关系满足：X2>1.25Y，距离X3与距离Y的关系满足：X3>1.25Y。
同前述的实施例，在图11的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。此外，通过调整第二导电线CL2与第二端子TM2使其满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)时，可进一步降低电感器图案106的内应力，并且可以避免钝化裂纹的问题。
图12是根据本公开的一些示例性实施例的电感器图案的上视图。图12的实施例与图11的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，第二导电线CL2和第二端子TM2的布置和设计。如图12所示，与内线圈CX3连接的第二导电线CL2包括末端线圈转角CL2-TN，而末端线圈转角CL2-TN的角度Ay为90度。此外，在之前的实施例中，第二端子TM2被设计为具有圆形轮廓(从上视图来看)。然而，如图12所示，第二端子TM2被设计为具有矩形轮廓。在一些实施例中，第二端子TM2的尺寸和宽度可以增加，只要其能够满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)即可。此外，由于第二端子TM2的面积增加，因此，连接到第二端子TM2的连接组件106-CE的数量也可以增加。
同前述的实施例，在图12的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。此外，通过调整第二导电线CL2与第二端子TM2使其满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)时，可进一步降低电感器图案106的内应力，并且可以避免钝化裂纹的问题。
图13是根据本公开的一些示例性实施例的电感器图案的上视图。图13的实施例与图11的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，第二导电线CL2和第二端子TM2的布置和设计。如图13所示，与内线圈CX3连接的第二导电线CL2包括末端线圈转角CL2-TN，其中末端线圈转角CL2-TN的角度Ay为90度。此外，在前述的实施例中，第二端子TM2被设计为具有圆形轮廓(从上视图来看)。然而，如图13所示，第二端子TM2被设计为具有八边形轮廓。在这样的实施例中，第二端子TM2的第一侧TM2-S1在第二方向DR2上与内线圈CX3的第二侧CX3-S2间隔距离X1，第二端子TM2的第二侧TM2-S2在第一方向DR1上与内线圈CX3的第三侧CX3-S3间隔距离X2，第二端子TM2的第三侧TM2-S3在第二方向DR2上与内线圈CX3的第四侧CX3-S4间隔开距离X3。由上述实施例可知，第二端子TM2的形状或设计可适当的进行调整(例如，圆形、正方形、长方形、多边形等)，只要满足上述距离关系(X1＞1.25Y；X2>1.25Y；X3>1.25Y)即可。
同前述的实施例，在图13的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。此外，通过调整第二导电线CL2与第二端子TM2使其满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)时，可进一步降低电感器图案106的内应力，并且可以避免钝化裂纹的问题。
图14是根据本公开的一些示例性实施例的电感器图案的上视图。图14的实施例与图11的实施例相似，因此，相同的组件符号将用于表示相同或类似的部分，且将省略其详细描述。实施例之间的区别在于，导电线圈CX的设计和布置。如先前实施例中所示，导电线圈CX以矩形方式环绕。然而，本公开不限于此。参考图14，导电线圈CX以圆形方式设置。同前述的实施例，导电线圈CX具有以类似方式定义的外线圈CX1、内线圈CX3和中间线圈CX2。此外，如图14所示，与内线圈CX3连接的第二导电线CL2包括末端线圈转角CL2-TN，并且末端线圈转角CL2-TN的角度Ay等于或小于90度。在一些实施例中，第二导电线CL2与内线圈CX3的第一侧(例如，上视图的右侧)间隔开距离Y，第二端子TM2与内线圈CX3的第二侧(例如，上视图的上方侧)在第二方向DR2上间隔开距离X1，第二端子TM2与内线圈CX3的第三侧(例如，上视图左侧)在第一方向DR1上间隔开距离X2，且第二端子TM2在第二方向DR2上与内线圈CX3的第四侧(例如，上视图的下方侧)在第二方向DR2上间隔开距离X3。
类似地，在图14的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。此外，通过调整第二导电线CL2与第二端子TM2使其满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)时，可进一步降低电感器图案106的内应力，并且可以防止钝化裂纹问题。
图15是根据本公开的一些示例性实施例的电感器图案的上视图。图15的实施例与图11的实施例相似，因此相同或相似的部分使用相同的标号表示，在此不再赘述。实施例之间的区别在于导电线圈CX的设计和布置。如先前实施例中所示，导电线圈CX以矩形方式环绕，其中导电线圈CX的多个线圈转角106-TN中的每一转角具有90度的角度Ax。然而，本公开不限于此。参考图15，导电线圈CX以多边形方式环绕，由此导电线圈CX的多个线圈转角106-TN中的每一个具有大于90度的角度Ax。
同前述的实施例，在图15的实施例中，通过相对于多个导电线圈CX、第一导电线CL1和第二导电线CL2的宽度增加第二端子TM2的宽度时，位于电感器图案106(电感区域)中的内应力可以被释放，并且钝化裂纹的问题仍然可以被解决。此外，通过调整第二导电线CL2与第二端子TM2使其满足上述距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)时，可进一步降低电感器图案106的内应力，并且可以避免钝化裂纹的问题。
在上述实施例中，半导体装置(或半导体管芯)包括至少一个电感器图案，其是增加了第二端子的宽度，及/或第二端子与第二导电线满足一定距离关系(X1>1.25Y；X2>1.25Y；X3>1.25Y)。因此，可以减小电感器图案的内应力，同时可以通过具有扩大的宽度/面积的第二端子释放电感器图案中残留的任何内应力。整体来说，可以防止位于电感区域的高内应力，并且可以解决钝化裂纹的问题。
根据本公开的一些实施例，一种半导体装置包括半导体衬底、互连线层和电感器图案。互连线层配置于半导体衬底上。电感图案设置在互连线层上并与互连线层电连接。电感器图案包括第一导电线、第二导电线以及多个导电线圈。第一导电线与第一端子连接。第二导电线与第二端子连接。多个导电线圈将第一导电线连接至第二导电线，其中多个导电线圈包括与第一导电线连接的外线圈、与第二导电线和外线圈连接的内线圈，且其中，第二导电线在第一方向上与内线圈的第一侧间隔距离Y，距离Y等于多个导电线圈的环间距，第二端子在第二方向上与内线圈的第二侧间隔开距离X1，且距离X1与距离Y的关系满足：X1＞1.25Y。
在一些实施例中，第二端子的宽度大于第二导电线的宽度。在一些实施例中，多个导电线圈包括多个线圈转角，且多个线圈转角中的每一者具有90度的角度。在一些实施例中，与内线圈连接的第二导电线包括末端线圈转角，且末端线圈转角的角度并非90度。在一些实施例中，多个导电线圈以圆形方式布置。在一些实施例中，所述的半导体装置更包括多个辅助连接组件，将多个导电线圈电连接至互连线层。
根据本公开的一些其他实施例，一种半导体装置包括半导体衬底、互连线层、第一钝化层、多个导电接垫、至少一个电感器图案、第二钝化层和多个导电柱。互连线层设置于半导体衬底上。第一钝化层设置于互连线层上。多个导电接垫设置在第一钝化层上且电连接至互连线层。电感器图案电连接至互连线层，并包括第一端子、第一导电线、第二端子、第二导电线以及多个导电线圈。第一端子设置在第一钝化层上，并电连接至互连线层。第一导电线与第一端子连接，其中第一导电线的宽度为d1，且第一端子的宽度为d2。第二端子设置在第一钝化层上并电连接至互连线层。第二导电线与第二端子连接，其中第二导电线的宽度为d3，第二端子的宽度为d4，且宽度d4大于宽度d1、宽度d2和宽度d3。多个导电线圈设置在第一钝化层上并将第一导电线连接至第二导电线。第二钝化层，设置在多个导电接垫与至少一个电感图案上。多个导电柱设置在第二钝化层上上，且电连接至多个导电接垫。
在一些实施例中，多个辅助连接组件连接于多个导电线圈的底面，且多个辅助连接组件电连接至互连线层。在一些实施例中，所述的半导体装置更包括设置在多个导电柱上并电连接至多个导电柱的多个导电端子。
根据本公开的又一实施例，描述了一种半导体装置的制备方法。所述方法包括以下步骤。提供半导体衬底。在半导体衬底上形成互连线层。在互连线层上形成第一钝化层，并且图案化第一钝化层以形成多个第一开口。在第一钝化层上形成导电层，其中导电层通过多个第一开口电连接至互连线层。将导电层图案化以形成多个导电接垫以及至少一个电感图案，其中至少一个电感图案包括：第一导电线、第二导电线以及多个导电线圈。第一导电线与第一端子连接。第二导电线与第二端子连接。多个导电线圈将第一导电线连接至第二导电线，其中多个导电线圈包括与第一导电线连接的外线圈、与第二导电线和外线圈连接的内线圈，且其中，第二导电线在第一方向上与内线圈的第一侧间隔距离Y，所述距离Y等于所述多个导电线圈的环间距，第二端子在第二方向上与内线圈的第二侧间隔开距离X1，且距离X1与距离Y的关系满足：X1＞1.25Y。在多个导电接垫与至少一个电感图案上形成第二钝化层，并且图案化第二钝化层以形成暴露出多个导电接垫的多个第二开口。在多个第二开口中形成多个导电柱，其中多个导电柱通过多个第二开口电连接至多个导电接垫。
在一些实施例中，所述的方法更包括进行加热工艺以加热多个导电接垫，其中加热工艺是在图案化第二钝化层之后，在390℃至410℃之间的温度范围内进行的。在一些实施例中，所述的方法更包括形成与导电层一同形成的多个连接组件，其中在图案化导电层以形成多个导电接垫和至少一个电感器图案之后，两个以上的多个连接组件会连接至第二端子的底面。在一些实施例中，所述的方法更包括形成与导电层一同形成的多个辅助连接组件，其中在图案化导电层以形成多个导电接垫和至少一个电感器图案之后，多个辅助连接组件会连接至多个导电线圈的底面。
前述内容概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应意识到此种等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的情况下在本文中作出各种改变、替代及更改。

Claims (10)

1.一种半导体装置，包括：
半导体衬底；
互连线层设置在所述半导体衬底上；
电感器图案设置在所述互连线层上并与所述互连线层电连接，其中所述电感器图案包括：
第一导电线，其与第一端子连接；
第二导电线，其与第二端子连接；以及
多个导电线圈将所述第一导电线连接至所述第二导电线，其中所述多个导电线圈包括与所述第一导电线连接的外线圈、与所述第二导电线和所述外线圈连接的内线圈，且其中，所述第二导电线在第一方向上与所述内线圈的第一侧间隔距离Y，所述距离Y等于所述多个导电线圈的环间距，所述第二端子在第二方向上与所述内线圈的第二侧间隔开距离X1，且所述距离X1与所述距离Y的关系满足：X1＞1.25Y。
2.根据权利要求1所述的半导体装置，其中所述第一端子与所述第二端子通过多个连接组件电连接至所述互连线层。
3.根据权利要求2所述的半导体装置，其中，所述第二端子通过与所述第二端子的底面连接的两个以上的所述多个连接组件电连接至所述互连线层。
4.根据权利要求1所述的半导体装置，其中，所述第二端子在所述第一方向上与所述内线圈的第三侧间隔距离X2，所述内线圈的所述第三侧面对所述内线圈的所述第一侧，且所述距离X2与所述距离Y的关系满足：X2>1.25Y。
5.根据权利要求1所述的半导体装置，其中，所述多个导电线圈包括多个线圈转角，且所述多个线圈转角中的每一者具有大于90度的角度。
6.一种半导体装置，包括：
半导体衬底；
互连线层，设置在所述半导体衬底上；
第一钝化层，设置在所述互连线层上；
多个导电接垫，设置在所述第一钝化层上，且电连接至所述互连线层；
至少一个电感器图案，其电连接至所述互连线层，其中所述至少一个电感器图案包括：
第一端子，设置在所述第一钝化层上，并电连接至所述互连线层；
第一导电线，其与所述第一端子连接，其中所述第一导电线的宽度为d1，且所述第一端子的宽度为d2；
第二端子，设置在所述第一钝化层上，并电连接至所述互连线层；
第二导电线，其与所述第二端子连接，其中所述第二导电线的宽度为d3，所述第二端子的宽度为d4，且所述宽度d4大于所述宽度d1、所述宽度d2和所述宽度d3；以及
多个导电线圈，设置在所述第一钝化层上，并将所述第一导电线连接至所述第二导电线；
第二钝化层，设置在所述多个导电接垫与所述至少一个电感器图案上；以及
多个导电柱设置在所述第二钝化层上，且电连接至所述多个导电接垫。
7.根据权利要求6所述的半导体装置，其中，所述多个导电接垫与所述至少一个电感器图案位于所述第一钝化层上的同一水平高度处。
8.根据权利要求6所述的半导体装置，其中，所述多个导电线圈包括与所述第一导电线连接的外线圈、与所述第二导电线连接的内线圈、以及将所述外线圈连接至所述内线圈的中间线圈，且其中所述第二导电线在第一方向上与所述内线圈的第一侧间隔距离Y，所述距离Y等于所述多个导电线圈的环间距，所述第二端子在第二方向上与所述内线圈的第二侧间隔开距离X1，且所述距离X1与所述距离Y的关系满足：X1＞1.25Y。
9.根据权利要求6所述的半导体装置，其中，多个连接组件是连接于所述第二端子的底面，且所述多个连接组件是电连接至互连线层。
10.一种半导体装置的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上形成互连线层；
在所述互连线层上形成第一钝化层，并且图案化所述第一钝化层以形成多个第一开口；
在所述第一钝化层上形成导电层，其中所述导电层通过所述多个第一开口电连接至所述互连线层；
将所述导电层图案化以形成多个导电接垫以及至少一个电感器图案，其中所述至少一个电感器图案包括：
第一导电线，其与第一端子连接；
第二导电线，其与第二端子连接；以及
多个导电线圈将所述第一导电线连接至所述第二导电线，其中所述多个导电线圈包括与所述第一导电线连接的外线圈、与所述第二导电线和所述外线圈连接的内线圈，且其中，所述第二导电线在第一方向上与所述内线圈的第一侧间隔距离Y，所述距离Y等于所述多个导电线圈的环间距，所述第二端子在第二方向上与所述内线圈的第二侧间隔开距离X1，且所述距离X1与所述距离Y的关系满足：X1＞1.25Y；
在所述多个导电接垫与所述至少一个电感器图案上形成第二钝化层，并且图案化所述第二钝化层以形成暴露出所述多个导电接垫的多个第二开口；以及
在所述多个第二开口中形成多个导电柱，其中所述多个导电柱通过所述多个第二开口电连接至所述多个导电接垫。
CN202210081237.1A 2021-08-31 2022-01-24 半导体装置及其制备方法 Pending CN115497921A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/461,998 2021-08-31
US17/461,998 US20230069734A1 (en) 2021-08-31 2021-08-31 Semiconductor device and method of fabricating the same

Publications (1)

Publication Number Publication Date
CN115497921A true CN115497921A (zh) 2022-12-20

Family

ID=84464687

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210081237.1A Pending CN115497921A (zh) 2021-08-31 2022-01-24 半导体装置及其制备方法

Country Status (3)

Country Link
US (1) US20230069734A1 (zh)
CN (1) CN115497921A (zh)
TW (1) TWI830116B (zh)

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6429504B1 (en) * 2000-05-16 2002-08-06 Tyco Electronics Corporation Multilayer spiral inductor and integrated circuits incorporating the same
JP2003273210A (ja) * 2002-03-12 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
US7319261B1 (en) * 2002-11-21 2008-01-15 Analog Devices, Inc. Integrated MOS one-way isolation coupler and a semiconductor chip having an integrated MOS isolation one-way coupler located thereon
JP3974537B2 (ja) * 2003-02-18 2007-09-12 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP2004311504A (ja) * 2003-04-02 2004-11-04 Renesas Technology Corp 半導体装置およびその製造方法
JP4141881B2 (ja) * 2003-04-04 2008-08-27 シャープ株式会社 集積回路
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
JP4391263B2 (ja) * 2004-02-20 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体素子、その製造方法及びその半導体素子を用いた高周波集積回路
US7268409B2 (en) * 2004-05-21 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Spiral inductor with electrically controllable resistivity of silicon substrate layer
US20060097346A1 (en) * 2004-11-10 2006-05-11 Advanpack Solutions Pte Ltd Structure for high quality factor inductor operation
US7265433B2 (en) * 2005-01-13 2007-09-04 International Business Machines Corporation On-pad broadband matching network
US7323948B2 (en) * 2005-08-23 2008-01-29 International Business Machines Corporation Vertical LC tank device
US7486167B2 (en) * 2005-08-24 2009-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Cross-coupled inductor pair formed in an integrated circuit
US7705421B1 (en) * 2005-11-18 2010-04-27 National Semiconductor Corporation Semiconductor die with an integrated inductor
US7477123B2 (en) * 2005-11-21 2009-01-13 Agilent Technologies, Inc. Planar inductor using liquid metal MEMS technology
KR100763224B1 (ko) * 2006-02-08 2007-10-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI302027B (en) * 2006-03-17 2008-10-11 Ind Tech Res Inst A wafer level packaging structure with inductors and manufacture method thereof
US7518481B2 (en) * 2006-06-30 2009-04-14 Intel Corporation Slotted magnetic material for integrated circuit inductors
US7750408B2 (en) * 2007-03-29 2010-07-06 International Business Machines Corporation Integrated circuit structure incorporating an inductor, a conductive sheet and a protection circuit
US8084859B2 (en) * 2007-10-12 2011-12-27 Panasonic Corporation Semiconductor device
JP5658429B2 (ja) * 2008-07-03 2015-01-28 ルネサスエレクトロニクス株式会社 回路装置
US8957498B2 (en) * 2009-08-21 2015-02-17 National Chiao Tung University On-chip electronic device and method for manufacturing the same
JP2011139383A (ja) * 2009-12-29 2011-07-14 Seiko Epson Corp 集積回路装置及び電子機器
US9112263B2 (en) * 2010-02-25 2015-08-18 Stmicroelectronics S.R.L. Electronic communications device with antenna and electromagnetic shield
CN102779807A (zh) * 2012-01-16 2012-11-14 中国科学院上海微系统与信息技术研究所 一种与rdl工艺兼容的电感元件及制造方法
JP5970308B2 (ja) * 2012-09-19 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置
US10269489B2 (en) * 2013-03-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Programmable inductor
CN105051886B (zh) * 2013-03-25 2018-06-08 瑞萨电子株式会社 半导体装置及其制造方法
US9209132B2 (en) * 2013-07-26 2015-12-08 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US9048127B2 (en) * 2013-09-25 2015-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional circuit including shielded inductor and method of forming same
JP6235353B2 (ja) * 2014-01-22 2017-11-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN103956351B (zh) * 2014-04-14 2016-08-24 中国电子科技集团公司第三十八研究所 边长渐变多边形平面螺旋电感的生成方法
JP2016127162A (ja) * 2015-01-05 2016-07-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
US9666523B2 (en) * 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US9787254B2 (en) * 2015-09-23 2017-10-10 Nxp Usa, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof
JP2017098334A (ja) * 2015-11-19 2017-06-01 ルネサスエレクトロニクス株式会社 半導体装置
US10014250B2 (en) * 2016-02-09 2018-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor devices
US20170236790A1 (en) * 2016-02-12 2017-08-17 Semtech Corporation Semiconductor Device on Leadframe with Integrated Passive Component
JP2017216278A (ja) * 2016-05-30 2017-12-07 ルネサスエレクトロニクス株式会社 半導体装置、電力量測定器、及び、半導体装置の製造方法
US10438889B2 (en) * 2016-12-23 2019-10-08 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US10217703B2 (en) * 2017-01-03 2019-02-26 Xilinx, Inc. Circuits for and methods of implementing an inductor and a pattern ground shield in an integrated circuit
JP2019009343A (ja) * 2017-06-27 2019-01-17 ルネサスエレクトロニクス株式会社 半導体装置および増幅回路
US10504784B2 (en) * 2017-10-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor structure for integrated circuit
TWI632568B (zh) * 2017-12-12 2018-08-11 絡達科技股份有限公司 晶片式平衡-不平衡變壓器
US10447226B2 (en) * 2017-12-21 2019-10-15 Qualcomm Incorporated Three dimensional inductor-capacitor apparatus and method of fabricating
US10727116B2 (en) * 2018-07-30 2020-07-28 Texas Instruments Incorporated Programming reactive components
US11011466B2 (en) * 2019-03-28 2021-05-18 Advanced Micro Devices, Inc. Integrated circuit package with integrated voltage regulator
US11869700B2 (en) * 2019-09-11 2024-01-09 Realtek Semiconductor Corporation Inductor device
US20210074465A1 (en) * 2019-09-11 2021-03-11 Realtek Semiconductor Corporation Inductor device
US11557421B2 (en) * 2020-03-05 2023-01-17 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Integrated circuit structure with dielectric material to cover horizontally separated metal layers, and related method
US11670583B2 (en) * 2020-06-04 2023-06-06 Microchip Technology Incorporated Integrated inductor with a stacked metal wire
WO2022126583A1 (zh) * 2020-12-18 2022-06-23 中国科学技术大学 基于晶圆级封装的隔离电源芯片及其制备方法
CN113611690A (zh) * 2021-04-12 2021-11-05 联芯集成电路制造(厦门)有限公司 射频装置
US11705433B2 (en) * 2021-07-20 2023-07-18 Renesas Electronics Corporation Semiconductor device
KR20230029411A (ko) * 2021-08-24 2023-03-03 삼성전자주식회사 인덕터 및 이를 포함하는 반도체 패키지
US20230065844A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of manufacturing the same

Also Published As

Publication number Publication date
US20230069734A1 (en) 2023-03-02
TW202312297A (zh) 2023-03-16
TWI830116B (zh) 2024-01-21

Similar Documents

Publication Publication Date Title
US8344478B2 (en) Inductors having inductor axis parallel to substrate surface
US9041152B2 (en) Inductor with magnetic material
US6903644B2 (en) Inductor device having improved quality factor
US11345591B2 (en) Device for protecting FEOL element and BEOL element
US8860544B2 (en) Integrated inductor
US20100052839A1 (en) Transformers and Methods of Manufacture Thereof
US20230207612A1 (en) Multilayer-type on-chip inductor structure
US11670583B2 (en) Integrated inductor with a stacked metal wire
US10879342B2 (en) Multi-terminal inductor for integrated circuit
US11854969B2 (en) Semiconductor structure and method for forming thereof
US9941220B2 (en) Integrated circuit
US20240186240A1 (en) Series inductors
CN115497921A (zh) 半导体装置及其制备方法
US11139239B2 (en) Recessed inductor structure to reduce step height
US11605590B2 (en) Multilayer-type on-chip inductor structure
CN218498062U (zh) 集成电路芯片
US11610839B2 (en) Dummy fill structures
US20230129684A1 (en) Integrated inductor with inductor wire formed in an integrated circuit layer stack
CN107871668B (zh) 接合垫结构及其制造方法
KR100937648B1 (ko) 반도체 인덕터 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination