CN116314113A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

本实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备在第1方向上排列的第1存储装置及第2存储装置、以及设置在第1存储装置与第2存储装置之间的多个第1凸块电极。第1存储装置及第2存储装置分别具备：第1芯片，具备存储单元阵列及多个第1电极；第2芯片，具备外围电路及多个第2电极；以及多个第2凸块电极，设置在第1芯片与第2芯片之间。多个第1凸块电极中的至少一个将第1存储装置所包含的多个第1电极中的至少一个、与第2存储装置所包含的多个第2电极中的至少一个电连接。第1存储装置及第2存储装置中，多个第2凸块电极中的至少一个将存储单元阵列与外围电路电连接。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以日本专利申请2021-205592号(申请日：2021年12月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本实施方式涉及一种半导体存储装置及其制造方法。
背景技术
已知一种半导体存储装置，该半导体存储装置具备第1存储芯片及第2存储芯片，且第1存储芯片与第2存储芯片经由凸块电极电连接。
发明内容
实施方式提供一种高可靠性的半导体存储装置及其制造方法。
一实施方式的半导体存储装置具备在第1方向上排列的第1存储装置及第2存储装置、以及设置在第1存储装置与第2存储装置之间的多个第1凸块电极。第1存储装置及第2存储装置分别具备：第1芯片，具备存储单元阵列及多个第1电极；第2芯片，具备外围电路及多个第2电极；以及多个第2凸块电极，设置在第1芯片与第2芯片之间。第1方向是第1存储装置及第2存储装置的厚度方向。多个第1凸块电极中的至少一个将第1存储装置所包含的多个第1电极中的至少一个与第2存储装置所包含的多个第2电极中的至少一个电连接。第1存储装置及第2存储装置中，多个第2凸块电极中的至少一个将存储单元阵列与外围电路电连接。第1存储装置的外围电路能够控制第1存储装置的存储单元阵列。第1存储装置的多个第2凸块电极中的至少一个设置在第1存储装置的外围电路与第1存储装置的存储单元阵列之间，且在第1方向上将第1存储装置的外围电路与第1存储装置的存储单元阵列连接。
附图说明
图1是第1实施方式的半导体封装PG1的示意性剖视图。
图2是表示第1实施方式的存储装置MD的构成例的示意性分解立体图。
图3是表示芯片CM的构成例的示意性仰视图。
图4是表示芯片CP的构成例的示意性俯视图。
图5是对应于图3的A1-A1'线及图4的B1-B1'线的示意性剖视图。
图6是对应于图3的A2-A2'线及图4的B2-B2'线的示意性剖视图。
图7是图6的局部构成的示意性放大图。
图8是用于说明利用凸块电极BMD所进行的存储装置MD的连接的示意性剖视图。
图9是用于对第1实施方式的半导体封装PG1的制造方法进行说明的流程图。
图10是用于对芯片制造、测试及切割的工序进行说明的示意图。
图11～图14是用于对半导体封装PG1的制造方法进行说明的示意性剖视图。
图15是用于对比较例的半导体存储装置的制造方法进行说明的流程图。
图16是用于对比较例的半导体存储装置的制造方法的一部分工序进行说明的示意图。
图17是表示比较例的存储装置的构成例的示意性剖视图。
图18是第2实施方式的半导体封装PG2的示意性剖视图。
图19是用于对第2实施方式的半导体封装PG2的制造方法进行说明的流程图。
图20～图24是用于对半导体封装PG2的制造方法进行说明的示意性剖视图。
图25是表示第3实施方式的存储装置MD3的构成例的示意性分解立体图。
图26是表示芯片CM3的构成例的示意性仰视图。
图27是表示芯片CP3的构成例的示意性俯视图。
图28是对应于图26的D-D'线及图27的E-E'线的示意性剖视图。
图29是表示第4实施方式的存储装置MD4的构成例的示意性剖视图。
图30是表示第4实施方式的存储装置MD4的构成例的示意性剖视图。
图31是用于说明利用凸块电极BMD4所进行的存储装置MD4的连接的示意性剖视图。
具体实施方式
接着，参照附图，对实施方式的半导体存储装置详细地进行说明。此外，以下实施方式仅为一例，并非意在限定地表示本发明。另外，以下附图是示意性的图，为了方便说明，有时会省略一部分构成等。另外，对多个实施方式之间共通的部分标注相同之符号，且有时省略说明。
另外，本说明书中，当提到“半导体存储装置”时，有时表示存储装置，也有时表示存储卡、SSD(Solid State Drive，固态硬盘)等包含控制器裸片(controller die)的存储器系统。另外，也有时表示半导体封装。进而，还有时表示智能手机、平板终端、个人计算机等包含主机的构成。
另外，本说明书中，当提到第1构成“电连接”于第2构成时，第1构成可以直接连接于第2构成，第1构成也可以经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为断开状态，第1个晶体管仍“电连接”于第3个晶体管。
另外，本说明书中，当提到第2构成与第3构成“之间连接着”第1构成时，有时表示第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，本说明书中，将与衬底的上表面平行的指定方向称作X方向，将与衬底的上表面平行且与X方向垂直的方向称作Y方向，将与衬底的上表面垂直的方向称作Z方向。
另外，本说明书中，有时将沿着指定面的方向称作第1方向，将沿着该指定面且与第1方向交叉的方向称作第2方向，将与该指定面交叉的方向称作第3方向。这些第1方向、第2方向及第3方向可以对应于X方向、Y方向及Z方向中的任一方向，也可以不对应。
另外，本说明书中，“上”或“下”等表达是以封装衬底等构成作为基准的。例如，将沿着所述Z方向远离封装衬底等的方向称作上，将沿着Z方向靠近封装衬底等的方向称作下。另外，当针对某个构成，提到下表面或下端时，是指该构成的封装衬底等一侧的面或端部，当提到上表面或上端时，是指该构成的与封装衬底等相反一侧的面或端部。另外，将与X方向或Y方向交叉的面称作侧面等。
另外，本说明书中，当针对构成、部件等，提到指定方向的“宽度”、“长度”或“厚度”等时，有时是指利用SEM(Scanning electron microscopy，扫描式电子显微镜)或TEM(Transmission electron microscopy，穿透式电子显微镜)等所观察到的剖面等中的宽度、长度或厚度等。
[第1实施方式]
[半导体封装PG1的构成]
图1是半导体封装PG1的示意性剖视图。半导体封装PG1具备封装衬底PS、多个存储装置MD、控制器裸片CD、密封树脂20及多个焊料球30。在图1的例子中，3个存储装置MD(1)、MD(2)、MD(3)搭载在封装衬底PS上。另外，半导体封装PG1具备设置在2个存储装置MD之间的凸块电极BMD。此外，Z方向是存储装置MD的厚度方向。
封装衬底PS具备多个配线10。多个配线10将存储装置MD、控制器裸片CD、外部端子等电连接。另外，虽未图示，但在封装衬底PS的上表面形成有将配线10、与存储装置MD及控制器裸片CD电连接之电极。另外，在封装衬底PS的下表面安装着多个焊料球30。封装衬底PS经由焊料球30例如与电子机器的衬底电连接。
存储装置MD具备：芯片CM，包含存储单元阵列；及芯片CP，包含外围电路PC。另外，存储装置MD具备设置在芯片CM与芯片CP之间的凸块电极BC。
芯片CM具备在芯片CM的内部沿着Z方向延伸的多个第1电极CTSV1。另外，芯片CP具备在芯片CP的内部沿着Z方向延伸的多个第2电极CTSV2。此外，图1中并未示出存储装置MD(3)中的第1电极CTSV1。但存储装置MD(3)的芯片CM中也可以设置着第1电极CTSV1。
多个凸块电极BC将芯片CM中的多个第1电极CTSV1与芯片CP中的多个第2电极CTSV2电连接。另外，多个凸块电极BC将芯片CM内部的配线等路径与芯片CP内部的配线等路径电连接。由此，在芯片CM的存储单元阵列与芯片CP的外围电路PC之间传输信号。
控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)、ROM(Read Only Memory，只读存储器)、ECC(Error Check and Correction，错误检查和校正)电路等，进行逻辑地址与物理地址的转换、比特错误检测/纠正、损耗均衡(wearlevelling)等处理。控制器裸片CD在与芯片CP的外围电路PC之间，进行与读出数据及写入数据对应的数据信号、及用于控制外围电路PC的外部控制信号等的输入输出。
多个凸块电极BMD将一个存储装置(例如存储装置MD(1))中的芯片CM的多个第1电极CTSV1、与另一个存储装置(例如存储装置MD(2))中的芯片CP的多个第2电极CTSV2电连接。另外，多个凸块电极BMD将一个存储装置MD(1)内部的配线等路径、与另一个存储装置MD(2)内部的配线等路径电连接。由此，在多个存储装置MD之间传输信号。
另外，多个存储装置MD(1)～MD(3)是经由这多个凸块电极BMD及封装衬底PS的配线10电连接于控制器裸片CD。由此，在芯片CP的外围电路PC与控制器裸片CD之间传输信号。
[存储装置MD的结构]
图2是表示第1实施方式的存储装置MD的构成例的示意性分解立体图。如图2所示，存储装置MD具备存储单元阵列侧的芯片CM及外围电路PC侧的芯片CP。图2中省略了多个凸块电极BC及多个凸块电极BMD。
在芯片CM的上表面设置着多个第1外部电极PT1。另外，在芯片CM的下表面设置着多个第1内部电极PI1。另外，在芯片CP的上表面设置着多个第2内部电极PI2。另外，在芯片CP的下表面设置着多个第2外部电极PT2。以下，针对芯片CM，将设置着多个第1内部电极PI1的面称作正面，将设置着多个第1外部电极PT1的面称作背面。另外，针对芯片CP，将设置着多个第2内部电极PI2的面称作正面，将设置着多个第2外部电极PT2的面称作背面。在图示的例子中，芯片CP的正面设置在比芯片CP的背面更为上方的位置，芯片CM的背面设置在比芯片CM的正面更为上方的位置。
芯片CM及芯片CP是以芯片CM的正面与芯片CP的正面相对的方式配置。多个第1内部电极PI1是与多个第2内部电极PI2分别对应地设置，且配置在能够与多个第2内部电极PI2连接的位置。第1内部电极PI1与第2内部电极PI2是经由凸块电极BC而使芯片CM中的配线等与芯片CP中的配线等电导通的。
一个存储装置MD中的多个第1外部电极PT1分别对应于另一个存储装置MD中的多个第2外部电极PT2而设置，且配置在能够与另一个存储装置MD中的多个第2外部电极PT2连接的位置。第1外部电极PT1及第2外部电极PT2作为用于经由凸块电极BMD使一个存储装置MD中的芯片CM中的配线等、与另一个存储装置MD中的芯片CP中的配线等电导通的电极发挥功能。
此外，在图2的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图3是表示芯片CM的构成例的示意性仰视图。图4是表示芯片CP的构成例的示意性俯视图。图5是对应于图3的A1-A1'线及图4的B1-B1'线的示意性剖视图。图6是对应于图3的A2-A2'线及图4的B2-B2'线的示意性剖视图。图5及图6表示将图3及图4所示的结构沿着各线切断后，沿箭头的方向观察时的剖面。图7是图6的局部构成的示意性放大图。
此外，图2～图7中示出了示意性构成。另外，图2～图7中省略了一部分构成。
[芯片CM的结构]
例如图3所示那样，芯片CM具备在X方向及Y方向上排列的4个存储平面(memoryplane)MP。存储平面MP具备：存储单元阵列区域RMCA，设置着所述存储单元阵列MCA；及接线区域RHU，设置在存储单元阵列区域RMCA的X方向上的一端侧及另一端侧。另外，芯片CM具备周边区域RP，该周边区域RP设置在比4个存储平面MP更靠Y方向上的一端侧。
此外，在图示的例子中，接线区域RHU设置在存储单元阵列区域RMCA的X方向上的两端部。然而，这种构成仅为例示，具体的构成能够适当地进行调整。例如，接线区域RHU也可以设置在X方向的一端部，而不是存储单元阵列区域RMCA的X方向上的两端部。另外，接线区域RHU也可以设置在存储单元阵列区域RMCA的X方向上的中央位置或中央附近的位置。
例如图5及图6所示那样，芯片CM具备：基体层LSB；存储单元阵列层LMCA，设置在基体层LSB的下方；及配线层LMM，设置在存储单元阵列层LMCA的下方。
[芯片CM的基体层LSB的结构]
例如图5所示那样，基体层LSB具备：最上层的绝缘层100；绝缘层101，设置在绝缘层100的下方；及导电层102，设置在绝缘层101的下方。绝缘层100例如是包含聚酰亚胺等绝缘材料的钝化层。绝缘层101例如包含氧化硅(SiO2)等。导电层102例如可以包含被注入了磷(P)等N型杂质或硼(B)等P型杂质的硅(Si)等半导体层，也可以包含钨(W)等金属，还可以包含钨硅化物(WSi)等硅化物。
在存储单元阵列区域RMCA及接线区域RHU内设置着导电层102。导电层102对应于在X方向及Y方向上排列的4个存储平面MP(图3)而设置着4个。在存储平面MP的X方向及Y方向的端部设置着不含导电层102的区域VZ。
例如图6所示那样，在周边区域RP内设置着作为第1外部电极PT1发挥功能的背面配线MZ。背面配线MZ例如包含铝(Al)等导电性材料。背面配线MZ隔着绝缘层101而与导电层102电绝缘。背面配线MZ在不含导电层102的区域VZ内，与存储单元阵列层LMCA中的接点CC连接。另外，背面配线MZ的一部分从设置在绝缘层100的开口TV向存储装置MD的外部露出，作为第1外部电极PT1发挥功能。
[芯片CM的存储单元阵列层LMCA的存储单元阵列区域RMCA内的结构]
例如图6所示那样，在存储单元阵列层LMCA中设置着在Y方向上排列的多个存储块BLK。存储块BLK具备在Y方向上排列的多个串组集SU。在Y方向上相邻的2个存储块BLK之间设置着氧化硅(SiO2)等块间绝缘层ST。另外，在Y方向上相邻的2个串组集SU之间设置着氧化硅(SiO2)等串组集间绝缘层SHE。
存储块BLK具备：多个导电层110，在Z方向上排列；多个半导体层120，沿着Z方向延伸；及多个栅极绝缘膜130，分别设置在多个导电层110与多个半导体层120之间。
导电层110具备在X方向上延伸的大致板状的形状。导电层110可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。另外，导电层110例如也可以包含含有磷(P)或硼(B)等杂质的多晶硅等。在Z方向上排列的多个导电层110之间设置着氧化硅(SiO2)等绝缘层111。
导电层102是作为NAND(Not AND，与非)闪存的源极线SL发挥功能。源极线SL例如针对存储单元阵列区域RMCA(图3)中所包含的所有存储块BLK共通地设置。
另外，多个导电层110中，位于最上层的一个或多个导电层110是作为NAND闪存的选择栅极线SGS及与选择栅极线SGS连接的多个选择晶体管的栅极电极发挥功能的。这多个导电层110在每个存储块BLK中电气独立。
另外，处于比所述位于最上层的一个或多个导电层110更为下方的位置的多个导电层110，是作为NAND闪存的字线WL及与字线WL连接的多个存储单元的栅极电极发挥功能的。这多个导电层110各自在每个存储块BLK中电气独立。
另外，位于比所述更为下方的多个导电层110更加下方的位置的一个或多个导电层110，是作为NAND闪存的选择栅极线SGD及与选择栅极线SGD连接的多个选择晶体管的栅极电极发挥功能的。这多个导电层110在Y方向上的宽度小于其它导电层110。另外，在Y方向上相邻的2个导电层110之间设置着串组集间绝缘层SHE。这多个导电层110各自在每个串组集SU中电气独立。
半导体层120在X方向及Y方向上以指定的图案排列。半导体层120是作为多个存储单元及选择晶体管的信道区域发挥功能的。半导体层120例如包含多晶硅(Si)等。半导体层120例如具有大致圆柱状或大致圆筒状的形状。另外，半导体层120的外周面分别被导电层110所包围，且与导电层110相对。
在半导体层120的下端部设置着含有磷(P)等N型杂质的杂质区域。该杂质区域经由接点Ch及接点Vy连接于位线BL。另外，这多个位线BL经由配线层M1中的配线m1及配线层M2中的第1内部电极PI1连接于芯片CP中的构成。此外，如图5及图6所例示，图3中所例示的存储单元阵列区域RMCA中的多个第1内部电极PI1电连接于第1外部电极PT1。
在半导体层120的上端部设置着含有磷(P)等N型杂质或硼(B)等P型杂质的杂质区域。该杂质区域连接于所述导电层102。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致圆筒状的形状。例如图7所示那样，栅极绝缘膜130具备积层在半导体层120与导电层110之间的隧道绝缘膜131、电荷累积膜132及阻挡绝缘膜133。隧道绝缘膜131及阻挡绝缘膜133例如包含氧化硅(SiO2)等。电荷累积膜132例如包含能够使氮化硅(Si3N4)等电荷累积的膜。隧道绝缘膜131、电荷累积膜132及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体层120的除了半导体层120与导电层102的接触部以外的外周面，在Z方向上延伸。
此外，图7中示出了栅极绝缘膜130具备氮化硅等电荷累积膜132的例子。然而，栅极绝缘膜130例如也可以具备含有N型或P型杂质的多晶硅等浮动栅极。
[芯片CM的存储单元阵列层LMCA的接线区域RHU内的结构]
如图5所示，在接线区域RHU内设置着作为字线WL、选择栅极线SGS、或选择栅极线SGD发挥功能的多个导电层110的X方向上的端部。另外，在接线区域RHU内设置着多个接点CC。这多个接点CC沿着Z方向延伸，且上端与导电层110连接。接点CC例如可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。如图5所例示，这多个接点CC经由配线层M0、M1中的配线m0、m1及配线层M2中的第1内部电极PI1连接于芯片CP中的构成。此外，如图5所例示，图3中所例示的接线区域RHU中的多个第1内部电极PI1电连接于导电层110。
[芯片CM的存储单元阵列层LMCA的周边区域RP内的结构]
例如图6所示那样，在周边区域RP内，与第1外部电极PT1对应地设置着多个接点CC。这多个接点CC的上端与背面配线MZ连接。另外，这多个接点CC经由配线层M0、M1中的配线m0、m1及配线层M2中的第1内部电极PI1，与芯片CP中的构成连接。此外，如图6所例示，图3中所例示的周边区域RP中的多个第1内部电极PI1电连接于第1外部电极PT1。
[芯片CM的配线层LMM的结构]
例如图5及图6所示那样，配线层LMM包含多个配线层M0、M1、M2。配线层M0、M1、M2中所包含的多个配线及电极例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成的至少一个构成。
配线层M0包含多个配线m0。这多个配线m0例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。此外，多个配线m0中的一部分作为位线BL(图5)发挥功能。位线BL在X方向上排列且在Y方向上延伸。另外，这多个位线BL分别连接于各串组集SU中所包含的一个半导体层120。
例如图5及图6所示那样，配线层M1包含多个配线m1。这多个配线m1例如可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。
配线层M2包含多个第1内部电极PI1。这多个第1内部电极PI1例如可以包含氮化钛(TiN)等势垒导电膜及铜(Cu)等金属膜的积层膜等。
此外，第1外部电极PT1与第1内部电极PI1之间的电流路径上所设置的接点CC及配线层M0、M1中的配线m0、m1相当于图1中示意性地表示的第1电极CTSV1。
[芯片CP的结构]
例如图4所示那样，芯片CP具备与存储平面MP对应地在X及Y方向上排列的4个外围电路区域RPC。外围电路区域RPC具备：感测放大器模块区域RSAM，设置在与存储单元阵列区域RMCA相对的区域中的一部分；及行解码器区域RRD，设置在与接线区域RHU相对的区域内。另外，芯片CP具备设置在与周边区域RP相对的区域中的电路区域RC。
另外，例如图5及图6所示那样，芯片CP具备：半导体衬底200；晶体管层LTR，设置在半导体衬底200的上方；及配线层LMP，设置在晶体管层LTR的上方。配线层LMP包含多个配线层M0'、M1'、M2'、M3'、M4'。
[芯片CP的半导体衬底200的结构]
半导体衬底200例如包含含有硼(B)等P型杂质的P型硅(Si)。例如图5所示那样，在半导体衬底200的正面设置着含有磷(P)等N型杂质的N型阱区域200N、含有硼(B)等P型杂质的P型阱区域200P、未设置N型阱区域200N及P型阱区域200P的半导体衬底区域200S、及绝缘区域200I。N型阱区域200N、P型阱区域200P及半导体衬底区域200S分别作为构成外围电路PC的多个晶体管Tr、及多个电容器等的一部分发挥功能。
[芯片CP的晶体管层LTR的结构]
例如图5所示那样，在半导体衬底200的上表面隔着绝缘层200G设置着配线层GC。配线层GC包含与半导体衬底200的正面相对的多个电极gc。另外，半导体衬底200的各区域及配线层GC中所包含的多个电极gc分别与接点CS连接。
配线层GC中所包含的多个电极gc分别作为构成外围电路PC的多个晶体管Tr的栅极电极、及多个电容器的一侧的电极等发挥功能。
接点CS例如可以包含氮化钛(TiN)等势垒导电膜及钨(W)等金属膜的积层膜等。在接点CS与半导体衬底200的连接部分设置着含有N型杂质或P型杂质的杂质区域。
[芯片CP的配线层LMP的结构]
如上所述，芯片CP的配线层LMP包含配线层M0'、M1'、M2'、M3'、M4'。配线层M0'设置在晶体管层LTR的上方。配线层M0'例如包含钨(W)等导电性材料。配线层M1'设置在配线层M0'的上方。配线层M1'例如包含钨(W)等导电性材料。配线层M2'设置在配线层M1'的上方，但于图5及图6中省略了图示。配线层M2'例如包含铜(Cu)等导电性材料。配线层M3'例如包含铜(Cu)或铝(Al)等导电性材料。配线层M4'例如为包含铜(Cu)等导电性材料的配线层，具备多个第2内部电极PI2。
[芯片CP的衬底贯通电极C200的结构]
例如图6所示那样，在电路区域RC中设置着贯穿半导体衬底200的衬底贯通电极C200。衬底贯通电极C200例如可以包含氮化钛(TiN)等势垒导电膜、钨(W)等晶种层、及镍(Ni)等金属膜的积层膜等。另外，在半导体衬底200的上表面设置着绝缘区域200IT。在半导体衬底200的下表面设置着第2外部电极PT2。衬底贯通电极C200的下端与第2外部电极PT2连接，上端与配线层中的配线连接。
此外，第2外部电极PT2与第2内部电极PI2之间的电流路径上所设置的衬底贯通电极C200及配线层M0'、M1'、M2'、M3'中的配线相当于图1中示意性地表示的第2电极CTSV2。
[利用凸块电极BC所进行的芯片CP、CM的连接]
例如图5及图6所示那样，芯片CM的多个第1内部电极PI1与芯片CP的多个第2内部电极PI2分别经由多个凸块电极BC连接。
多个凸块电极BC分别包含例如铜(Cu)等导电性材料。
位线BL与外围电路PC的感测放大器经由配线层M0、M1的配线m0、m1、配线层M2的第1内部电极PI1、凸块电极BC、配线层M4'的第2内部电极PI2、配线层M3'、M2'、M1'、M0'的配线、及接点CS的路径电导通。
另外，字线WL(导电层110)与外围电路PC的行解码器经由接点CC、配线层M0、M1的配线m0、m1、配线层M2的第1内部电极PI1、凸块电极BC、配线层M4'的第2内部电极PI2、配线层M3'、M2'、M1'、M0'的配线、及接点CS的路径电导通。
另外，第1外部电极PT1及第2外部电极PT2与未图示的输入输出电路经由接点CC、配线层M0、M1的配线m0、m1、配线层M2的第1内部电极PI1、凸块电极BC、配线层M4'的第2内部电极PI2、配线层M3'、M2'、M1'、M0'的配线、及接点CS的路径电导通。
[利用凸块电极BMD所进行的存储装置MD的连接]
图8是用于说明利用凸块电极BMD所进行的存储装置MD的连接的示意性剖视图。第1内部电极PI1及第2内部电极PI2的大小(XY平面内的面积)小于第1外部电极PT1及第2外部电极PT2的大小(XY平面内的面积)。另外，凸块电极BC的大小(Z方向上的宽度、及XY平面内的面积)小于凸块电极BMD的大小(Z方向上的宽度、及XY平面内的面积)。但是，在图8中，第1内部电极PI1及第2内部电极PI2、与第1外部电极PT1及第2外部电极PT2表示为相同的大小。另外，凸块电极BC与凸块电极BMD表示为相同的大小。
例如图8所示那样，一个存储装置(例如MD(1))的芯片CM的多个第1外部电极PT1、与另一个存储装置(例如MD(2))的芯片CP的多个第2外部电极PT2分别经由多个凸块电极BMD连接。
多个凸块电极BMD各自可以由例如包含锡(Sn)等的导电性材料形成，也可以积层着多个金属层。
多个芯片CP的外围电路PC与控制器裸片CD(图1)经由存储装置MD内的路径(第1外部电极PT1、第1电极CTSV1、第1内部电极PI1、凸块电极BC、第2内部电极PI2、第2电极CTSV2、及第2外部电极PT2)、存储装置MD间的凸块电极BMD、封装衬底PS内的配线10电导通。例如，在控制器裸片CD(图1)与芯片CP的外围电路PC之间进行数据信号、外部控制信号等的输入输出。此外，形成在封装衬底PS的上表面的多个电极分别与设置在存储装置MD(1)的下表面的多个第2外部电极PT2电连接。
[半导体封装PG1的制造方法]
接着，参照图9～图14，对半导体封装PG1的制造方法进行说明。
图9是用于对半导体封装PG1的制造方法进行说明的流程图。图10是用于对芯片制造、测试及切割的工序进行说明的示意图。图11～图14是用于对半导体封装PG1的制造方法进行说明的示意性剖视图。此外，图9的“CR”是指无尘室。
首先，进行芯片CM、CP的制造(步骤S1)。例如，在无尘室CR内，半导体制造装置对存储单元阵列MCA侧的晶圆WMCA执行成膜、遮蔽、曝光、显影、蚀刻、杂质扩散等制造工艺。由此，如图10所示，在晶圆WMCA上形成呈晶格状排列的多个芯片CM。此时，在芯片CM上形成多个第1电极CTSV1。另外，对芯片CM的正面进行研磨。
另外，在无尘室CR内，半导体制造装置对外围电路PC侧的晶圆WPC执行成膜、遮蔽、曝光、显影、蚀刻、杂质扩散等制造工艺。由此，如图10所示，在晶圆WPC上也形成呈晶格状排列的多个芯片CP。此时，在芯片CP上形成多个第2电极CTSV2。另外，对芯片CP的正面进行研磨。
接着，对晶圆WMCA、WPC个别地进行简易测试(步骤S2)。作为简易测试，例如使用测试装置，对分别形成在晶圆WMCA、WPC上的多个芯片CM、CP进行电连接确认测试、电路等的动作确认测试等。通过简易测试来判定多个芯片CM、CP是良好，还是不良。
接着，进行芯片CM、CP的切割(步骤S3)。例如图10所示那样，从晶圆WMCA切出多个芯片CM。同样地，从晶圆WPC切出多个芯片CP。此外，图9的例子中，是在对晶圆WMCA、WPC进行简易测试(步骤S2)之后，进行芯片CM、CP的切割(步骤S3)。但也可以在进行芯片CM、CP的切割之后，对芯片CM、CP进行简易测试。
然后，进行芯片CM、CP的选择(步骤S4)。这里，通过简易测试选择特性良好的芯片CM、CP。
接着，安装芯片CM、CP，并进行芯片CM、CP间的连接(步骤S5)。例如图11所示那样，芯片CP搭载在封装衬底PS的上表面。此时，芯片CP的多个第2外部电极PT2、与形成在封装衬底PS的上表面的多个电极分别电连接。此外，图11中虽未示出，但也可以在封装衬底PS的上表面搭载多个芯片CP。
另外，如图12所示，芯片CM经由多个凸块电极BC搭载在芯片CP之上。此时，芯片CM的多个第1内部电极PI1、与多个凸块电极BC分别电连接。由此，构成存储装置MD(1)。
另外，例如图13所示那样，芯片CP经由多个凸块电极BMD搭载在存储装置MD(1)的芯片CM之上。此时，芯片CP的多个第2外部电极PT2、与多个凸块电极BMD分别电连接。以下，同样地，芯片CM经由多个凸块电极BC搭载在存储装置MD(2)的芯片CP之上，芯片CP经由多个凸块电极BMD搭载在存储装置MD(2)的芯片CM之上，芯片CM经由多个凸块电极BC搭载在存储装置MD(3)的芯片CP之上。另外，例如图13所示那样，控制器裸片CD搭载在封装衬底PS的上表面。此时，控制器裸片CD的多个焊盘电极、与形成在封装衬底PS的上表面的多个电极分别电连接。
接着，进行裸片筛选测试(die sort test)(步骤S6)。作为裸片筛选测试，例如对电路动作所需的晶体管、电容器等各元件执行电特性测试，判定它们是否发挥功能。另外，判定各芯片CM、CP是否正常连接。通过裸片筛选测试，判定搭载在封装衬底PS上的多个装置(芯片CM、CP)等是良好，还是不良。
接着，对封装衬底PS上的多个存储装置MD(芯片CM、CP)及控制器裸片CD进行模塑(步骤S7)。例如图14所示那样，封装衬底PS上搭载着多个存储装置MD(芯片CM、CP)及控制器裸片CD的区域ER被热固性密封树脂20模塑。密封树脂20例如以环氧树脂为主成分。此时，2个芯片CM、CP之间的区域(配置着凸块电极BC的区域)、及2个存储装置MD之间的区域(配置着凸块电极BMD的区域)也被密封树脂20模塑。然后，在封装衬底PS的下表面安装多个焊料球30。
接着，进行半导体封装PG1的切割(步骤S8)。本实施方式中，所述步骤S1～S8的工艺是在无尘室CR内进行的。
另外，进行半导体封装PG1的测试(步骤S9)。作为半导体封装PG1的测试，例如进行温度、电压测试、电特性测试、外观结构检查等。
然后，进行半导体封装PG1的出货(步骤S10)。
[比较例]
接着，参照图15～图17，对比较例的半导体存储装置的制造方法进行说明。
图15是用于对比较例的半导体存储装置的制造方法进行说明的流程图。图16是用于对比较例的半导体存储装置的制造方法的一部分步骤进行说明的示意图。图17是表示比较例的存储装置的构成例的示意性剖视图。此外，图15的“CR”是指无尘室。
首先，进行芯片CME、CPE的制造(步骤S21)。在无尘室CR内，半导体制造装置对存储单元阵列MCA侧的晶圆WMCAE执行多种制造工艺。在晶圆WMCAE上形成呈晶格状排列的多个芯片CME。另外，在无尘室CR内，半导体制造装置对外围电路PC侧的晶圆WPCE执行多种制造工艺。在晶圆WPCE上也形成呈晶格状排列的多个芯片CPE。
接着，例如图16所示那样，在无尘室CR内，将个别地制造的晶圆WMCAE与WPCE贴合(步骤S22)。例如图17所示那样，芯片CME与芯片CPE经由多个第1内部电极PI1及多个第2内部电极PI2贴合。在比较例中，所述步骤S21及S22的工艺是在无尘室CR内进行的。
接着，对步骤S22中被贴合的晶圆WMCAE、WPCE进行裸片筛选测试(步骤S23)。另外，进行芯片CME、CPE的切割(步骤S24)。
接着，将具备芯片CME、CPE的存储装置安装在封装衬底的上表面，并将存储装置与封装衬底电连接(步骤S25)。此时，也将控制器裸片安装在封装衬底的上表面。
接着，进行封装衬底上的多个存储装置(芯片CME、CPE)及控制器裸片的模塑(步骤S26)。然后，进行半导体封装PG1的切割(步骤S27)。
然后，进行半导体封装PG1的测试(步骤S28)后，进行半导体封装PG1的出货(步骤S29)。
[第1实施方式的效果]
第1实施方式中，由于分别对存储单元阵列MCA侧的芯片CM与外围电路PC侧的芯片CP执行测试，所以能够将高可靠性的芯片彼此(特性良好的芯片彼此)组合而完成存储装置MD。另外，由于经由凸块电极BC将芯片CM与芯片CP连接，且经由凸块电极BMD将2个存储装置MD连接，所以能够容易地进行芯片彼此及存储装置MD彼此的连接。另外，由于利用电极CTSV1、CTSV2及凸块电极BMD将存储装置MD间电连接，所以与利用键合线将存储装置MD间电连接的情况相比，能够高速地进行信号的输入输出。
[第2实施方式]
[半导体封装PG2的构成]
图18是半导体封装PG2的示意性剖视图。此外，图18中，对与图1的构成相同的构成标注相同的符号，并省略其说明。
半导体封装PG2具备再配线层Lw、存储装置MD2、控制器裸片CD、密封树脂20及多个焊料球30。
再配线层Lw将存储装置MD2、控制器裸片CD、外部端子等电连接。另外，在再配线层Lw的下表面安装多个焊料球30。
存储装置MD2具备：多个芯片CM2，包含存储单元阵列；及1个芯片CP2，包含外围电路PC。在图18的例子中，存储装置MD2具备3个芯片CM2及1个芯片CP2。另外，存储装置MD2具备：凸块电极BC，设置在芯片CP2与芯片CM2之间；及凸块电极BC2，设置在2个芯片CM2之间。
芯片CM2的构成基本与芯片CM相同。但是，芯片CM2具备多个第1电极CTSV11来代替多个第1电极CTSV1。第1电极CTSV11的构成与第1电极CTSV1相同。
此外，图18中未图示出第3段(最上)芯片CM2中的第1电极CTSV11。然而，该芯片CM2中也可以设置第1电极CTSV11。
芯片CP2的构成基本与芯片CP相同。但是，芯片CP中的外围电路PC与一个芯片CM中的存储单元阵列连接。另一方面，芯片CP2中的外围电路PC与多个(图示例中为3个)芯片CM2中的存储单元阵列连接。此外，芯片CP2中可以设置着电极(图1的第2电极CTSV2)，也可以不设置。
多个凸块电极BC的构成与图1、图5及图6中所示的多个凸块电极BC相同。多个凸块电极BC将第1段(最下)芯片CM2内部的配线等路径、与CP2内部的配线等路径电连接。由此，在第1段芯片CM2的存储单元阵列、与芯片CP2的外围电路PC之间进行信号的传输。
多个凸块电极BC2将一个芯片CM2的多个第1电极CTSV11、与另一个芯片CM2的多个第1电极CTSV11电连接。由此，在除了第1段芯片CM2以外的芯片CM2(例如第2段及第3段芯片CM2)的存储单元阵列、与芯片CP2的外围电路PC之间进行信号的传输。
存储装置MD2经由再配线层Lw中的配线与控制器裸片CD电连接。由此，在芯片CP2的外围电路PC与控制器裸片CD之间传输信号。
[半导体封装PG2的制造方法]
接着，参照图19～图24，对半导体封装PG2的制造方法进行说明。
图19是用于对半导体封装PG2的制造方法进行说明的流程图。图20～图24是用于对半导体封装PG2的制造方法进行说明的示意性剖视图。此外，图19的“CR”是指无尘室。
图19的步骤S1～S4与图9的步骤S1～S4相同。但是，在晶圆WMCA上形成多个芯片CM2，在晶圆WPC上形成多个芯片CP2。
接着，在步骤S5A中，安装芯片CM2、CP2，并进行芯片CM2、CP2间的连接。例如图20所示那样，芯片CP2搭载在支撑晶圆500的上表面。作为支撑晶圆500，例如使用玻璃晶圆。
另外，如图21所示，芯片CM2经由多个凸块电极BC搭载在芯片CP2之上。此时，芯片CM2与凸块电极BC电连接。另外，例如图22所示那样，第2段芯片CM2经由多个凸块电极BC2搭载在第1段芯片CM2之上。此时，第2段芯片CM2与凸块电极BC2电连接。同样地，第3段芯片CM2经由多个凸块电极BC2搭载在第2段芯片CM2之上。此时，第3段芯片CM2与凸块电极BC2电连接。另外，控制器裸片CD搭载在支撑晶圆500的上表面。
接着，与使用图9进行说明的情况同样地，进行裸片筛选测试(步骤S6)。另外，例如图23所示那样，进行支撑晶圆500上的存储装置MD2(芯片CM2、CP2)及控制器裸片CD的模塑(步骤S7)。此时，2个芯片CM2、CP2之间的区域(配置着凸块电极BC的区域)、及2个芯片CM2之间的区域(配置着凸块电极BC2的区域)也被密封树脂20模塑。
接着，形成再配线层Lw(步骤S11)。例如图24所示那样，从存储装置MD2(芯片CP2)的下表面剥离支撑晶圆500。然后，在存储装置MD2的下表面形成再配线层Lw。在该工序中，半导体制造装置对区域ER的下表面执行成膜、遮蔽、曝光、显影、蚀刻等制造工艺。有时将这种使用半导体存储装置的制造工艺来制造再配线层Lw的技术称作FO-WLP(Fan Out-WaferLevel Package，扇出型晶圆级封装)。通过使用FO-WLP，不再需要第1实施方式的封装衬底PS，能够使半导体封装变薄。另外，配线长度变短，信号传输变快。
接着，在再配线层Lw的下表面安装多个焊料球30。
接着，进行半导体封装PG2的切割(步骤S8)。本实施方式中，所述步骤S1～S4、S5A、S6、S7、S11的工艺是在无尘室CR内进行的。
此后，进行半导体封装PG2的测试(步骤S9)后，进行半导体封装PG2的出货(步骤S10)。
[第3实施方式]
[芯片CM3及芯片CP3的结构]
图25是表示第3实施方式的存储装置MD3的构成例的示意性分解立体图。图26是表示芯片CM3的构成例的示意性仰视图。图27是表示芯片CP3的构成例的示意性俯视图。图28是对应于图26的D-D'线及图27的E-E'线的示意性剖视图。图28表示将图26及图27所示的结构沿着各线切断后，沿箭头的方向观察时的剖面。此外，图25～图27中，对与图2～图4的构成相同的构成标注相同的符号，并省略其说明。
第3实施方式的半导体封装的构成基本与第1实施方式的半导体封装PG1相同。但是，第3实施方式的半导体封装具备存储装置MD3来代替存储装置MD。如图25所示，存储装置MD3具备：芯片CM3，包含存储单元阵列；及芯片CP3，包含外围电路PC。芯片CM3、CP3的构成基本与芯片CM、CP相同。
但是，例如图26所示那样，在芯片CM3的正面侧的角部a1、a2、a3、a4的附近分别设置着外部电极区域RT。在4个外部电极区域RT内分别设置着多个第3内部电极PT11来代替多个第1内部电极PI1。另外，在芯片CM3的背面侧的角部a1、a2、a3、a4的附近也分别设置着外部电极区域RT。例如图25所示那样，在这些外部电极区域RT内分别设置着多个第3外部电极PT12来代替多个第1外部电极PT1。此外，第3内部电极PT11及第3外部电极PT12的构成基本与第1内部电极PI1及第1外部电极PT1相同。
另外，例如图27所示那样，在芯片CP3的正面侧的角部b1、b2、b3、b4的附近分别设置着外部电极区域RT。在4个外部电极区域RT内分别设置着多个第4内部电极PT21来代替多个第2内部电极PI2。另外，在芯片CP3的背面侧的角部b1、b2、b3、b4的附近也分别设置着外部电极区域RT。在这些外部电极区域RT内分别设置着多个第4外部电极PT22来代替多个第2外部电极PT2。此外，第4内部电极PT21及第4外部电极PT22的构成基本与第2内部电极PI2及第2外部电极PT2相同。
此外，在图示的例子中，外部电极区域RT设置在芯片CM3、CP3的角部附近。然而，这种构成仅为例示，具体的构成能够适当地进行调整。
另外，芯片CM3具备多个第1电极CTSV21来代替多个第1电极CTSV1。另外，芯片CP3具备多个第2电极CTSV22来代替多个第2电极CTSV2。此外，多个第1电极CTSV21的构成基本与多个第1电极CTSV1相同。另外，多个第2电极CTSV22的构成基本与多个第2电极CTSV2相同。
另外，例如图28所示那样，存储装置MD3具备设置在芯片CP3与芯片CM3之间的多个凸块电极BC3。凸块电极BC3将芯片CP3与芯片CM3电连接。此外，图28中虽未示出，但存储装置MD3也具备第1实施方式的凸块电极BC。多个凸块电极BC3设置在与设置着多个凸块电极BC的区域(图3、图4、图6的区域RC、RP)不同的外部电极区域RT(图26及图27)内。另外，凸块电极BC3的大小大于凸块电极BC的大小。
多个凸块电极BC3将一个存储装置MD3中的芯片CM3的多个第1电极CTSV21、与芯片CP3的多个第2电极CTSV22电连接。另外，在第3实施方式中，也与第1实施方式同样地，多个凸块电极BMD将一个存储装置MD3中的芯片CM3的多个第1电极CTSV21、与另一个存储装置MD3中的多个第2电极CTSV22电连接。像这样，控制器裸片CD与芯片CP3的外围电路PC经由第1电极CTSV21及第2电极CTSV22电连接。由此，在芯片CP3的外围电路PC与控制器裸片CD之间传输信号。
[第4实施方式]
图29及图30是表示第4实施方式的存储装置MD4的构成例的示意性剖视图。图31是用于说明利用凸块电极BMD4所进行的存储装置MD4的连接的示意性剖视图。图29是对应于图5的图，图30是对应于图6的图，图31是对应于图8的图。此外，图29～图31中，对与图5、图6及图8的构成相同的构成标注相同的符号，并省略其说明。
所述第1实施方式的存储装置MD中，芯片CM、CP之间存在间隙。另外，在该间隙中设置着多个凸块电极BC(图5及图6)。另一方面，例如图29及图30所示那样，第4实施方式的存储装置MD4中，存储单元阵列侧的芯片CM4与外围电路PC侧的CP之间不存在间隙。多个凸块电极BC41形成在芯片CM4的配线层M3上。多个凸块电极BC41分别与多个第1内部电极PI1连接，且不从芯片CM4的正面突出。多个凸块电极BC42形成在芯片CP4的配线层M5'上。多个凸块电极BC42分别与多个第2内部电极PI2连接，且不从芯片CP4的正面突出。并且，在芯片CM4的正面与芯片CP4的正面贴合的状态下，多个凸块电极BC41与多个凸块电极BC42分别电连接。
例如，多个凸块电极BC41分别形成在多个第1内部电极PI1上。多个凸块电极BC41被绝缘材料所覆盖。然后，对芯片CM4的正面进行研磨。多个凸块电极BC42分别形成在多个第2内部电极PI2上。多个凸块电极BC42被绝缘材料所覆盖。然后，对芯片CP4的正面进行研磨。然后，将芯片CM4的正面与芯片CP4的正面贴合。此时，多个凸块电极BC41与多个凸块电极BC42分别电连接。
例如图31所示那样，一个存储装置MD4(1)的多个第1外部电极PT1、与另一个存储装置MD4(2)的多个第2外部电极PT2经由多个凸块电极BMD4分别电连接。多个凸块电极BMD4例如包含焊料。此外，多个凸块电极BMD4也可以包含除了焊料以外的导电性材料。
[其它实施方式]
以上，对第1实施方式～第4实施方式的半导体存储装置及制造方法进行了说明。然而，第1实施方式～第4实施方式的半导体存储装置的构成及制造方法仅为例示，具体的构成及制造方法能够适当地进行调整。
例如，第1实施方式的半导体封装PG1中，也可以使用再配线层Lw来代替封装衬底PS。另外，第1实施方式～第4实施方式的凸块电极的形状也可以是圆柱状，还可以是球状等。另外，如图3及图4所示，芯片具备4个存储平面MP，但也可以具备1个存储平面MP、2个存储平面MP、或4个以上的存储平面MP。
另外，第1实施方式的半导体封装PG1具备3个存储装置MD(1)、(2)、(3)，但也可以具备2个存储装置、或4个以上的存储装置。另外，第2实施方式的半导体封装PG2具备3个芯片CM2，但也可以具备2个芯片CM2、或4个以上的芯片CM2。另外，第3实施方式的半导体封装与第1实施方式的半导体封装PG1同样地，也可以具备3个存储装置MD3。进而，第3实施方式的半导体封装也可以具备2个存储装置MD3、或4个以上的存储装置MD3。
另外，第1实施方式～第4实施方式的凸块电极的材料也能够适当地调整。
另外，第1实施方式～第4实施方式的芯片CM、CM2、CM3、CM4也可以具备半导体衬底。该情况下，在该半导体衬底中也可以设置着衬底贯通电极。在该情况下，第1电极CTSV1、CTSV11、CTSV21也可以包含该衬底贯通电极。
另外，关于第1实施方式及第2实施方式的半导体存储装置的制造方法，也可以省略一部分步骤、或调换一部分步骤的顺序。例如，也可以省略步骤S6的裸片筛选测试。另外，也可以在执行步骤S7的模塑之后，执行步骤S6的裸片筛选测试。
另外，第2实施方式的半导体存储装置的制造方法是在执行步骤S7的模塑之后，在步骤S11中形成再配线层。然而，也可以在步骤S11中形成再配线层之后，执行步骤S7的模塑。
另外，第2实施方式的凸块电极BC、BC2、及第3实施方式的凸块电极BC3也与第4实施方式的凸块电极BC41、BC42同样地，可以构成为不从第2实施方式的芯片CM2、CP2的正面及第3实施方式的芯片CM3、CP3的正面突出。
另外，第3实施方式的凸块电极BMD的构成也可以与第1实施方式的凸块电极BMD4相同。
[其它]
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其等效发明的范围内。

Claims (13)

1.一种半导体存储装置，具备
在第1方向上排列的第1存储装置及第2存储装置、以及
设置在所述第1存储装置与所述第2存储装置之间的多个第1凸块电极；且
所述第1存储装置及所述第2存储装置分别具备：
第1芯片，具备存储单元阵列及多个第1电极；
第2芯片，具备外围电路及多个第2电极；以及
多个第2凸块电极，设置在所述第1芯片与所述第2芯片之间；
所述第1方向是所述第1存储装置及所述第2存储装置的厚度方向；
所述多个第1凸块电极中的至少一个将所述第1存储装置所包含的所述多个第1电极中的至少一个、与所述第2存储装置所包含的所述多个第2电极中的至少一个电连接；
所述第1存储装置及所述第2存储装置中，所述多个第2凸块电极中的至少一个将所述存储单元阵列与所述外围电路电连接；
所述第1存储装置的所述外围电路能够控制所述第1存储装置的所述存储单元阵列；
所述第1存储装置的所述多个第2凸块电极中的至少一个设置在所述第1存储装置的所述外围电路与所述第1存储装置的所述存储单元阵列之间，且将所述第1存储装置的所述外围电路与所述第1存储装置的所述存储单元阵列在所述第1方向上连接。
2.根据权利要求1所述的半导体存储装置，其中所述第1存储装置及所述第2存储装置中，所述多个第2凸块电极中的至少一个将所述多个第1电极中的至少一个与所述多个第2电极中的至少一个电连接。
3.根据权利要求1所述的半导体存储装置，其中所述第1存储装置及所述第2存储装置分别具备设置在所述第1芯片与所述第2芯片之间的多个第3凸块电极，
所述第1存储装置及所述第2存储装置中，所述多个第3凸块电极中的至少一个将所述多个第1电极中的至少一个与所述多个第2电极中的至少一个电连接。
4.根据权利要求3所述的半导体存储装置，其中在与所述第1方向正交的平面内，所述多个第3凸块电极设置在与设置着所述多个第2凸块电极的区域不同的区域内。
5.根据权利要求3所述的半导体存储装置，其中在与所述第1方向正交的平面内，所述第3凸块电极的大小大于所述第2凸块电极的大小。
6.根据权利要求1所述的半导体存储装置，其中所述第1凸块电极与所述第2凸块电极包含不同的材料。
7.根据权利要求1所述的半导体存储装置，其中在与所述第1方向正交的平面(XY平面)内，所述第2凸块电极的大小小于所述第1凸块电极的大小。
8.一种半导体存储装置，具备：
2个第1芯片，在第1方向上排列且分别具备存储单元阵列及多个电极；
第2芯片，与所述2个第1芯片一起在所述第1方向上排列，且具备外围电路；
多个第1凸块电极，设置在所述第1芯片中的一个与所述第2芯片之间；以及
多个第2凸块电极，设置在所述2个第1芯片之间；且
所述第1方向是所述2个第1芯片及所述第2芯片的厚度方向；
所述多个第1凸块电极中的至少一个将所述第1芯片中的一个第1芯片的所述存储单元阵列与所述第2芯片的所述外围电路电连接；
所述多个第2凸块电极通过将所述2个第1芯片的所述多个电极分别电连接，而将所述第1芯片中的另一个第1芯片的所述存储单元阵列与所述第2芯片的所述外围电路电连接；
所述第2芯片的所述外围电路能够控制所述2个第1芯片的所述存储单元阵列；
所述多个第1凸块电极中的至少一个设置在所述第1芯片中的一个第1芯片的所述存储单元阵列与所述第2芯片的所述外围电路之间，且将所述第1芯片中的一个第1芯片的所述存储单元阵列与所述第2芯片的所述外围电路在所述第1方向上连接。
9.根据权利要求8所述的半导体存储装置，其中所述第1凸块电极与所述第2凸块电极包含不同的材料。
10.根据权利要求8所述的半导体存储装置，其中在与所述第1方向正交的平面内，所述第2凸块电极的大小小于所述第1凸块电极的大小。
11.一种半导体存储装置的制造方法，包括如下步骤：
形成具备存储单元阵列的多个第1芯片；
形成具备外围电路的多个第2芯片；
对所述多个第1芯片及所述多个第2芯片执行第1测试；
基于所述第1测试的结果，从所述多个第1芯片中选择1个所述第1芯片；
基于所述第1测试的结果，从所述多个第2芯片中选择1个所述第2芯片；
基于所述第1测试的结果，从其它所述第1芯片及其它所述第2芯片中选择1个第3芯片；
将所选择的所述第1芯片与所选择的所述第2芯片，经由多个第1凸块电极，且以所述多个第1凸块电极的至少一部分设置在所选择的所述第1芯片的所述存储单元阵列与所选择的所述第2芯片的所述外围电路之间的方式电连接；
将所选择的所述第1芯片与所选择的所述第3芯片经由多个第2凸块电极电连接；且
所选择的所述第2芯片的所述外围电路能够控制所选择的所述第1芯片的所述存储单元阵列。
12.根据权利要求11所述的半导体存储装置的制造方法，其中对电连接的所述第1芯片及所述第2芯片执行第2测试。
13.根据权利要求12所述的半导体存储装置的制造方法，其中对执行了所述第2测试的所述第1芯片及所述第2芯片形成再配线层。
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