CN116312684A - Dram存储单元、多位存储方法、电子设备 - Google Patents

Dram存储单元、多位存储方法、电子设备 Download PDF

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Abstract

本发明涉及一种无电容多位存储的DRAM存储单元、多位存储方法、电子设备，所述DRAM存储单元包括写入晶体管和n个读取晶体管，n≥2；n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一源极；每个读取晶体管包括：第二氧化物半导体沟道；第二漏极，分别耦合至不同的第二位线；以及第二源极，分别耦合至不同的第二字线。本发明通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储。

Description

DRAM存储单元、多位存储方法、电子设备
技术领域
本发明涉及半导体技术领域，特别一种DRAM存储单元、多位存储方法、电子设备。
背景技术
随着半导体技术的发展，使用半导体材料制造的芯片，集成度越来越高，芯片中所容纳的场效应晶体管(field-effect transistor,FET)的数量越来越多，而芯片的尺寸也越来越小，以适应电子设备小型化的趋势。传统的DRAM(Dynamic Random Access Memory动态随机存储器)单元由一个晶体管和一个电容器组成，但随着集成度的增加，电容结构持续微缩，电荷存储量持续降低，漏电过快，DRAM即将到达刷新频率极限。
于是出现了基于两个氧化物半导体(比如氧化铟镓锌InGaZnO4)薄膜晶体管的2T0C(2transistor 0capacitor双晶体管无电容)DRAM存储单元，如图1所示，其中一个晶体管的漏极连接至另一个晶体管的栅极，利用栅电容存储电荷并改变晶体管跨导存储信息。2T0C结构无需使用常规存储单元中的电容器(相比于晶体管，电容器通常具有较大的占用面积)，因此可以显著减少存储器的尺寸并且提高芯片的集成度。但是2T0C难以实现单元的多位存储，写入晶体管和读取晶体管之间的存储节点的电压仅能实现读取晶体管开、关两种状态，只能对应逻辑数据0和1，而对于逻辑数据0和1之外的多位存储是不能实现的，且2T0C结构还存在着存储节点电容过小、刷新频率过高等的问题。
发明内容
本发明的主要目的在于提供一种DRAM存储单元，该每个存储单元包含一个写入晶体管和多个读取晶体管，所述多个晶体管的栅极并联耦合至写入晶体管的源极，读取晶体管中的多个晶体管具有不同的阈值电压，不同晶体管的开关状态可以读取逻辑数据0和1之外的多位数据，因此，写入晶体管和读取晶体管之间的存储节点可以存入多位数据。
为了实现以上目的，本发明提供了以下技术方案。
本发明的一方面公开了无电容DRAM存储单元，包括
一种无电容多位存储的DRAM存储单元，其特征在于，其包括写入晶体管和n个读取晶体管，n≥2；
其中写入晶体管包括：
第一氧化物半导体沟道；
第一栅极，耦合至第一字线；
第一源极，耦合至第一位线；以及
第一漏极；
以及
n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一漏极；
每个读取晶体管包括：
第二氧化物半导体沟道；
第二漏极，分别耦合至不同的第二位线；以及
第二源极，分别耦合至不同的第二字线。
本发明另一方面公开了一种多位存储方法；
采用上述的DRAM存储单元；
在第一字线施加第一电压开启写入晶体管；
在第一源极施加写入电压，将写入电压储存至n个读取晶体管的第二栅极作为存储信息；
写入电压作为第二栅极的电压影响n个读取晶体管的导通状态；
外围电路根据n个读取晶体管的导通状态读取上述存储信息。
与现有技术相比，本发明达到了以下技术效果：
本发明提出了一种xT0C多位DRAM存储单元设计，具备2T0C存储器件的所有优点，比如，存储器不通过电流对存储器充放电来写入或读取数据，而是使用电压来表示所存储的数据。相比于电流的充电和放电，电压表示所存储的数据可以极大地减少存储器的功耗；由于存储器使用氧化物半导体(oxide semiconductor，OS)材料作为FET的导电沟道，因此可以降低FET的泄露电流，从而进一步地降低存储器的刷新频率并且相应地减少存储器的功耗。
同时，相比于2T0C结构，xT0C多位DRAM存储单元通过在存储节点处引入多个栅极并联的读取晶体管，使存储节点可以实现多位信息存储，同时增大了存储节点的电容，提高了存储节点电荷存量，减少DRAM刷新频率。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为已知技术中2T0C动态随机存储器的结构示意图；
图2为本发明提供的xT0C动态随机存储器结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本发明提供了一种xT0C的无电容DRAM存储单元结构，参见图2，该DRAM存储单元一侧为写入晶体管TW(以下简称写入管TW)，另一侧为读取晶体管TR(以下简称读取管TR)，写入管TW与读取管TR之间为存储节点S。写入管TW和读取管TR氧化物半导体沟道和栅极之间均包括电介质。
写入管TW和读取管TR均使用了OS材料的沟道，相比于具有硅材料形成的沟道的晶体管，使用OS材料作为导电沟道的晶体管具有优异的驱动性能，并且具有非常小的泄露电流，因此能够相对长时间地维持所存储的数据，本发明中OS材料可以是IGZO、ITO、IWO、ZnO、InO等材料或者几种的组合。
其中读取管TR由一组晶体管TR1～TRn组成，n≥2且为整数。写入管TW和读取管TR均包括氧化物半导体沟道，因此DRAM存储单元的制造工艺可以与BEOL工艺兼容。
写入管TW包括耦合至第一字线WWL的第一栅极，耦合至第一位线WBL的第一源极，以及第一漏极。读取管TR的多个晶体管TR1～TRn的栅极并联耦合至写入管TW的第一漏极，多个晶体管TR1～TRn的第二漏极1～n分别耦合至第二位线RBL1～RBLn，以及多个晶体管TR1～TRn的第二源极1～n分别耦合至第二字线RWL1～RWLn。存储节点S具体位于写入管TW的第一源极和读取管TR的第二栅极之间的节点。
n个读取管TR包括的多个晶体管TR1～TRn，TR1～TRn的各晶体管的阈值电压分别与Vth1～Vthn中的阈值电压一一对应。TR1～TRn的各晶体管的阈值电压值Vth1～Vthn各不相同，本领域技术人员可以根据存储数据的区分度设置阈值电压值Vth1～Vthn之间的产值。在一个实施例中，多个晶体管TR1～TRn的各阈值电压值Vth1～Vthn构成等差数列。
在写入数据时，在耦合至写入管TW第一栅极的第一字线WWL加电压(大于写入管TW阈值电压Vth)使得写入管TW开启，在耦合至写入管TW第一源极的第一位线WBL加电压向读取管TW第二栅极(即存储节点S)注入电荷。电荷注入后撤去写入管TW的第一栅极电压和第一源极电压，存储节点S保存写入数据的状态。
读取数据时，在耦合至读取管TR多个晶体管TR1～TRn的第二漏极1～n的第二位线RBL1～RBLn上加读取电压Vdd，如果存储节点S的电压大于其中某些晶体管TR1～TRa的阈值电压值Vth1～Vtha(a≤n)，则上述晶体管TR1～TRa开启，因此处于较低阻态，上述晶体管TR1～TRa的源极耦合的第二字线RWL1～RWLa可以检测到较大的电流或者较低的电压，再由外围电路放大识别上述晶体管TR1～TRa为开的状态。对于其余的晶体管，由于存储节点S的电压小于其中晶体管TRa+1～TRn的阈值电压值Vtha+1～Vthn，上述晶体管TRa+1～TRn并未被开启，因此处于较高阻态，上述晶体管TRa+1～TRn的源极耦合的第二字线RWLa+1～RWLn可以检测到较小的电流或者较高的电压，再由外围电路放大识别上述晶体管TRa+1～TRn为关的状态。
在一个实施例中，外围检测电路包括比较电路和逻辑判断电路，所述比较电路分别将所述n个读取晶体管的第二位线的电压或电流信号与n个读取晶体管的阈值电压值或者标准电流信号进行比较并分别得到比较结果，所述逻辑判断电路根据上述比较结果，得到n个读取晶体管的导通状态，即存储的逻辑数据，从而得到存储信息。
比较电压为例，写“0”过程，在读取管栅电极(即写入字线WWL)加正电压(大于阈值电压Vth)使得写入管开启，在写入管源极(即写入位线WBL)加负电压向读取管栅电容(即存储节点)抽取电荷。电荷抽取后撤去写入管的栅极和源极电压，保存“0”状态；
比较电压为例，读“0”过程，在读取管漏极加读取电压，由于栅电容中无电荷，读取管处于较高阻态，获得较小的电流，再由外围电路放大识别后完成读取“0”过程。
在写入逻辑“0”的操作时，第一字线WWL被设置为电源电压Vdd，电源电压Vdd大于写入管TW阈值电压Vth，此时写入管TW为开启状态，写入管TW源极耦合的第一位线WBL被设置为0V，因此存储节点SP的电压VS为0V，此时将逻辑“0”传入存储节点，即存储单元被写入为“0”的状态。写入完成后，撤去第一字线WWL电源电压Vdd及第一位线WBL电压。
在写入逻辑“1”的操作时，第一字线WWL被设置为电源电压Vdd，电源电压Vdd大于写入管TW阈值电压Vth，此时写入管TW为开启状态，写入管TW源极耦合的第一位线WBL被设置为电压V1，因此存储节点SP的电压VS为V1，此时将逻辑“1”传入存储节点S，即存储单元被写入为“1”的状态。写入完成后，撤去第一字线WWL电源电压Vdd及第一位线WBL电压。
依次类推，可以进行逻辑“2”、“3”……的写入。
逻辑电路比较电流时的原理与上述比较电压时类似，本领域技术人员的普通电学知识可以知晓，在此不再赘述。
在读取数据时，可以在读操作之前对存储单元进行预充电。对于选中的存储单元，将第二字线RWL1～RWLn均连接至Vdd，并检测对应第二位线RBL1～RBLn的电流。在另一实施例中，也可以检测对应第二位线RBL1～RBLn的电压。
如果存储节点SP的数据为“0”(即存储节点SP的电压小于所有晶体管TR1～TRn的阈值电压Vth1～Vthn)时，此时晶体管TR1～TRn均未被导通，仅存在微量漏电流，第二位线RBL1～RBLn上检测不到大电流，第二位线RBL1～RBLn的电压基本保持不变。如果存储节点的数据为“1”(存储节点SP的电压仅大于其中一个晶体管TR1的阈值电压Vth1)，则晶体管TR1被导通，第二位线RBL1检测到大电流，第二位线RBL1处的电压将大幅度下降从而接近0V。如果存储节点的数据为“2”(存储节点SP的电压仅大于其中两个晶体管TR1、TR2的阈值电压Vth1、Vth2)，则晶体管TR1、TR2被导通，第二位线RBL1、RBL2检测到大电流，第二位线RBL1、RBL2处的电位将大幅度下降从而接近0V。以此类推，相关逻辑电路通过比较存储节点S的电压与所有晶体管TR1～TRn的阈值电压值Vth1～Vthn的大小，即可读出存储的数据。
即，本发明提供的xT0C无电容DRAM存储单元结构，读取管TR中的多个阈值电压不同晶体管，虽然每个晶体管只有开、关两种状态，但是多个阈值电压不同晶体管的开、关的排列可携带逻辑数据，因此通过外围电路中额比较电路将存储节点S的电压与阈值电压值Vth1～Vthn的比较，提取晶体管TR1～TRn的开关状态，可以读出存储节点S的电压信息，即存储的逻辑数据。
举例来说，读取管TR包括的3个晶体管TR1～TR3，其阈值电压值Vth1～Vth3，其中Vth1为0.5，Vth2为1.5V，Vth3为2.5V。通过写入管TW，在存储节点S依次存入电压信息，0/1/2/3V，当存储节点S电压为0V时，3个晶体管TR1～TR3的开关状态依次为关/关/关，当存储节点S电压为1V，3个晶体管TR1～TR3的开关状态依次为开/关/关，依次类推，具体结果可参见下表1。
表1
存储节点电压 读取管TR1～TR3状态 读取信息
0 关/关/关 0
1 开/关/关 1
2 开/开/关 2
3 开/开/开 3
通过上述举例可知，读取管TR包括3个晶体管TR1～TR3的情况，即可实现0和1之外数据存储，随着读取管TR包括的晶体管数量的增多，存储节点S可存储的数据位数也随之增多，由此实现多位存储。
xT0C的无电容DRAM存储单元结构所有晶体管使用了OS材料的沟道，因此上述晶体管具有优异的驱动性能，具有非常小的泄露电流。且xT0C的无电容DRAM存储单元结构的刷新频率远小于常规2T0C的存储单元的刷新频率，并且电源电压也可以进一步降低，因此进一步降低了存储器的功耗。
本发明公开的xT0C的无电容DRAM存储单元结构可用于各种电子设备，智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端等，或者本领域技术人员知悉的其他电子设备。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (10)

1.一种DRAM存储单元，其特征在于，其包括写入晶体管和n个读取晶体管，n≥2；
其中写入晶体管包括：
第一半导体沟道；
第一栅极，耦合至第一字线；
第一源极，耦合至第一位线；以及
第一漏极；
以及
n个读取晶体管的阈值电压互不相同，所述n个读取晶体管的第二栅极并联耦合至所述第一漏极；
每个读取晶体管包括：
第二半导体沟道；
第二漏极，分别耦合至不同的第二位线；以及
第二源极，分别耦合至不同的第二字线。
2.根据权利要求1所述的DRAM存储单元，其特征在于：还包括外围检测电路，外围检测电路同时与n个读取晶体管对应的各第二位线连接，用于检测每个所述读取晶体管连接的第二位线的电压或电流信号。
3.根据权利要求1或2所述的DRAM存储单元，其特征在于，所述第一半导体沟道或第二半导体沟道为金属氧化物半导体沟道。
4.根据权利要求3所述的DRAM存储单元，其特征在于：所述n个读取晶体管中的阈值电压值构成等差数列。
5.根据权利要求4所述的DRAM存储单元，其特征在于，n＝3。
6.根据权利要求2所述的DRAM存储单元，其特征在于：所述外围检测电路包括比较电路和逻辑判断电路。
7.一种多位存储方法，其特征在于，
采用权利要求1至6任一所述的DRAM存储单元；
在第一字线施加第一电压开启写入晶体管；
在第一源极施加写入电压，将写入电压储存至n个读取晶体管的第二栅极；
写入电压同时施加到n个读取晶体管的第二栅极控制n个读取晶体管中每一个的开启或关闭；
外围电路根据n个读取晶体管的导通状态读取存储信息。
8.根据权利要求7所述的多位存储方法，其特征在于，所述外围检测电路包括比较电路和逻辑判断电路，所述比较电路分别将所述n个读取晶体管的第二位线的电压或电流信号与n个读取晶体管的阈值电压值或者标准电流信号进行比较并得到比较结果，所述逻辑判断电路根据上述比较结果，得到n个读取晶体管的导通状态，从而得到存储信息。
9.一种电子设备，其特征在于，包括至少包括权利要求1-6所述的DRAM存储单元。
10.根据权利要求9所述的电子设备，其特征在于：所述电子设备为智能电话、计算机、平板电脑、人工智能、可穿戴设备或智能移动终端。
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