CN116264099A - 测试方法及测试系统 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 70
- 238000010998 test method Methods 0.000 title claims abstract description 7
- 238000012216 screening Methods 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 14
- 238000012795 verification Methods 0.000 abstract description 2
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
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- G11C29/56008—Error analysis, representation of errors
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- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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Abstract
一种测试方法,适用于存储器装置。测试方法包含以下步骤:产生第一再新指令至存储器装置;根据第一再新指令存储第一再新地址数据于存储器装置的暂存器中;根据模态暂存器指令读取第一再新地址数据;比较第一再新地址数据及期望地址数据,以产生比较结果;以及根据比较结果产生第二再新指令或筛选出存储器装置。本发明提供一种用以测试存储器装置的测试方法及测试系统,以先将再新地址数据存储进入暂存器,借以使存储器装置得以于低温情况下及高验证速度的情况下快速验证复数个指令。
Description
技术领域
本发明涉及一种电子系统及方法。详细而言,本发明涉及一种测试方法及测试系统。
背景技术
现有存储器装置皆由复数个记忆胞所组成。复数个记忆胞由复数个电容器所组成。存储器装置于制造过程的问题会产生漏电流。因此,存储器装置应定期接收再新指令,以保护数个记忆胞存储的数据。然而,由于记忆胞的特性及测试成本,存储器装置通常于高温情况下及低验证速度的情况下验证指令。
因此,上述技术尚存诸多缺陷,而有待本领域从业人员研发出其余适合的存储器装置测试方法。
发明内容
本发明的一面向涉及一种测试方法,适用于存储器装置。测试方法包含以下步骤:产生第一再新指令至存储器装置;根据第一再新指令存储第一再新地址数据于存储器装置的暂存器中;根据模态暂存器指令读取第一再新地址数据;比较第一再新地址数据及期望地址数据,以产生比较结果;以及根据比较结果产生第二再新指令或筛选出存储器装置。
在一些实施例中,存储器装置包含动态随机存取存储器。
在一些实施例中,第一再新指令不同于第二再新指令。
在一些实施例中,产生第一再新指令至存储器装置的步骤包含:根据第一再新指令再新存储器装置的复数行其中一者的复数个记忆胞,以产生第一再新地址数据。
在一些实施例中,根据比较结果产生第二再新指令或筛选出存储器装置的步骤包含:若比较结果为第一再新地址数据与期望地址数据相同,产生第二再新指令至存储器装置。
在一些实施例中,根据比较结果产生第二再新指令或筛选出存储器装置的步骤包含:若比较结果为第一再新地址数据与期望地址数据不相同,筛选出存储器装置。
在一些实施例中,期望地址数据存储于测试机台。
在一些实施例中,根据模态暂存器指令读取第一再新地址数据的步骤包含:产生模态暂存器指令至存储器装置,以借由输入输出控制板输出第一再新地址数据。
本发明的另一面向涉及一种测试系统。测试系统包含测试机台及存储器装置。测试机台用以产生第一再新指令及模态暂存器指令。存储器装置耦接于测试机台。存储器装置包含暂存器及再新电路。暂存器用以根据第一再新指令存储第一再新地址数据。再新电路耦接于暂存器,并用以根据模态暂存器指令读取第一再新地址数据。测试机台用以比较第一再新地址数据及期望地址数据,以产生比较结果。测试机台用以根据比较结果产生第二再新指令至存储器装置或筛选出存储器装置。
在一些实施例中,存储器装置包含动态随机存取存储器。
在一些实施例中,第一再新指令不同于第二再新指令。
在一些实施例中,再新电路还用以再新存储器装置的复数行其中一者的复数个记忆胞,以产生第一再新地址数据。
在一些实施例中,若比较结果为第一再新地址数据与期望地址数据相同,测试机台还用以产生第二再新指令至存储器装置。
在一些实施例中,若比较结果为第一再新地址数据与期望地址数据不相同,测试机台还用以筛选出存储器装置。
在一些实施例中,再新电路包含再新计数器。再新计数器用以计数产生第一再新指令及第二再新指令的复数个测试循环的次数。
附图说明
参照后续段落中的实施方式以及下列图式,当可更佳地理解本发明的内容:
图1为根据本发明一些实施例绘示的测试系统的电路方框示意图;以及
图2为根据本发明一些实施例绘示的测试方法的步骤流程示意图。
具体实施方式
以下将以图式及详细叙述清楚说明本发明的精神,任何所属技术领域中技术人员在了解本发明的实施例后,当可由本发明所教示的技术,加以改变及修饰,其并不脱离本发明的精神与范围。
本发明的用语只为描述特定实施例,而无意为本发明的限制。单数形式如“一”、“这”、“此”、“本”以及“该”,如本发明所用,同样也包含复数形式。
关于本发明中所使用的“包含”、“包括”、“具有”、“含有”等等,均为开放性的用语,即意指包含但不限于。
关于本发明中所使用的用词(terms),除有特别注明外,通常具有每个用词使用在此领域中、在本发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论,以提供本领域技术人员在有关本发明的描述上额外的引导。
图1为根据本发明一些实施例绘示的测试系统1000的电路方框示意图。在一些实施例中,测试系统1000包含存储器装置1100及测试机台1200。存储器装置1100耦接于测试机台1200。存储器装置1100包含再新电路1110及暂存器1120。再新电路1110耦接于暂存器1120。
在一些实施例中,测试机台1200用以产生第一再新指令及模态暂存器指令。存储器装置1100耦接于测试机台1200。暂存器1120用以根据第一再新指令存储第一再新地址数据。再新电路1110用以根据模态暂存器指令读取第一再新地址数据。测试机台1200用以比较第一再新地址数据及期望地址数据,以产生比较结果。测试机台1200用以根据比较结果产生第二再新指令至存储器装置1100或筛选出存储器装置1100。
在一些实施例中,存储器装置1100包含动态随机存取存储器(dynamic randomaccess memory,DRAM)。在一些实施例中,存储器装置由复数个记忆胞所组成。复数个记忆胞排列为复数行(rows)及复数列(columns)。
在一些实施例中,再新电路1110用以根据第一再新指令再新存储器装置1100的复数行(rows)其中一者的复数个记忆胞,以产生第一再新地址数据。
在一些实施例中,再新电路1110包含再新计数器1111。再新计数器1111用以计数产生第一再新指令及第二再新指令的复数个测试循环的次数。
在一些实施例中,为了使本发明图1的用以测试存储器装置1100的测试系统1000的操作易于理解,请一并参阅图1及图2。图2为根据本发明一些实施例绘示的用以测试存储器装置1100的测试方法200的步骤流程示意图。在一些实施例中,用以测试存储器装置的测试方法200包含步骤210至步骤260。步骤将于后续段落详细描述。
于步骤210中,产生第一再新指令至存储器装置。在一些实施例中,请参阅图1及图2,借由测试机台1200产生第一再新指令及模态暂存器指令至存储器装置1100的再新电路1110。
于步骤220中,根据第一再新指令存储第一再新地址数据于存储器装置的暂存器中。在一些实施例中,请参阅图1及图2,借由暂存器1120根据第一再新指令存储第一再新地址数据。
在一些实施例中,再新电路1110用以接收第一再新指令。再新电路1110用以根据第一再新指令再新存储器装置1100的复数行(rows)其中一者的复数个记忆胞,以产生第一再新地址数据。再新电路1110用以传送第一再新地址数据至暂存器1120中进行存储。
须说明的是,再新电路1110用以根据一个再新指令一次读取一行(row)。换言之,复数个再新指令皆代表不同信号。进一步说明的是,存储器再新为周期性地从存储器装置1100的一个区域读取信息,并且不经修改地将读取的信息立即重写到相同区域的过程。
于步骤230中,根据模态暂存器指令读取第一再新地址数据。
在一些实施例中,请参阅图1及图2,借由测试机台1200产生模态暂存器指令至存储器装置1100的再新电路1110。再新电路1110用以根据模态暂存器指令读取第一再新地址数据。再新电路1110用以经由输入输出控制板输出第一再新地址数据至测试机台1200,而不经由再新计数器1111。
于步骤240中,比较第一再新地址数据及期望地址数据,以产生比较结果。
在一些实施例中,请参阅图1及图2,借由测试机台1200比较第一再新地址数据及期望地址数据,以产生比较结果。在一些实施例中,期望地址数据被存储于测试机台1200。
须说明的是,存储器装置1100的每一行(row)具有不同的再新地址数据,以及测试机台1200已具有对应每一行(rows)不同的期望地址数据。
举例而言,存储器装置1100具有16条行(rows)。经过存储器再新的过程后,存储器装置1100用以产生对应16条行(rows)的16种再新地址数据。测试机台1200已具有对应16条行(rows)的16种期望地址数据。测试机台1200用以比对16种再新地址数据以及16种期望地址数据是否相同。
在一些实施例中,借由测试机台1200执行步骤250的条件为若比较结果为第一再新地址数据与期望地址数据相同。
在一些实施例中,借由测试机台1200执行步骤260的条件为若比较结果为第一再新地址数据与期望地址数据不相同。
于步骤250中,根据比较结果产生第二再新指令至存储器装置。在一些实施例中,请参阅图1及图2,借由测试机台1200根据比较结果产生第二再新指令至存储器装置1100。比较结果为第一再新地址数据与期望地址数据相同。换言之,存储器装置1100的复数行(rows)其中一者为正常。因此,测试机台1200用以产生不同再新指令,借以继续测试存储器装置1100的复数行(rows)的另一者。
于步骤260中,筛选出存储器装置。在一些实施例中,请参阅图1及图2,借由测试机台1200根据比较结果筛选出存储器装置1100。比较结果为第一再新地址数据与期望地址数据不相同。换言之,存储器装置1100的复数行(rows)其中一者为异常或损坏。存储器装置1100需要被筛选出来。在一些实施例中,前述步骤210至步骤240可以被重复执行。
依据前述实施例,本发明提供一种用以测试存储器装置1100的测试方法200及测试系统1000,以先将再新地址数据存储进入暂存器1120,借以使存储器装置1100得以于低温情况下及高验证速度的情况下快速验证复数个指令。
虽然本发明以详细的实施例公开如上,然而本发明并不排除其他可行的实施态样。因此,本发明的保护范围当视权利要求书所界定者为准,而非受于前述实施例的限制。
对本领域技术人员而言,在不脱离本发明的精神和范围内,当可对本发明作各种的更动与润饰。基于前述实施例,所有对本发明所作的更动与润饰,也涵盖于本发明的保护范围内。
【符号说明】
1000:测试系统
1100:存储器装置
1110:再新电路
1120:暂存器
1111:再新计数器
1200:测试机台
200:方法
210~260:步骤。
Claims (15)
1.一种测试方法,适用于存储器装置,其特征在于,该测试方法包含:
产生第一再新指令至该存储器装置;
根据该第一再新指令存储第一再新地址数据于该存储器装置的暂存器中;
根据模态暂存器指令读取该第一再新地址数据;
比较该第一再新地址数据及期望地址数据,以产生比较结果;以及
根据该比较结果产生第二再新指令至存储器装置或筛选出该存储器装置。
2.根据权利要求1所述的测试方法,其特征在于,该存储器装置包含动态随机存取存储器。
3.根据权利要求1所述的测试方法,其特征在于,该第一再新指令不同于该第二再新指令。
4.根据权利要求1所述的测试方法,其特征在于,产生该第一再新指令至该存储器装置的步骤包含:
根据该第一再新指令再新该存储器装置的复数行其中一者的复数个记忆胞,以产生该第一再新地址数据。
5.根据权利要求1所述的测试方法,其特征在于,根据该比较结果产生该第二再新指令或筛选出该存储器装置的步骤包含:
若该比较结果为该第一再新地址数据与该期望地址数据相同,产生该第二再新指令至该存储器装置。
6.根据权利要求5所述的测试方法,其特征在于,根据该比较结果产生该第二再新指令或筛选出该存储器装置的步骤包含:
若该比较结果为该第一再新地址数据与该期望地址数据不相同,筛选出该存储器装置。
7.根据权利要求1所述的测试方法,其特征在于,期望地址数据存储于测试机台。
8.根据权利要求1所述的测试方法,其特征在于,根据该模态暂存器指令读取该第一再新地址数据的步骤包含:
产生该模态暂存器指令至该存储器装置,以借由输入输出控制板输出该第一再新地址数据。
9.一种测试系统,其特征在于,包含:
测试机台,用以产生第一再新指令及模态暂存器指令;以及
存储器装置,耦接于该测试机台,其中该存储器装置包含:
暂存器,用以根据该第一再新指令存储第一再新地址数据;以及
再新电路,耦接于该暂存器,并用以根据该模态暂存器指令读取该第一再新地址数据;
其中该测试机台用以比较该第一再新地址数据及期望地址数据,以产生比较结果,其中该测试机台用以根据该比较结果产生第二再新指令至存储器装置或筛选出该存储器装置。
10.根据权利要求9所述的测试系统,其特征在于,该存储器装置包含动态随机存取存储器。
11.根据权利要求9所述的测试系统,其特征在于,该第一再新指令不同于该第二再新指令。
12.根据权利要求9所述的测试系统,其特征在于,该再新电路还用以再新该存储器装置的复数行其中一者的复数个记忆胞,以产生该第一再新地址数据。
13.根据权利要求9所述的测试系统,其特征在于,若该比较结果为该第一再新地址数据与该期望地址数据相同,该测试机台还用以产生该第二再新指令至该存储器装置。
14.根据权利要求13所述的测试系统,其特征在于,若该比较结果为该第一再新地址数据与该期望地址数据不相同,该测试机台还用以筛选出该存储器装置。
15.根据权利要求9所述的测试系统,其特征在于,该再新电路包含再新计数器,其中该再新计数器用以计数产生该第一再新指令及该第二再新指令的复数个测试循环的次数。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/643,841 | 2021-12-13 | ||
US17/643,841 US11621052B1 (en) | 2021-12-13 | 2021-12-13 | Method for testing memory device and test system |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116264099A true CN116264099A (zh) | 2023-06-16 |
Family
ID=85775783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210070725.2A Pending CN116264099A (zh) | 2021-12-13 | 2022-01-21 | 测试方法及测试系统 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11621052B1 (zh) |
CN (1) | CN116264099A (zh) |
TW (1) | TWI803226B (zh) |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5599977B2 (ja) * | 2009-01-22 | 2014-10-01 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
GB2578924B (en) * | 2018-11-14 | 2021-09-29 | Advanced Risc Mach Ltd | An apparatus and method for controlling memory accesses |
US11152054B2 (en) * | 2019-08-28 | 2021-10-19 | Micron Technology, Inc. | Apparatuses and methods for performing background operations in memory using sensing circuitry |
KR20210026201A (ko) * | 2019-08-29 | 2021-03-10 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 리페어 제어 방법 |
KR20210063561A (ko) * | 2019-11-25 | 2021-06-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
US10957376B1 (en) * | 2019-12-18 | 2021-03-23 | Winbond Electronics Corp. | Refresh testing circuit and method |
KR20210103746A (ko) * | 2020-02-14 | 2021-08-24 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 동작 방법 |
KR20210149447A (ko) * | 2020-06-02 | 2021-12-09 | 에스케이하이닉스 주식회사 | 어드레스 생성 회로를 포함하는 반도체 메모리 장치 및 그의 동작 방법 |
-
2021
- 2021-12-13 US US17/643,841 patent/US11621052B1/en active Active
-
2022
- 2022-01-21 CN CN202210070725.2A patent/CN116264099A/zh active Pending
- 2022-03-07 TW TW111108240A patent/TWI803226B/zh active
Also Published As
Publication number | Publication date |
---|---|
US11621052B1 (en) | 2023-04-04 |
TWI803226B (zh) | 2023-05-21 |
TW202323847A (zh) | 2023-06-16 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |