CN116259650A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决阈值电压的随机扰动现象严重的问题，该制备方法包括：提供衬底，衬底包括阱区，阱区包括第一类型杂质原子；在阱区内形成阻挡层，阻挡层将阱区划分为第一区和第二区，第一区位于阻挡层上方，第二区位于阻挡层下方，阻挡层用于抑制第二区中的第一类型杂质原子向第一区中扩散；通过热氧化工艺在第一区的表面形成氧化层，其中，在热氧化工艺过程中，第一区中的第一类型杂质原子向氧化层中渗析；去除氧化层；在剩余的第一区上形成外延层。本申请能够克服阈值电压随晶体管尺寸的减小而导致随机扰动严重的问题，从而提高阈值电压的稳定性，进而提高半导体结构的电学性能。
Description
技术领域
本申请涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。
相关技术中，为了提高MOS晶体管的性能，衬底中通常会通过掺杂工艺进行离子掺杂，例如，在P型半导体中进行N型掺杂形成NMOS晶体管，在N型半导体中进行P型掺杂形成PMOS晶体管；阈值电压是MOS晶体管的重要器件参数之一，而衬底中的掺杂离子数的随机波动和偏离却严重影响阈值电压的大小和标准差，因此，通常也通过离子掺杂对阈值电压的大小进行调整。
然而，随着晶体管尺寸的不断减小，阈值电压会遭受到越来越严重的随机扰动，从而影响半导体结构的电学性能。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，能够克服阈值电压随晶体管尺寸的减小而导致随机扰动严重的问题，从而能够提高半导体结构的电学性能。
为了实现上述目的，本申请实施例提供如下技术方案：
本申请实施例第一方面提供一种半导体结构的制备方法，包括：
提供衬底，所述衬底包括阱区，所述阱区包括第一类型杂质原子；
在所述阱区内形成阻挡层，所述阻挡层将所述阱区划分为第一区和第二区，所述第一区位于所述阻挡层上方，所述第二区位于所述阻挡层下方，所述阻挡层用于抑制所述第二区中的所述第一类型杂质原子向所述第一区中扩散；
通过热氧工艺在所述第一区的表面形成氧化层，其中，在所述热氧化工艺过程中，所述第一区中的所述第一类型杂质原子向所述氧化层中渗析；
去除所述氧化层；
在剩余的所述第一区上形成外延层。
在一些可选的实施方式中，在所述阱区内形成阻挡层的步骤中，包括：
向所述阱区内注入惰性杂质原子，并进行热退火工艺，以形成所述阻挡层。
在一些可选的实施方式中，所述惰性杂质原子的注入深度为9nm-10nm。
在一些可选的实施方式中，所述第一类型杂质原子包括硼原子，所述惰性杂质原子包括锗原子、碳原子、氩原子中的至少一种。
在一些可选的实施方式中，在剩余的所述第一区上形成外延层的步骤中，包括：
在剩余的所述第一区的顶表面选择性外延生长非掺杂的外延层，其中，所述外延层包括外延硅层或外延锗硅层。
在一些可选的实施方式中，在形成所述氧化层之前，还包括：
在所述衬底上形成有浅沟道隔离结构，且所述第一区的顶表面与所述浅沟道隔离结构的顶表面齐平；
在去除所述氧化层后，剩余的所述第一区的顶表面低于所述浅沟道隔离结构的顶表面。
在一些可选的实施方式中，在垂直于所述衬底的主表面的方向上，剩余的所述第一区的厚度为2nm-5nm。
在一些可选的实施方式中，在垂直于所述衬底的主表面的方向上，所述外延层的厚度为10nm-12nm
在一些可选的实施方式中，在剩余的所述第一区上形成外延层之后，还包括：
在所述外延层上形成晶体管。
本申请实施例第二方面提供一种半导体结构，包括：
衬底，包括阱区和设置于阱区内的阻挡层，所述阱区包括第一类型杂质原子，所述阻挡层将所述阱区划分为第一区和第二区，所述第一区位于所述阻挡层上方，所述第二区位于所述阻挡层下方，所述阻挡层被配置为抑制所述第二区中的所述第一类型杂质原子向所述第一区中扩散；
外延层，设置于所述第一区上，其中，所述外延层中的所述第一类型杂质原子的平均浓度小于所述第一区中的所述第一类型杂质原子的平均浓度，所述第一区中的所述第一类型杂质原子的平均浓度小于所述第二区中的所述第一类型杂质原子的平均浓度。
在一些可选的实施方式中，所述半导体结还包括浅沟道隔离结构，所述浅沟道隔离结构的顶表面高于所述外延层和所述第一区的分界面。
在一些可选的实施方式中，所述第一区和所述第二区包括同一块状半导体的材料。
在一些可选的实施方式中，在垂直于所述衬底的主表面的方向上，所述第一区的厚度为2nm-5nm。
在一些可选的实施方式中，在垂直于所述衬底的主表面的方向上，所述外延层的厚度为10nm-12nm。
在一些可选的实施方式中，所述半导体结构还包括晶体管，所述晶体管设置在所述外延层上，其中，所述晶体管的沟道区至少位于所述外延层中。
本申请实施例提供的半导体结构及其制备方法中，通过在阱区内形成阻挡层，阻挡层将阱区划分为第一区和第二区，第一区位于阻挡层上方，第二区位于阻挡层下方，以通过阻挡层用于抑制第二区中的第一类型杂质原子向第一区中扩散；通过热氧化工艺在第一区的表面形成氧化层，这样，在热氧化工艺过程中，第一区中的第一类型杂质原子向氧化层中渗析，之后去除氧化层，这样，可以进一步减小第一区中的第一类型杂质原子的浓度；另外，在再剩余的第一区上形成外延层，从而使得外延层中的第一类型杂质原子的平均浓度小于第一区中的第一类型杂质原子的平均浓度，而第一区中的第一类型杂质原子的平均浓度小于第二区中的第一类型杂质原子的平均浓度，从而改善或避免随机扰动效应，进而提高半导体结构的电学性能。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的半导体结构的制备方法的流程示意图；
图2为本申请实施例提供的半导体结构中形成阻挡层后的剖面结构示意图；
图3为本申请实施例提供的半导体结构中形成氧化层后的剖面结构示意图；
图4为本申请实施例提供的半导体结构中去除氧化层后的一种剖面结构示意图；
图5为本申请实施例提供的半导体结构中去除氧化层后的另一种剖面结构示意图；
图6为本申请实施例提供的半导体结构中形成外延层后的剖面结构示意图；
图7为本申请实施例提供的半导体结构中数值仿真得到的垂直于硅表面的硼浓度的分布示意图；
图8为本申请实施例提供的半导体结构中数值仿真得到的由随机扰动导致的阈值电压分布的标准偏差值的归一化值示意图；
图9为本申请实施例提供的半导体结构中数值仿真得到的饱和区工作状态下的NMOS晶体管的栅极电压-漏极电流曲线示意图。
附图标记：
100-半导体结构；110-衬底；111-阱区；1111-第一区；1112-第二区；112-浅沟道隔离结构；120-阻挡层；130-氧化层；140-外延层。
具体实施方式
金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，简称MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。相关技术中，为了提高MOS晶体管的性能，衬底中通常会通过掺杂工艺进行离子掺杂，例如，在P型半导体中进行N型掺杂形成NMOS晶体管，在N型半导体中进行P型掺杂形成PMOS晶体管；阈值电压是MOS晶体管的重要器件参数之一，而衬底中的掺杂离子数的随机波动和偏离却严重影响阈值电压的大小和标准差，因此，通常也通过离子掺杂对阈值电压的大小进行调整。然而，随着晶体管尺寸的不断减小，阈值电压会遭受到越来越严重的随机扰动，从而影响半导体结构的电学性能。
为了解决上述问题，本申请实施例提供一种半导体结构及其制备方法，通过在阱区内形成阻挡层，阻挡层将阱区划分为第一区和第二区，第一区位于阻挡层上方，第二区位于阻挡层下方，以通过阻挡层用于抑制第二区中的第一类型杂质原子向第一区中扩散；通过热氧化工艺在第一区的表面形成氧化层，这样，在热氧化工艺过程中，第一区中的第一类型杂质原子向氧化层中渗析，之后去除氧化层，这样，可以进一步减小第一区中的第一类型杂质原子的浓度；另外，在再剩余的第一区上形成外延层，从而使得外延层中的第一类型杂质原子的平均浓度小于第一区中的第一类型杂质原子的平均浓度，而第一区中的第一类型杂质原子的平均浓度小于第二区中的第一类型杂质原子的平均浓度，从而改善或避免随机扰动效应，进而提高半导体结构的电学性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图1为本申请实施例提供的半导体结构的制备方法的流程示意图；图2为本申请实施例提供的半导体结构中形成阻挡层后的剖面结构示意图；
图3为本申请实施例提供的半导体结构中形成氧化层后的剖面结构示意图；图4为本申请实施例提供的半导体结构中去除氧化层后的一种剖面结构示意图；图5为本申请实施例提供的半导体结构中去除氧化层后的另一种剖面结构示意图；图6为本申请实施例提供的半导体结构中形成外延层后的剖面结构示意图；图7为本申请实施例提供的半导体结构中数值仿真得到的垂直于硅表面的硼浓度的分布示意图；图8为本申请实施例提供的半导体结构中数值仿真得到的由随机扰动导致的阈值电压分布的标准偏差值的归一化值示意图；图9为本申请实施例提供的半导体结构中数值仿真得到的饱和区工作状态下的NMOS晶体管的栅极电压-漏极电流曲线示意图。
请参照图1所示，本申请实施例提供一种半导体结构的制备方法，该制备方法的步骤包括：
步骤S101：提供衬底，衬底包括阱区，阱区包括第一类型杂质原子。
请结合图2所示，衬底110可以为后续结构和工艺提供结构基础，该衬底110的材料可以为硅、锗、锗硅、绝缘体上硅以及绝缘体上锗中的一者或者多者，示例性的，衬底110的至少部分为硅衬底，硅材料可以为单晶硅，且衬底110可以通过化学气相沉积法(ChemicalVapor Deposition，简称CVD)制备。在本申请实施例中，以衬底110为硅衬底为例进行说明。
在一些可选的实施方式中，衬底110上通过掺杂工艺形成有阱区111，其中，阱区111根据掺杂原子类型的不同可以分为N型阱区111或P型阱区111。
另外，阱区111可以包括多个器件区，在阱区111形成后，可以在各器件区内可以形成浅沟道隔离结构112，通过浅沟道隔离结构112可以将器件区分离而形成至少一个有源区，在后续工艺中，在有源区形成器件单元，例如，器件单元可以包括晶体管等。
示例性的，浅沟道隔离结构112的材料可以包括但不仅限于为二氧化硅(SiO2)等绝缘材料。
其中，晶体管也可根据掺杂离子类型的不同包括NMOS晶体管和PMOS晶体管，下面，将以NMOS晶体管为例进行说明。
在本申请实施例中，阱区111中通过离子注入等掺杂工艺进行掺杂后，阱区111包括第一类型杂质原子，示例性的，第一类型杂质原子包括但不仅限于为硼(B)原子。
需要说明的是，对于NMOS晶体管，通常是通过对阱区111掺杂硼原子，以通过硼原子来调整后续在阱区111中形成的晶体管的阈值电压，当然，对阱区111进行离子掺杂时，也会有硼原子的掺杂。
步骤S102：在阱区内形成阻挡层，阻挡层将阱区划分为第一区和第二区，第一区位于阻挡层上方，第二区位于阻挡层下方，阻挡层用于抑制第二区中的第一类型杂质原子向第一区中扩散。
需要说明的是，第一类型杂质原子会向阱区111的表面扩散，从而导致第一类型杂质原子主要累积在靠近阱区111的表面处，即阱区111的表面分布的第一类型杂质原子的浓度比衬底110底部中第一类型杂质原子的浓度高，由于阱区111表面的第一类型杂质原子的浓度大小会直接影响晶体管的阈值电压。例如，衬底中阱区靠近顶表面的硼原子的杂质浓度的提高会导致更强的随机杂质扰动，从而导致晶体管的阈值电压扰动较大，影响半导体结构的电学性能。
因此，为了保证晶体管的阈值电压的稳定性，减小阈值电压的随机扰动，在本申请实施例中，在阱区111内形成阻挡层120，如图2中所示，以通过阻挡层120将阱区111划分为第一区1111和第二区1112，其中，第一区1111位于阻挡层120的上方，第二区1112位于阻挡层120的下方，这样，可以通过阻挡层120抑制第二区1112中的第一类型杂质原子向第一区1111中扩散，从而避免第一区1111中第一类型杂质原子的浓度的增大而导致晶体管的阈值电压的随机扰动现象。
在一些可选的实施方式中，在阱区111内形成阻挡层120的步骤中，包括：向阱区111内注入惰性杂质原子，并进行热退火工艺，以形成阻挡层120。
例如，在阱区111内形成阻挡层120之前，还可以在衬底110上形成第一掩膜层，并图案化第一掩膜层，以使的第一掩膜层暴露阱区111的上表面，之后，对暴露的阱区111的上表面以一定的能量和剂量向阱区111内注入惰性杂质原子，这样，阱区111靠近上表面的惰性杂质原子的浓度较高，之后，进行热退火工艺，使得阱区111中的惰性原子与阱区111中的第一类型杂质原子进行结合，形成阻挡层120，从而抑制阱区111中靠近衬底110底部的第一类型杂质原子向阱区111的顶部扩散。
示例性的，第一类型杂质原子包括硼原子，惰性杂质原子包括锗原子、碳原子、氩原子中的至少一者，例如，惰性杂质原子为锗原子，即通过离子注入的方式对阱区111内进行锗原子注入，并对其进行快速热退火工艺后，其中，快速热退火的温度可以为800℃～1000℃之间，以使得阱区111内靠近表面处的硼原子和锗原子形成锗-硼原子对，即锗-硼原子对形成阻挡层120，从而抑制第二区1112的硼原子向第一区1111中扩散。
在一些可选的实施方式中，惰性杂质原子的注入深度为9nm～10nm，可以理解的是，惰性杂质原子注入后主要集中在距离阱区111的上表面竖直向下的9nm～10nm的深度处，这样，通过快速热退火工艺后，硼原子和惰性杂质原子(例如锗原子)在深度为9nm～10nm的区域结合形成硼-锗对，从而形成阻挡层120，即阻挡层120位于距离阱区111的上表面距离为9nm～10nm的深度处，以通过阻挡层120将阱区111划分为第一区1111和第二区1112，且第一区1111位于阻挡层120的上方，第二区1112位于阻挡层120的下方，这样，第一区1111沿阱区111的深度方向的尺寸为9nm～10nm。
需要说明的是，阻挡层120将阱区111划分为第一区1111和第二区1112之后，第一区1111的顶表面与浅沟道隔离结构112的顶表面平齐。
步骤S103：通过热氧化工艺在第一区的表面形成氧化层，其中，在热氧化工艺过程中，第一区中的第一类型杂质原子向氧化层中渗析。
请结合图3所示，在阱区111形成阻挡层120之后，可通过热氧化工艺在第一区1111的表面上形成氧化层130，这样，在热氧化过程中，第一区1111中的第一类型杂质原子(例如硼原子)向氧化层130中渗析，从而能够减小第一区1111中的第一类型杂质原子的浓度。
示例性的，热氧化工艺中，热氧化温度例如可以为950℃，热氧化时长例如可以为8s，具体可根据实际需求对热氧化条件进行适应性设置，在此不做具体限制。
其中，氧化层130可以为形成在第一区1111顶表面上的一层薄氧化层130。
步骤S104：去除氧化层。
请结合图4和图5所示，例如，在第一区1111顶表面上通过热氧化工艺形成氧化层130，第一区1111内的第一类型杂质原子(例如硼原子)在热氧化过程中向氧化层130中渗析，以减小第一区1111内第一类型杂质原子的浓度之后，去除氧化层130，暴露出阱区111中的第一区1111。
在一些可选的实施方式中，去除氧化层130，暴露第一区1111的顶表面，且第一区1111的顶表面与浅沟道隔离结构112的顶表面平齐，如图4中所示。
在另一些可选的实施方式中，在去除氧化层130的同时，还去除部分第一区1111，以使的剩余的第一区1111的顶表面低于浅沟道隔离结构112的顶表面，如图5中所示，以确保完全去除第一类型杂质原子浓度较高的氧化层130。
示例性的，在垂直于衬底110的主表面(例如衬底110的上表面)的方向上，剩余的第一区1111的厚度为2nm～5nm，例如，剩余的第一区1111的厚度为2nm、3nm、4nm或者5nm等，
步骤S105：在剩余的第一区上形成外延层。
请结合图6所示，例如，去除氧化层130之后，在暴露的第一区1111的顶表面上选择性外延生长形成外延层140，示例性的，外延层140为外延硅层，且在垂直于衬底110的主表面的方向上，外延层140的厚度为10nm～12nm。
可以理解的是，在外延生长的过程中以及后续的热过程等工艺过程中，第一类型杂质原子(例如硼原子)会从第二区1112中向外延层140中扩散，但是由于第一区1111和第二区1112中阻挡层120的抑制，能够扩散到外延层140的第一类型杂质原子的浓度非常低，而在第一类型杂质原子已经非常小的顶表面通过外延生长形成的外延层140，这样，外延层140中的第一类型杂质原子的浓度也非常低，从而能够保证外延层140中较低的掺杂浓度。
在一些可选的实施例中，可以在外延层140上形成晶体管，其中，晶体管的沟道区至少位于外延层140中，这样，保证了晶体管中较低的沟道掺杂浓度，从而能够抑制晶体管的阈值电压的随机扰动现象。
在本申请实施例中，分别对阱区111中不设置阻挡层120、氧化层130和外延层140的半导体结构(用A表示)以及只在阱区111的顶表面设置外延层140的半导体结构(用B表示)，与本申请实施例提供的半导体结构(用C表示)，即本申请实施例提供的半导体结构的阱区111中设置有阻挡层120，氧化层130，并去除氧化层130以及阱区111的顶表面设置有外延层140，对上述三种半导体结构中的硼原子浓度分布进行模拟仿真，仿真结果如图7中所示，从图7中的仿真结果可知，阱区111表面附近的硼浓度由高至低依次为阱区111顶表面无外延层140(即A)、仅阱区111顶表面设置外延层140(即B)和本申请实施例提供的在阱区111的顶表面设置外延层140以及在阱区111内设置阻挡层120和氧化层130并去除氧化层130的结构(即C)；即上述三种结构中阱区表面附近的硼原子浓度由高至低依次为A、B、C；之后针对上述三种结构，分别在三种结构的阱区111上构建栅长为64.5nm的NMOS晶体管，并对硼浓度的掺杂浓度导致晶体管阈值电压分布的标准偏差值进行仿真，其中，对仅阱区111顶表面设置外延层140(即B)和本申请实施例提供的在阱区111的顶表面设置外延层140以及在阱区111内设置阻挡层120和氧化层130并去除氧化层130的结构(即C)的仿真结果进行归一化处理，需要说明的是，对A、B、C的阈值电压的标准偏差值进行归一化处理，指的是将A的仿真得到的阈值电压的实际标准偏差值作为1，而B和C的阈值电压的实际标准偏差值分别除以A的阈值电压的实际标准偏差值后，所得到的值为阈值电压的标准偏差值的归一化值，并对A、B、C的阈值电压的标准偏差值的归一化值进行比较，其中，阈值电压的标准偏差值的归一化值如图8中所示，由图8可知，本申请实施例提供的方案中阈值电压的随机扰动造成的阈值电压分布的标准偏差值最小；另外，由图9中的三种结构中晶体管的饱和区的漏端电流与栅极电压曲线示意图可知，在阱区111的顶表面上生长形成外延层140后，晶体管的性能(如开态电流和关态电流等)并没有发生显著的变化。
由此可见，本申请实施例中，通过在阱区111内形成阻挡层120，阻挡层120将阱区111划分为第一区1111和第二区1112，第一区1111位于阻挡层120上方，第二区1112位于阻挡层120下方，以通过阻挡层120用于抑制第二区1112中的第一类型杂质原子向第一区1111中扩散；通过热氧化工艺在第一区1111的表面形成氧化层130，这样，在热氧化工艺过程中，第一区1111中的第一类型杂质原子向氧化层130中渗析，之后去除氧化层130，这样，可以进一步减小第一区1111中的第一类型杂质原子的浓度；另外，在再剩余的第一区1111上形成外延层140，从而使得外延层140中的第一类型杂质原子的平均浓度小于第一区1111中的第一类型杂质原子的平均浓度，而第一区1111中的第一类型杂质原子的平均浓度小于第二区1112中的第一类型杂质原子的平均浓度，从而改善或避免随机扰动效应，进而提高半导体结构100的电学性能。
在另一些可选的实施例中，为了降低阱区中第一区的第一类型杂质原子的掺杂浓度，例如，降低第一区中硼原子的掺杂浓度，在本申请实施例中，在对阱区进行硼原子掺杂时，可通过增大离子注入的能量，以将硼原子注入沿垂直衬底主表面的方向更深的位置处，从而减小衬底顶表面的硼原子的掺杂浓度，从而降低晶体管中沟道区的硼原子的掺杂浓度，进而减小晶体管的阈值电压的随机扰动效应，提供半导体结构的电学性能。
请参照图5所示，本申请实施例还提供一种半导体结构100，包括：衬底110，衬底110包括阱区111和设置于阱区111内的阻挡层120，阱区111包括第一类型杂质原子，阻挡层120将阱区111划分为第一区1111和第二区1112，第一区1111位于阻挡层120上方，第二区1112位于阻挡层120下方，阻挡层120被配置为抑制第二区1112中的第一类型杂质原子向第一区1111中扩散。
上述方案中，通过在阱区111中设置阻挡层120，并通过阻挡层120将阱区111划分为第一区1111和第二区1112，其中，第一区1111位于阻挡层120上方，第二区1112位于阻挡层120下方，从而通过阻挡层120抑制第二区1112中的第一类型杂质原子向第一区1111中扩散，进而避免第一区1111中的第一类型杂质原子的浓度不断增大。
其中，衬底110可以包括但不仅限于为硅衬底，在本申请实施例中，以硅衬底为例进行说明，衬底110可以作为后续形成在衬底110上的器件的支撑基础。
另外，阱区111根据掺杂原子类型的不同可以分为N型阱区111或P型阱区111，阱区111可以包括多个器件区，器件区内可以形成浅沟道隔离结构112，以通过浅沟道隔离结构112将器件区分离而形成至少一个有源区，在后续工艺中，在有源区形成晶体管、电容等器件。
可以理解的是，掺杂原子类型包括第一类型杂质原子，第一类型杂质原子例如为硼原子等。
在一些可选的实施例中，阻挡层120可以为第一类型杂质原子和惰性杂质原子结合形成的原子对，例如，第一类型杂质原子为硼原子，惰性杂质原子为锗原子，这样，阻挡层120为硼原子和锗原子形成的硼-锗原子对，从而通过硼-锗原子对抑制第二区1112中的硼原子向第一区1111中扩散。
需要说明的是，阻挡层120将阱区111划分后的第一区1111和第二区1112为同一块状半导体的材料，例如掺杂有同一类型掺杂原子的硅衬底。
在一些可选的实施例中，半导体结构100还包括外延层140，外延层140设置于第一区1111上，其中，外延层140中的第一类型杂质原子的平均浓度小于第一区1111中的第一类型杂质原子的平均浓度，第一区1111中的第一类型杂质原子的平均浓度小于第二区1112中的第一类型杂质原子的平均浓度。
可以理解的是，外延层140可通过选择性外延生长的方式在第一区1111的顶表面上形成的外延硅层，由于外延硅层没有掺杂，因此，外延硅层中的第一类型杂质原子的平均浓度小于第一区1111中的第一类型杂质原子的平均浓度，而由于阻挡层120的抑制，第二区1112中的第一类型杂质原子无法扩散到第一区1111中，这样，第一区1111中的第一类型杂质原子的平均浓度小于第二区1112中的第一类型杂质原子的平均浓度，而晶体管制备在第一区1111上，且晶体管的沟道区至少位于第一区1111内，这样，晶体管的沟道区的掺杂浓度较小，从而能够改善或避免沟道区掺杂浓度对晶体管的阈值电压的随机扰动效应，进而提高半导体结构100的电学性能。
在一些可选的实施例中，外延层140和第一区1111的分界面低于浅沟道隔离结构112的顶表面。
在一些可选的实施例中，在阱区111形成阻挡层120之后，在第一区1111上形成外延层140之前，可通过热氧化工艺在第一区1111的表面上形成氧化层130，这样，在热氧化过程中，第一区1111中的第一类型杂质原子(例如硼原子)向氧化层130中渗析，从而减小第一区1111中的第一类型杂质原子的浓度。
当热氧化工艺结束后，去除氧化层130，暴露第一区1111，以使得第一区1111中的第一类型杂质原子的浓度小于第二区1112中第一类型杂质原子的浓度，之后，在第一区1111上通过选择性外延生长的方式生长形成外延层140。
在一些可选的实施例中，在第一区1111上形成外延层140之后，第一区1111与外延层140的分界面(即保留的第一区1111的顶表面)与浅沟道隔离结构112的顶表面平齐，如图4中所示。
在另一些可选的实施例中，为了确保完全去除氧化层130，还可以去除部分第一区1111，以使得保留的第一区1111的顶表面(即外延层140和第一区1111的分界面)低于浅沟道隔离结构112的顶表面，如图5中所示，之后再在保留的第一区1111的顶表面上通过选择性外延生长的方式在第一区1111上形成外延层140。
在一些可选的实施例中，在垂直于衬底110的主表面的方向上，第一区1111的厚度为2nm-5nm，而阻挡层120距离浅沟道隔离结构112的顶表面的距离为9nm～10nm。
在一些可选的实施例中，在垂直于衬底110的主表面的方向上，外延层140的厚度为10nm-12nm，示例性的，外延层140的厚度可为10nm、11nm或12nm等。
在一些可选的实施例中，外延层140上设置有晶体管，晶体管包括源极、漏极和栅极，栅极位于源极和漏极之间，且栅极的下方设置有沟道区。
其中，阱区中与晶体管的源极对应的位置设置有源极区，阱区中与晶体管的漏极对应的位置设置有漏极区，即源极区域晶体管的源极电性连接，漏极区与晶体管的漏极区电性连接。
另外，晶体管的栅极与沟道区之间还设置有栅极氧化层，栅极氧化层可以为二氧化硅等绝缘材质制成。
本申请实施例提供的半导体结构及其制备方法中，通过在阱区内形成阻挡层，阻挡层将阱区划分为第一区和第二区，第一区位于阻挡层上方，第二区位于阻挡层下方，以通过阻挡层用于抑制第二区中的第一类型杂质原子向第一区中扩散；通过热氧化工艺在第一区的表面形成氧化层，这样，在热氧化工艺过程中，第一区中的第一类型杂质原子向氧化层中渗析，之后去除氧化层，这样，可以进一步减小第一区中的第一类型杂质原子的浓度；另外，在再剩余的第一区上形成外延层，从而使得外延层中的第一类型杂质原子的平均浓度小于第一区中的第一类型杂质原子的平均浓度，而第一区中的第一类型杂质原子的平均浓度小于第二区中的第一类型杂质原子的平均浓度，从而改善或避免随机扰动效应，进而提高半导体结构的电学性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括阱区，所述阱区包括第一类型杂质原子；
在所述阱区内形成阻挡层，所述阻挡层将所述阱区划分为第一区和第二区，所述第一区位于所述阻挡层上方，所述第二区位于所述阻挡层下方，所述阻挡层用于抑制所述第二区中的所述第一类型杂质原子向所述第一区中扩散；
通过热氧化工艺在所述第一区的表面形成氧化层，其中，在所述热氧化工艺过程中，所述第一区中的所述第一类型杂质原子向所述氧化层中渗析；
去除所述氧化层；
在剩余的所述第一区上形成外延层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述阱区内形成阻挡层的步骤中，包括：
向所述阱区内注入惰性杂质原子，并进行热退火工艺，以形成所述阻挡层。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述第一类型杂质原子包括硼原子，所述惰性杂质原子包括锗原子、碳原子、氩原子中的至少一种。
4.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在剩余的所述第一区上形成外延层的步骤中，包括：
在剩余的所述第一区的顶表面选择性外延生长非掺杂的外延层，其中，所述外延层包括外延硅层或外延锗硅层。
5.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在形成所述氧化层之前，还包括：
在所述衬底上形成有浅沟道隔离结构，且所述第一区的顶表面与所述浅沟道隔离结构的顶表面齐平；
在去除所述氧化层后，剩余的所述第一区的顶表面低于所述浅沟道隔离结构的顶表面。
6.根据权利要求1-3中任一项所述的半导体结构的制备方法，其特征在于，在剩余的所述第一区上形成外延层之后，还包括：
在所述外延层上形成晶体管。
7.一种半导体结构，其特征在于，包括：
衬底，包括阱区和设置于阱区内的阻挡层，所述阱区包括第一类型杂质原子，所述阻挡层将所述阱区划分为第一区和第二区，所述第一区位于所述阻挡层上方，所述第二区位于所述阻挡层下方，所述阻挡层被配置为抑制所述第二区中的所述第一类型杂质原子向所述第一区中扩散；
外延层，设置于所述第一区上，其中，所述外延层中的所述第一类型杂质原子的平均浓度小于所述第一区中的所述第一类型杂质原子的平均浓度，所述第一区中的所述第一类型杂质原子的平均浓度小于所述第二区中的所述第一类型杂质原子的平均浓度。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结还包括浅沟道隔离结构，所述浅沟道隔离结构的顶表面高于所述外延层和所述第一区的分界面。
9.根据权利要求7所述的半导体结构，其特征在于，所述第一区和所述第二区包括同一块状半导体的材料。
10.根据权利要求7-9中任一项所述的半导体结构，其特征在于，还包括：
晶体管，设置在所述外延层上，其中，所述晶体管的沟道区至少位于所述外延层中。
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