CN116247054A - 单片集成的逆导型氮化镓纵向功率器件及其制作方法 - Google Patents

单片集成的逆导型氮化镓纵向功率器件及其制作方法 Download PDF

Info

Publication number
CN116247054A
CN116247054A CN202310218005.0A CN202310218005A CN116247054A CN 116247054 A CN116247054 A CN 116247054A CN 202310218005 A CN202310218005 A CN 202310218005A CN 116247054 A CN116247054 A CN 116247054A
Authority
CN
China
Prior art keywords
layer
type gan
gan layer
modulation
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310218005.0A
Other languages
English (en)
Inventor
毛维
谢渊源
杨翠
赵天龙
王树龙
郑雪峰
张进成
郝跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xidian University
Original Assignee
Xidian University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xidian University filed Critical Xidian University
Priority to CN202310218005.0A priority Critical patent/CN116247054A/zh
Publication of CN116247054A publication Critical patent/CN116247054A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明公开了一种单片集成的逆导型氮化镓纵向功率器件及其制作方法，主要解决了现有的氮化镓基功率器件双向导通特性差，其电路成本高，性能差的问题。其自下而上包括：漏极、衬底层、漂移层、沟道层和源极，该沟道层的两侧设有P型GaN层，P型GaN层上方依次设有第一N型GaN层、第二N型GaN层和栅极，P型GaN层下方漂移层内部设有m层第一渐变P型GaN层，漂移层2的上方中央等间距设有n块P型调制岛，每块P型调制岛下方漂移层内部设有m层第二渐变P型GaN层，调制岛结构与结型场效应管结构交替排列。本发明降低了反向导通开启压降、增大了导通电流，其关断状态下泄漏电流小耐压高，具有良好的双向导通特性，可作为功率开关器件。

Description

单片集成的逆导型氮化镓纵向功率器件及其制作方法
技术领域
本发明属于微电子技术领域，特别涉及一种单片集成的逆导型氮化镓纵向功率器件，可作为电力电子系统的基本器件。
技术背景
基于GaN宽禁带半导体材料功率半导体器件，尤其是结型垂直场效应晶体管，以其高击穿电压、低导通电阻、优异高温特性的优点，在实现高性能低损耗功率开关电源方面具有非常重要的优势，在国民经济与军事领域具有非常广阔和特殊的应用前景。
传统结型垂直场效应晶体管是基于同质外延结构，其包括：衬底层1、漂移层2、N型GaN沟道层3、P型GaN层4、源极5、漏极6、栅极7；衬底层1上淀积有漂移层2；漂移层2上部中间部分设置有N型GaN沟道层3；漂移层2的上部，N型GaN沟道层3的左、右两侧分别淀积有P型GaN层4；N型GaN沟道层3上淀积有源极5；左、右两侧的P型GaN层4上部分别淀积有栅极7；衬底层1下部淀积有漏极6，如图1所示。
在目前绝大部分的功率开关电源中，需要功率半导体器件能实现正向导通和反向导通的双向导通特性。然而，在传统结型垂直场效应晶体管中，器件只可实现良好的正向导通特性，即栅极与源极之间施加的偏置电压为大于阈值电压时，漏极与源极之间施加电压，电流从漏极流向源极；当栅极与源极之间施加的偏置电压为零伏或小于阈值电压时，器件处于关断状态，由于器件沟道关断，要使源极与漏极之间导通，即电流从源极流向漏极，需要克服较大的开启压降，退化反向导通特性，且导致较大功率损耗。因此，为了满足功率开关电源的实际需要，通常需要在传统结型垂直场效应晶体管的外部电路中并联一个开启压降小的续流二极管以实现反向导通特性，参见SiC vertical JFET pure diode-lessinverter leg，2013Twenty-Eighth Annual IEEE Applied Power ElectronicsConference and Exposition(APEC),pp.512-517,2013，但是，这会结构产生较大的寄生电感和电容，进而导致功率开关电源存在功率效率低的问题；此外，也可以在传统的统结型垂直场效应晶体管旁，额外制作的一个开启压降小的续流二极管，如图2所示。参见A novelGaN vertical junction field-effect transistor with intrinsic reverseconduction capability and kilo-volt breakdown voltage，IOP，2022，但该方案仍然会有较大的寄生电感和电容，产生较大的功率损耗，同时，该方案的漏电流大和耐压能力差，因此，研发具有优异双向导通特性、阻断特性的逆导型氮化镓纵向功率器件是当前高性能功率电子系统的急需。
发明内容
本发明的目的在于针对上述现有技术的不足，提供一种单片集成的逆导型氮化镓纵向功率器件及其制作方法，以减小器件的导通电阻和导通损耗，降低器件的反向导通压降和关态泄漏电流，提高器件的击穿电压，进而提升电力电子系统的功率效率。
为实现上述目的，本发明的技术方案是这样实现的：
1.一种单片集成的逆导型氮化镓纵向功率器件，自下而上包括：漏极10、衬底层1和漂移层2，漂移层2上设有沟道层3，该沟道层3上方设有源极11，两侧设有P型GaN层6；该P型GaN层6上依次设有第一N型GaN层8、第二N型GaN层9和栅极12，其特征在于：
所述的漂移层2的上方中央等间距设有n块P型调制岛7，且每块P型调制岛7的宽度与间距相等，以暴露出漂移层2，提高器件在阻断情况下的耐压，减少泄漏电流，其中n为大于1的整数；
所述P型调制岛7和漂移层2的上设有调制岛极13，且其与漂移层2形成肖特基接触，以在关断状态下，通过调制岛极13施加大于漏极10的偏置电压产生由调制岛极13流向漏极10的反向电流，实现反向导通特性；
所述P型GaN层6和P型调制岛7下方的漂移层2内部，设有m层的第一渐变P型GaN层4和第二渐变P型GaN层5，这两个渐变P型GaN层4和5分别与漂移层2形成PN结，以扩展耗尽区，抑制泄漏电流，提升耐压，其中m为大于等于1的整数。
进一步，所述的衬底层，采用采用氮化镓、硅、金刚石或碳化硅材料中的任意一种。
进一步，所述沟道层3厚度为5nm～3μm，宽度a为5nm～3μm；所述P型GaN层6厚度为5nm～3μm，宽度b为10nm～50μm；所述每个P型调制岛7厚度为5nm～3μm，长度b为10nm～50μm，宽度d为5nm～10μm；其相邻之间的间距与宽度d相同，且与相邻的P型GaN层6距离c>0μm。
进一步，所述第一N型GaN层8的厚度为5nm～1μm，掺杂浓度为1×1015～5×1017cm-3；所述第二N型GaN层9的厚度为5nm～1μm，掺杂浓度为1×1018～1×1021cm-3。
进一步，所述第一渐变P型GaN层4的第一层的宽度l1小于P型GaN层6的宽度b，且其第m层的宽度lm小于第m-1层的宽度lm-1，且每层掺杂浓度均为1×1017～1×1020cm-3；所述第二渐变P型GaN层5的第一层的宽度w1小于P型调制岛7的宽度d，且其第m层的宽度wm小于第m-1层的宽度wm-1，且每层掺杂浓度均为1×1017～1×1020cm-3。
进一步，所述调制岛极13与源极11电气连接。
进一步，所述第二渐变P型GaN层5、P型调制岛7和调制岛极13组成的调制岛结构，与沟道层3、第一渐变P型GaN层4、P型GaN层6、第一N型GaN层8、第二N型GaN层9、源极11和栅极12组成的结型场效应管结构交替重复排列。
2.一种单片集成的逆导型氮化镓纵向功率器件制作方法，其特征在于，包括如下：
A)在衬底层1上使用外延工艺外延GaN基宽禁带半导体材料，形成漂移层2；
B)在漂移层2上第一次制作掩膜，利用该掩膜对漂移层2进行刻蚀，形成一个宽度为a的沟道层3；
C)在漂移层2上制作多层凹槽；
C1)在漂移层2上第二次制作掩膜，利用该掩膜对漂移层2进行刻蚀，形成宽度为w1，深度为h1的第一层凹槽；
C2)在漂移层2上第三次制作掩膜，利用该掩膜对漂移层2进行刻蚀，在第一层凹槽中形成宽度为w2，深度为h2的第二层凹槽；
C3)不断重复刻蚀，直到在漂移层2上完成第m+1次掩膜制作，利用该掩膜对漂移层2进行刻蚀，在第m-1层凹槽中形成宽度为wm，深度为hm的第m层凹槽；
D)进行选择性外延以形成；
D1)在漂移层2内的凹槽中，使用选择性外延工艺外延P型GaN基宽禁带半导体材料，在凹槽中形成第一渐变P型GaN层4和第二渐变P型GaN层5，且二者均与漂移层2上表面平齐；
D2)在漂移层2上，使用选择性外延工艺外延P型GaN基宽禁带半导体材料，在第一渐变P型GaN层4和第二渐变P型GaN层5上形成P型GaN层6，并使该P型GaN层6与沟道层3上表面平齐；
E)在沟道层3和P型GaN层6上使用外延工艺外延GaN基宽禁带半导体材料，形成第一N型GaN层8；
F)在第一N型GaN层8上使用外延工艺外延GaN基宽禁带半导体材料，形成第二N型GaN层9；
G)在第二N型GaN层9上第m+2次制作掩膜，利用该掩膜依次对第二N型GaN层(9)和第一N型GaN层8进行刻蚀，直至暴露出沟道层3和P型GaN层6为止；
H)在沟道层3、P型GaN层6和第二N型GaN层9上第m+3次制作掩膜，利用该掩膜对部分P型GaN层6进行刻蚀，直至暴露出漂移层2，形成位于第二渐变P型GaN层5上的n个等间距且平行排列的P型调制岛7；
I)在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第m+4次制作掩膜，利用该掩膜在沟道层3上淀积金属，并进行快速热退火，形成良好的欧姆接触，完成源极11的制作；
J)在衬底层1的底部淀积金属，并进行快速热退火，形成良好的欧姆接触，完成漏极(10)的制作；
K)在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第m+5次制作掩膜，利用该掩膜在第二N型GaN层9上淀积金属，并进行热退火，完成栅极12的制作；
L)在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第m+6次制作掩膜，利用该掩膜在漂移层2和P型调制岛7上淀积金属，并进行快速热退火，使金属与漂移层2形成良好的肖特基接触形成良好的肖特基接触，完成调制岛极13的制作，完成整个器件的制作。
本发明器件与传统结型垂直场效应晶体管相比较，具有以下优点：
第一，集成度高，反向导通特性好。
由于调制岛极13与源极11电气连接，当调制岛极13在施加高于漏极10的电压后，由调制岛极13与漂移层2接触形成的肖特基结导通，形成由肖特基金属即调制岛极13流向漏极10的电流，即器件反向导通；同时由于调制岛极13与漂移层2的金属-半导体接触方式为肖特基接触，其势垒高度受调制岛极13的功函数进行调制，而肖特基结的开启压降非常低，使得该结在器件反向导通的时首先开启，从而实现反向导通时的低开启压降，且可通过增大肖特基结的面积，进而增大反向导通电流。
第二，关态泄漏电流小，阻断能力强。
由于在P型GaN层6下的漂移层2内部设有第一渐变P型GaN层4，在漂移层2上部中央设有P型调制岛7，其下方的漂移层2内部设有第二渐变P型GaN层5，可在器件处于关断状态且当漏极10施加高于调制岛极13的电压后，调制岛极13与漂移层2形成反偏的肖特基结，同时，漂移层2分别与P型调制岛7和第二渐变P型GaN层5形成反偏的PN结，PN结的耗尽区展宽的速度快，使得PN结耗尽区与肖特基结耗尽区相连接，进而使PN结与肖特基结同时参与耐压，减少了肖特基结的反偏泄漏电流，实现了关断状态情况下的高耐压；同时，第一渐变P型GaN层4与漂移层2形成的反偏的PN结，进一步夹断了沟道层3中的电流沟道，增强了器件阻断能力与可靠性。
第三，本发明器件以单片集成的方式实现，提升了反向导通特性，且能与传统的晶体管制造工艺相互兼容，工艺简单。
附图说明
图1是传统结型垂直场效应晶体管结构图；
图2是现有的旁置续流二极管的结型垂直场效应晶体管结构图；
图3是本发明单片集成的逆导型氮化镓纵向功率器件的俯视结构图；
图4是图3沿AB方向的剖面图；
图5是图3沿CD方向的剖面图；
图6是图3沿EF方向的剖面图；
图7是第一渐变P型GaN层4沿CD方向的剖面图；
图8是第二渐变P型GaN层5沿AB方向的剖面图；
图9是本发明单片集成的逆导型氮化镓纵向功率器件的实现流程图。
具体实施方式
以下结合附图对本发明的实施例和效果作进一步详细描述。
参照图3、图4、图5与图6，本实例的单片集成的逆导型氮化镓纵向功率器件包括：衬底层1、漂移层2、沟道层3、第一渐变P型GaN层4、第二渐变P型GaN层5、P型GaN层6、P型调制岛7、第一N型GaN层8、第二N型GaN层9、漏极10、源极11、栅极12和调制岛极13，其中：
所述衬底层1，采用氮化镓、硅、金刚石、碳化硅材料中的任意一种；
所述漂移层2，位于衬底层1上部，它由掺杂浓度为1×1015～5×1017cm-3的N型GaN基宽禁带半导体材料构成，其厚度a为1μm～20μm；
所述沟道层3，位于漂移层2上部，其由与漂移层2相同的N型GaN基宽禁带半导体材料构成，厚度为5nm～3μm，宽度a为5nm～3μm；
所述P型GaN层6，位于沟道层3的左、右两侧，下方有第一渐变P型GaN层4，该P型GaN层6厚度为5nm～3μm，宽度b为10nm～50μm，掺杂浓度为1×1017～1×1020cm-3；
所述第一渐变P型GaN层4，位于漂移层2内部，共m层，且其第一层宽度l1小于P型GaN层6的宽度b，第m层的宽度lm小于第m-1层的宽度lm-1，每层掺杂浓度均为1×1017～1×1020cm-3，其中m为大于等于1的整数；
所述第二渐变P型GaN层5，位于漂移层2内部，共m层，且其第一层的宽度w1小于P型调制岛7的宽度d，第m层的宽度wm小于第m-1层的宽度wm-1，且每层掺杂浓度均为1×1017～1×1020cm-3，其中m为大于等于1的整数；
所述第一渐变P型GaN层4和第二渐变P型GaN层5，第m层高度hm为5nm～10μm；
所述的n块P型调制岛7，均匀的分布在漂移层2的上方中央，且每个P型调制岛7厚度为5nm～3μm，长度b为10nm～50μm，宽度d为5nm～10μm；其相邻之间的间距与宽度d相同，且与相邻的P型GaN层6距离c>0μm，掺杂浓度为1×1017～1×1020cm-3，其中n为大于1的整数；
所述第一N型GaN层8，位于P型GaN层6之上，且厚度为5nm～1μm，掺杂浓度为1×1015～5×1017cm-3；
所述第二N型GaN层9，位于第一N型GaN层8之上，且厚度为5nm～1μm，掺杂浓度为1×1018～1×1021cm-3；
所述漏极10，位于衬底层1底部，形成良好的欧姆接触；
所述源极11，位于沟道层3之上，形成良好的欧姆接触，且与P型GaN层6之间隔有沟道层3。
所述栅极12，位于第二N型GaN层9之上；
所述调制岛极13，位于漂移层2和P型调制岛7表面，该调制岛极13与漂移层2形成良好的肖特基接触，且与源极11电气连接；
所述第二渐变P型GaN层5、P型调制岛7和调制岛极13组成的调制岛结构，与沟道层3、第一渐变P型GaN层4、P型GaN层6、第一N型GaN层8、第二N型GaN层9、源极11和栅极12组成的结型场效应管结构交替重复排列。
本发明制作的单片集成的逆导型氮化镓纵向功率器件给出如下三种实施例。
实施例一：采用氮化镓衬底，制作3层渐变P型GaN层和5块P型调制岛的单片集成的逆导型氮化镓纵向功率器件。
步骤一.在衬底层1上外延N型GaN材料制作漂移层2。
使用金属有机物化学气相淀积技术，在温度为500℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为20μmol/min工艺条件下，在衬底1上外延厚度为1μm的GaN材料,形成掺杂浓度为1×1015cm-3的N型GaN半导体材料，形成漂移层2。
步骤二.在漂移层2上刻蚀形成沟道层3。
在漂移层2上采用SiO2材料第一次制作掩膜，使用反应离子刻蚀技术，在功率为150W，Cl2流量为15sccm，压强为10mTorr的工艺条件下，利用掩膜对漂移层2进行刻蚀一个宽度为5nm，高为5nm的N型GaN长方体块，形成沟道层3。
步骤三.在漂移层2上制作多层凹槽。
3.1)在漂移层2上刻蚀形成第一层凹槽：
在漂移层2上第二次制作掩膜，使用反应离子刻蚀技术，在功率为100W，Cl2流量为15sccm，压强为10mTorr的工艺条件下，利用掩膜对漂移层2进行刻蚀，形成一个宽为9nm，高为5nm的第一层凹槽；
3.2)在漂移层2上刻蚀形成第二层凹槽：
在漂移层2上第三次制作掩膜，使用反应离子刻蚀技术，在功率为100W，Cl2流量为15sccm，压强为10mTorr的工艺条件下，利用掩膜对漂移层2进行刻蚀，在第一层凹槽中形成一个宽为8nm，高为5nm的第二层凹槽；
3.3)在漂移层2上刻蚀形成第三层凹槽：
在漂移层2上采第四次制作掩膜，使用反应离子刻蚀技术，在功率为100W，Cl2流量为15sccm，压强为10mTorr的工艺条件下，利用掩膜对漂移层2进行刻蚀，在第二层凹槽中形成一个宽为6nm，高为5nm的第三层凹槽。
步骤四.进行选择性外延以形成第一渐变P型GaN层4、第二渐变P型GaN层5和P型GaN层6。
4.1)使用金属有机物化学气相淀积技术，在温度为500℃，压强为43Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为25μmol/min的工艺条件下，在凹槽中进行选择性外延，形成掺杂浓度为1×1017cm-3的第一渐变P型GaN层4和第二渐变P型GaN层5，且二者均与漂移层2上表面平齐。
4.2)使用金属有机物化学气相淀积技术，在温度为500℃，压强为43Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为25μmol/min的工艺条件下，在漂移层2上，沟道层3的两侧上进行选择性外延，形成掺杂浓度为1×1017cm-3的P型GaN半导体材料P型GaN层6，并使其与沟道层3上表面平齐。
步骤五.制作两个N型GaN层。
5.1)在沟道层3和P型GaN层6上，使用金属有机物化学气相淀积技术，在温度为500℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为20μmol/min工艺条件下，外延形成厚度为5nm、掺杂浓度为1×1015cm-3的第一N型GaN层8；
5.2)在第一N型GaN层8上使用金属有机物化学气相淀积技术，在温度为550℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为20μmol/min工艺条件下，外延形成厚度为5nm、掺杂浓度为1×1018cm-3的第二N型GaN层9。
步骤六.在第二N型GaN层9上刻蚀暴露出沟道层3和P型GaN层6。
在第二N型GaN层9表面第五次制作掩膜，使用反应离子刻蚀技术，在功率为150W，Cl2流量为15sccm，压强为10mTorr的工艺条件下，利用掩膜依次对第二N型GaN层9和第一N型GaN层8上进行深槽刻蚀，刻蚀至沟道层3和P型GaN层6上表面为止。
步骤七.在P型GaN层6上刻蚀形成5块P型调制岛7。
在沟道层3、P型GaN层6和第二N型GaN层9表面第六次制作掩膜，使用反应离子刻蚀技术，在功率为150W，Cl2流量为15sccm，压强为15mTorr的工艺条件下，利用掩膜对P型GaN层6上进行深槽刻蚀，刻蚀至漂移层2上表面为止，形成5块等间距且平行排列的P型调制岛7，且每个P型调制岛7的宽度与间隔均为5nm，同时与相邻的P型GaN层6距离5nm；在AB方向剖面中，P型调制岛7的长度和P型GaN层6的宽度b为10nm。
步骤八.在沟道层3表面制作源极11。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第七次制作掩膜，使用电子束蒸发技术，在真空度小于1.8×10-3Pa，电压为750W，蒸发速率小于
Figure SMS_1
的工艺条件下，利用掩膜在沟道层3表面上淀积多层金属Ti/Al/Ni/Au，其接触沟道层3的金属为Ti，厚度分别为0.02μm/0.15μm/0.05μm/0.04μm，并在温度为860℃，N2气氛的工艺条件下进行快速热退火，以形成良好的欧姆接触，完成源极11制作。
步骤九.在衬底层1底部制作漏极10。
使用电子束蒸发技术，在真空度小于1.8×10-3Pa，电压为500W，蒸发速率小于
Figure SMS_2
的工艺条件下，在衬底层1底部，淀积多层金属Ti/Al，与衬底层1接触的金属为Ti，其厚度分别为0.06μm/0.12μm，并在温度为860℃，N2气氛工艺条件下进行快速热退火，形成欧姆接触，完成漏极10制作。
步骤十.在第二N型GaN层9表面制作栅极12。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第八次制作掩膜，使用电子束蒸发技术，在真空度小于1.8×10-3Pa，电压为750W，蒸发速率小于
Figure SMS_3
的工艺条件下，利用掩膜在第二N型GaN层9上淀积多层金属Ni/Au，即下层Ni，上层Au，其厚度分别为20nm/20nm，并在温度为860℃，N2气氛工艺条件下进行快速热退火，完成栅极12制作。
步骤十一.在漂移层2和P型调制岛7表面制作调制岛极13。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第九次制作掩膜，使用电子束蒸发技术，在真空度小于1.8×10-3Pa，电压为800W，蒸发速率小于
Figure SMS_4
的工艺条件下，利用掩膜在漂移层2和P型调制岛7表面上淀积多层金属Ni/Au，即下层Ni厚度为0.05μm，上层Au厚度为0.05μm，并在温度为200℃，N2气氛的工艺条件下进行快速热退火，以形成良好的肖特基接触，且其与源极11形成电气相连，完成调制岛极13制作，完成器件制作。
实施例二：采用金刚石衬底，制作1层渐变P型GaN层和3块P型调制岛的单片集成的逆导型氮化镓纵向功率器件。
步骤A.在衬底层1上外延N型GaN材料制作漂移层2。
设置压强为1.0×10-10mbar，射频功率为700W，反应剂采用N2、高纯Ga源的工艺条件，使用分子束外延技术，在衬底1上外延厚度为20μm的GaN材料,生长掺杂浓度为5×1017cm-3的N型GaN半导体材料，形成漂移层2。
步骤B.在漂移层2上刻蚀形成沟道层3。
在漂移层2上采用SiO2材料第一次制作掩膜，设置功率为100W，Cl2流量为10sccm，压强为15mTorr的工艺条件，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀一个宽度为3μm，高为3μm的N型GaN长方体块，形成沟道层3。
步骤C在漂移层2上制作多层凹槽。
C.1)在漂移层2上刻蚀形成第一层凹槽:
在漂移层2上第二次制作掩膜，设置功率为100W，Cl2流量为10sccm，压强为12mTorr的工艺条件，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀，形成一个宽为49μm，高为10μm的第一层凹槽。
步骤D.进行选择性外延以形成第一渐变P型GaN层4、第二渐变P型GaN层5和P型GaN层6。
D1)设置温度为500℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为15μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在凹槽中进行选择性外延，形成掺杂浓度为1×1020cm-3的第一渐变P型GaN层4和第二渐变P型GaN层5，且二者均与漂移层2上表面平齐；
D2)设置温度为500℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为15μmol/min的工艺条件，使用金属有机物化学气相淀积技术，在漂移层2上，沟道层3两侧进行选择性外延，外延形成掺杂浓度为1×1020cm-3的P型GaN层(6)，并使该P型GaN层(6)与沟道层(3)上表面平齐。
步骤E制作两个N型GaN层。
E1)设置压强为1.0×10-10mbar，射频功率为550W，反应剂采用N2、高纯Ga源的工艺条件，使用分子束外延技术，在沟道层3和P型GaN层6上外延,形成厚度为1μm，掺杂浓度为5×1017cm-3的第一N型GaN层8；
E2)设置压强为1.0×10-10mbar，射频功率为550W，反应剂采用N2、高纯Ga源的工艺条件，使用分子束外延技术，在第一N型GaN层8上外延,形成厚度为1μm，掺杂浓度为1×1021cm-3的第二N型GaN层9。
步骤F.在第二N型GaN层9上刻蚀暴露出沟道层3和P型GaN层6。
在第二N型GaN层9表面第三次制作掩膜，设置SF6流量为5sccm、O2流量为2sccm、压力为10mTorr和偏置电压为150V的工艺条件，使用电感耦合等离子体刻蚀技术，利用掩膜依次对第二N型GaN层9和第一N型GaN层8上进行深槽刻蚀，刻蚀至沟道层3和P型GaN层6上表面为止。
步骤G.在P型GaN层6上刻蚀形成5块P型调制岛7。
在沟道层3、P型GaN层6和第二N型GaN层9表面第四次制作掩膜，设置SF6流量为5sccm、O2流量为2sccm、压力为10mTorr和偏置电压为150V的工艺条件，使用电感耦合等离子体刻蚀技术，利用掩膜对P型GaN层6上进行深槽刻蚀，刻蚀至漂移层2上表面为止，形成5块等间距且平行排列的P型调制岛7，且每个P型调制岛7的宽度与间隔均为10μm，同时与相邻的P型GaN层6距离1μm；在AB方向剖面中，P型调制岛7的长度和P型GaN层6的宽度b为50μm。
步骤H.在沟道层3表面制作源极11。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第五次制作掩膜，设置真空度小于1.8×10-3Pa，电压为900W，蒸发速率小于
Figure SMS_5
的工艺条件，使用电子束蒸发技术，利用掩膜在沟道层3表面上淀积多层金属Ti/Al/Ti/Au，其接触沟道层3的金属为Ti，厚度分别为0.05μm/0.15μm/0.05μm/0.15μm，并在温度为850℃，N2气氛的工艺条件下进行快速热退火，以形成良好的欧姆接触，完成源极11制作。
步骤I.在衬底层1底部制作漏极10。
设置真空度小于1.8×10-3Pa，电压为500W，蒸发速率小于
Figure SMS_6
的工艺条件，使用电子束蒸发技术，在衬底层1底部，淀积多层金属Ti/Al，与衬底层1接触的金属为Ti，其厚度分别为0.05μm/0.15μm，并在温度为850℃，N2气氛工艺条件下进行快速热退火，形成欧姆接触，完成漏极10制作。
步骤J.在第二N型GaN层9表面制作栅极12。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第六次制作掩膜，设置真空度小于1.8×10-3Pa，电压为800W，蒸发速率小于
Figure SMS_7
的工艺条件，使用电子束蒸发技术，利用掩膜在第二N型GaN层9上淀积多层金属Ni/Au，即下层Ni，上层Au，其厚度分别为0.05μm/0.25μm，并在温度为850℃，N2气氛工艺条件下进行快速热退火，完成栅极12制作。
步骤K.在漂移层2和P型调制岛7表面制作调制岛极13。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第七次制作掩膜，设置真空度小于1.8×10-3Pa，电压为700W，蒸发速率小于
Figure SMS_8
的工艺条件，使用电子束蒸发技术，利用掩膜在漂移层2和P型调制岛7表面上淀积多层金属Ni/Au，即下层Ni，上层Au，厚度分别为0.01μm/0.05μm，并在温度为400℃，N2气氛的工艺条件下进行快速热退火，以形成良好的肖特基接触，且其与源极11形成电气相连，完成调制岛极13制作，完成器件制作。
实施例三：采用碳化硅衬底，制作4层的渐变P型GaN层和8块P型调制岛的单片集成的逆导型氮化镓纵向功率器件。
步骤1.在衬底层1上自下而上外延N型GaN材料制作漂移层2。
使用金属有机物化学气相淀积技术，在衬底1上外延厚度为10μm的GaN材料,形成掺杂浓度为3×1016cm-3的N型GaN半导体材料，形成漂移层2；
金属有机物化学气相淀积技术的工艺条件是：温度为550℃，压强为41Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为15μmol/min。
步骤2.在漂移层2上刻蚀形成沟道层3。
在漂移层2上采用SiO2材料第一次制作掩膜，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀一个宽度为1.2μm，高为2μm的N型GaN长方体块，形成沟道层3；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为12mTorr。
步骤3在漂移层2上制作多层凹槽。
3a)在漂移层2上刻蚀形成第一层凹槽:
在漂移层2上第二次制作掩膜，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀，形成一个宽为5μm，高为1.5μm的第一层凹槽；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为10mTorr。
3b)在漂移层2上刻蚀形成第二层凹槽：
在漂移层2上第三次制作掩膜，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀，在第一层凹槽中形成一个宽为4μm，高为1μm的第二层凹槽；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为10mTorr。
3c)在漂移层2上刻蚀形成第三层凹槽：
在漂移层2上采第四次制作掩膜，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀，在第二层凹槽中形成一个宽为3μm，高为0.5μm的第三层凹槽；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为10mTorr。
3d)在漂移层2上刻蚀形成第四层凹槽：
在漂移层2上采第五次制作掩膜，使用反应离子刻蚀技术，利用掩膜对漂移层2进行刻蚀，在第二层凹槽中形成一个宽为1.5μm，高为0.2μm的第四层凹槽；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为10mTorr；
步骤4.进行选择性外延以形成第一渐变P型GaN层4、第二渐变P型GaN层5和P型GaN层6。
4a)在凹槽中进行选择性外延形成第一渐变P型GaN层4和第二渐变P型GaN层5。
使用分子束外延技术，在凹槽中进行选择性外延，形成掺杂浓度为5×1019cm-3的第一渐变P型GaN层4和第二渐变P型GaN层5，且二者均与漂移层2上表面平齐；
分子束外延技术的工艺条件是：压强为1.0×10-10mbar，射频功率为440W，反应剂采用N2、高纯Ga源；
4b)在漂移层2上进行选择性外延形成P型GaN层6；
使用分子束外延技术，在漂移层2上，沟道层3两侧进行选择性外延，形成掺杂浓度为5×1019cm-3的P型GaN层6，并使该P型GaN层6与沟道层3上表面平齐；
分子束外延技术的工艺条件是：压强为1.0×10-10mbar，射频功率为440W，反应剂采用N2、高纯Ga源。
步骤5制作两个N型GaN层。
5a)使用金属有机物化学气相淀积技术，在沟道层3和P型GaN层6上外延,形成厚度为0.5μm,掺杂浓度为5×1016cm-3的第一N型GaN层8；
金属有机物化学气相淀积技术的工艺条件是：温度为550℃，压强为43Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为20μmol/min；
5b)使用金属有机物化学气相淀积技术，在第一N型GaN层8上外延,形成厚度为0.5μm,掺杂浓度为5×1019cm-3的第二N型GaN层9；
金属有机物化学气相淀积技术的工艺条件是：温度为550℃，压强为46Torr，氢气流量为4300sccm，氨气流量为4300sccm，镓源流量为25μmol/min。
步骤6.在第二N型GaN层9上刻蚀暴露出沟道层3和P型GaN层6。
在第二N型GaN层9表面第六次制作掩膜，使用反应离子刻蚀技术，利用掩膜依次对第二N型GaN层9和第一N型GaN层8上进行深槽刻蚀，刻蚀至沟道层3和P型GaN层6上表面为止；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为12mTorr。
步骤7.在P型GaN层6上刻蚀形成8块P型调制岛7。
在沟道层3、P型GaN层6和第二N型GaN层9表面第七次制作掩膜，使用反应离子刻蚀技术，利用掩膜对P型GaN层6上进行深槽刻蚀，刻蚀至漂移层2上表面为止，形成8块等间距且平行排列的P型调制岛7，且每个P型调制岛7的宽度与间隔均为5μm，同时与相邻的P型GaN层6距离0.5μm；在AB方向剖面中，P型调制岛7的长度和P型GaN层6的宽度b为6μm；
反应离子刻蚀技术的工艺条件是：功率为150W，Cl2流量为10sccm，压强为12mTorr。
步骤8.在沟道层3表面制作源极11。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第八次制作掩膜，使用溅射工艺，利用掩膜在沟道层3表面上淀积多层金属Ti/Al/Ni/Au，其接触沟道层3的金属为Ti，厚度分别为0.02μm/0.15μm/0.05μm/0.04μm，并进行快速热退火，以形成良好的欧姆接触，完成源极11制作；
快速热退火的工艺条件为：温度为860℃，N2气氛；
溅射工艺条件为：溅射气压保持在0.1Pa左右、Ar的流量为9sccm、基片温度固定在250℃。
步骤9.在衬底层1底部制作漏极10。
使用溅射工艺，在衬底层1底部，淀积多层金属Ti/Al，与衬底层1接触的金属为Ti，其厚度分别为0.06μm/0.12μm，并进行快速热退火，形成欧姆接触，完成漏极10制作；
快速热退火的工艺条件为：温度为860℃，N2气氛；
溅射工艺条件为：溅射气压保持在0.1Pa左右、Ar的流量为8sccm、基片温度固定在200℃。
步骤10.在第二N型GaN层9表面制作栅极12。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第九次制作掩膜，使用溅射工艺，利用掩膜在第二N型GaN层9上淀积多层金属Ni/Au，即下层Ni，上层Au，其厚度分别为0.05μm/0.15μm，并进行热退火，完成栅极12制作；
快速热退火的工艺条件为：温度为860℃，N2气氛；
溅射工艺条件为：溅射气压保持在0.1Pa，Ar的流量为9sccm，基片温度固定在350℃。
步骤11.在漂移层2和P型调制岛7表面制作调制岛极13。
在漂移层2、沟道层3、P型GaN层6、P型调制岛7和第二N型GaN层9表面第十次制作掩膜，使用溅射工艺，利用掩膜在漂移层2和P型调制岛7表面上淀积多层金属Ni/Au，即下层Ni，上层Au，厚度分别为0.05μm/0.05μm，并进行快速热退火，以形成良好的肖特基接触，且其与源极11形成电气相连，完成调制岛极13制作，完成器件制作；
快速热退火的工艺条件为：温度为300℃，N2气氛；
溅射工艺条件为：溅射气压保持在0.05Pa左右、Ar的流量为11sccm、基片温度固定在300℃。
以上描述仅是本发明的具体实施例，并不构成对本发明的限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，能够在不背离本发明的原理和范围的情况下，根据本发明的方法进行形式和细节上的各种修正和改变，例如衬底除了采用氮化镓、金刚石和碳化硅以外，还可以采用硅，外延技术除了采用金属有机物化学气相淀积技术和分子束外延技术以外，还可以采用氢化物气相外延技术，渐变P型GaN层中的层数m除了使用1，3，4以外，还可以使用任意大于等于1的整数，P型调制岛的块数n除了使用3，5，8以外，还可以使用任意大于1的整数，但是这些基于本发明的修正和改变仍在本发明的权利要求保护范围之内。

Claims (10)

1.一种单片集成的逆导型氮化镓纵向功率器件，自下而上包括：漏极(10)、衬底层(1)和漂移层(2)，漂移层(2)上设有沟道层(3)，该沟道层(3)上方设有源极(11)，两侧设有P型GaN层(6)；该P型GaN层(6)上依次设有第一N型GaN层(8)、第二N型GaN层(9)和栅极(12)，其特征在于：
所述的漂移层(2)的上方中央等间距设有n块P型调制岛(7)，且每块P型调制岛(7)的宽度与间距相等，以暴露出漂移层(2)，提高器件在阻断情况下的耐压，减少泄漏电流，其中n为大于1的整数；
所述P型调制岛(7)和漂移层(2)的上设有调制岛极(13)，且其与漂移层(2)形成肖特基接触，以在关断状态下，通过调制岛极(13)施加大于漏极(10)的偏置电压产生由调制岛极(13)流向漏极(10)的反向电流，实现反向导通特性；
所述P型GaN层(6)和P型调制岛(7)下方的漂移层(2)内部，设有m层的第一渐变P型GaN层(4)和第二渐变P型GaN层(5)，这两个渐变P型GaN层(4，5)分别与漂移层(2)形成PN结，以扩展耗尽区，抑制泄漏电流，提升耐压，其中m为大于等于1的整数。
2.根据权利要求1所述的器件，其特征在于，所述的衬底层(1)，采用氮化镓、硅、金刚石或碳化硅材料中的任意一种。
3.根据权利要求1所述的器件，其特征在于：
所述沟道层(3)厚度为5nm～3μm，宽度a为5nm～3μm；
所述P型GaN层(6)厚度为5nm～3μm，宽度b为10nm～50μm；
所述每个P型调制岛(7)厚度为5nm～3μm，长度b为10nm～50μm，宽度d为5nm～10μm；其相邻之间的间距与宽度d相同，且与相邻的P型GaN层(6)距离c>0μm。
4.根据权利要求1所述的器件，其特征在于：
所述第一N型GaN层(8)的厚度为5nm～1μm，掺杂浓度为1×1015～5×1017cm-3；
所述第二N型GaN层(9)的厚度为5nm～1μm，掺杂浓度为1×1018～1×1021cm-3。
5.根据权利要求1所述的器件，其特征在于：所述第一渐变P型GaN层(4)的第一层的宽度l1小于P型GaN层(6)的宽度b，且其第m层的宽度lm小于第m-1层的宽度lm-1，每层掺杂浓度均为1×1017～1×1020cm-3。
6.根据权利要求1所述的器件，其特征在于：所述第二渐变P型GaN层(5)的第一层的宽度w1小于P型调制岛(7)的宽度d，且其第m层的宽度wm小于第m-1层的宽度wm-1，且每层掺杂浓度均为1×1017～1×1020cm-3。
7.根据权利要求1所述的器件，其特征在于：所述调制岛极(13)与源极(11)电气连接。
8.根据权利要求1所述的器件，其特征在于：第二渐变P型GaN层(5)、P型调制岛(7)和调制岛极(13)组成的调制岛结构，与沟道层(3)、第一渐变P型GaN层(4)、P型GaN层(6)、第一N型GaN层(8)、第二N型GaN层(9)、源极(11)和栅极(12)组成的结型场效应管结构交替重复排列。
9.一种单片集成的逆导型氮化镓纵向功率器件制作方法，其特征在于，包括如下：
A)在衬底层(1)上使用外延工艺外延GaN基宽禁带半导体材料，形成漂移层(2)；
B)在漂移层(2)上第一次制作掩膜，利用该掩膜对漂移层(2)进行刻蚀，形成一个宽度为a的沟道层(3)；
C)在漂移层(2)上制作多层凹槽；
C1)在漂移层(2)上第二次制作掩膜，利用该掩膜对漂移层(2)进行刻蚀，形成宽度为w1，深度为h1的第一层凹槽；
C2)在漂移层(2)上第三次制作掩膜，利用该掩膜对漂移层(2)进行刻蚀，在第一层凹槽中形成宽度为w2，深度为h2的第二层凹槽；
C3)不断重复刻蚀，直到在漂移层(2)上完成第m+1次掩膜制作，利用该掩膜对漂移层(2)进行刻蚀，在第m-1层凹槽中形成宽度为wm，深度为hm的第m层凹槽；
D)进行选择性外延以形成第一渐变P型GaN层(4)、第二渐变P型GaN层(5)和P型GaN层(6)；
D1)在漂移层(2)内的凹槽中，使用选择性外延工艺外延P型GaN基宽禁带半导体材料，在凹槽中形成第一渐变P型GaN层(4)和第二渐变P型GaN层(5)，且二者均与漂移层(2)上表面平齐；
D2)在漂移层(2)上，使用选择性外延工艺外延P型GaN基宽禁带半导体材料，在第一渐变P型GaN层(4)和第二渐变P型GaN层(5)上形成P型GaN层(6)，并使该P型GaN层(6)与沟道层(3)上表面平齐；
E)在沟道层(3)和P型GaN层(6)上使用外延工艺外延GaN基宽禁带半导体材料，形成第一N型GaN层(8)；
F)在第一N型GaN层(8)上使用外延工艺外延GaN基宽禁带半导体材料，形成第二N型GaN层(9)；
G)在第二N型GaN层(9)上第m+2次制作掩膜，利用该掩膜依次对第二N型GaN层(9)和第一N型GaN层(8)进行刻蚀，直至暴露出沟道层(3)和P型GaN层(6)为止；
H)在沟道层(3)、P型GaN层(6)和第二N型GaN层(9)上第m+3次制作掩膜，利用该掩膜对部分P型GaN层(6)进行刻蚀，直至暴露出漂移层(2)，形成位于第二渐变P型GaN层(5)上的n个等间距且平行排列的P型调制岛(7)；
I)在漂移层(2)、沟道层(3)、P型GaN层(6)、P型调制岛(7)和第二N型GaN层(9)表面第m+4次制作掩膜，利用该掩膜在沟道层(3)上淀积金属，并进行快速热退火，形成良好的欧姆接触，完成源极(11)的制作；
J)在衬底层(1)的底部淀积金属，并进行快速热退火，形成良好的欧姆接触，完成漏极(10)的制作；
K)在漂移层(2)、沟道层(3)、P型GaN层(6)、P型调制岛(7)和第二N型GaN层(9)表面第m+5次制作掩膜，利用该掩膜在第二N型GaN层(9)上淀积金属，并进行热退火，完成栅极(12)的制作；
L)在漂移层(2)、沟道层(3)、P型GaN层(6)、P型调制岛(7)和第二N型GaN层(9)表面第m+6次制作掩膜，利用该掩膜在漂移层(2)和P型调制岛(7)上淀积金属，并进行快速热退火，使金属与漂移层(2)形成良好的肖特基接触，完成调制岛极(13)的制作，完成整个器件的制作。
10.根据权利要求9所述的方法，其特征在于，所述的外延技术包括：金属有机物化学气相淀积技术、氢化物气相外延技术和分子束外延技术。
CN202310218005.0A 2023-03-08 2023-03-08 单片集成的逆导型氮化镓纵向功率器件及其制作方法 Pending CN116247054A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310218005.0A CN116247054A (zh) 2023-03-08 2023-03-08 单片集成的逆导型氮化镓纵向功率器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310218005.0A CN116247054A (zh) 2023-03-08 2023-03-08 单片集成的逆导型氮化镓纵向功率器件及其制作方法

Publications (1)

Publication Number Publication Date
CN116247054A true CN116247054A (zh) 2023-06-09

Family

ID=86631024

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310218005.0A Pending CN116247054A (zh) 2023-03-08 2023-03-08 单片集成的逆导型氮化镓纵向功率器件及其制作方法

Country Status (1)

Country Link
CN (1) CN116247054A (zh)

Similar Documents

Publication Publication Date Title
CN100511706C (zh) 基于组份渐变GaN MISFET的GaN器件及制备方法
KR102011761B1 (ko) 이중 금속의 부분 리세스된 전극을 갖는 GaN계 쇼트키 다이오드
CN109004017B (zh) 具有极化结纵向泄漏电流阻挡层结构的hemt器件及其制备方法
CN112768505B (zh) 异质结功率器件及其制作方法
CN107680998A (zh) 一种GaN基p型栅HFET器件及其制备方法
WO2023273252A1 (zh) N极性GaN晶体管结构的制备方法和半导体结构
CN111834455B (zh) 增强型高电子迁移率晶体管及其制作方法
CN112420850A (zh) 一种半导体器件及其制备方法
CN116169169A (zh) 一种低栅泄漏电流的增强型GaN HEMTs及其制备方法
CN114899227A (zh) 一种增强型氮化镓基晶体管及其制备方法
CN113555429B (zh) 高击穿电压和低导通电阻的常开hfet器件及其制备方法
WO2022041674A1 (zh) 低热阻硅基氮化镓微波毫米波器件材料结构及制备方法
CN113903802A (zh) 基于阵列条的增强型开关晶体管及其制作方法
CN109659362A (zh) 一种基于氮化镓功率hemt结构低欧姆接触电阻的结构及其制作方法
CN210897283U (zh) 一种半导体器件
CN116314349B (zh) 具有P型二维材料插层的GaN基功率肖特基二极管及制备工艺
CN108831932B (zh) 一种氮化镓横向mis-肖特基混合阳极二极管
CN116344595A (zh) 氮化镓半导体器件及氮化镓半导体器件的制备方法
CN109585544A (zh) 一种基于氮化镓增强型hemt器件低电阻欧姆接触的结构及其制作方法
CN116247054A (zh) 单片集成的逆导型氮化镓纵向功率器件及其制作方法
CN112736130A (zh) 氮化镓基高电子迁移率晶体管及其制作方法
CN208538864U (zh) 氮化镓晶体管
CN111863951A (zh) 增强型复合栅晶体管及其制作方法
CN114121945B (zh) 复合调制功率开关器件
CN116207097A (zh) 复合渐变层氮化镓功率晶体管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination