CN116230759A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件及其制造方法。层间绝缘膜包括在半导体层上形成的第一绝缘膜和在第一绝缘膜上形成的第二绝缘膜。第一绝缘膜是氧化硅膜，第二绝缘膜是BPSG膜。第二绝缘膜的厚度大于第一绝缘膜的厚度。接触孔由第一接触孔和第二接触孔形成。第一接触孔贯穿发射极区并且到达基极区。第二接触孔被形成在第一绝缘膜和第二绝缘膜中并且与第一接触孔连通。第二接触孔的开口宽度大于第一接触孔的开口宽度。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2021年12月3日提交的日本专利申请No.2021-197292的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。
技术领域
本发明涉及半导体器件及其制造方法，尤其涉及具有在层间绝缘膜中形成的接触孔的半导体器件及其制造方法。
背景技术
作为具有低导通电阻的IGBT(绝缘栅双极型晶体管)，沟槽栅型IGBT已被广泛使用。
下面列出了所公开的技术。
[专利文件1]日本未审专利申请公开No.2013-140885
[专利文件2]日本未审专利申请公开No.2016-225566
例如，专利文件1公开了具有GGEE结构的IGBT。在这种IGBT中，在有源单元中，在n型半导体层中形成一对沟槽，在该对沟槽内部掩埋栅电极，并且在位于该对沟槽之间的p型基极区中形成n型发射极区。而且，在无源单元中，发射极区不被形成在位于该对沟槽之间的基极区中。而且，将栅极电位提供给有源单元的栅电极，并将发射极电位提供给无源单元的栅电极。
专利文件2公开了一种具有类似于专利文件1的GGEE结构的IGBT。在半导体层上形成层间绝缘膜，并且形成贯穿层间绝缘膜和发射极区的接触孔。而且，层间绝缘膜由通过热氧化法或CVD(化学气相沉积)法形成的氧化硅膜和诸如PSG(磷硅酸盐玻璃)膜、BPSG(硼磷硅酸盐玻璃)膜、NSG(非掺杂硅酸盐玻璃)膜或SOG(旋涂玻璃)膜的氧化硅膜的堆叠膜形成。
发明内容
当要形成厚层间绝缘膜时，在许多情况下堆叠PSG膜和SOG膜。然而，在用于一般CMOS工艺的制造设备中，在许多情况下没有引入用于形成SOG膜的装置。已经发现，如果层间绝缘膜仅由PSG膜形成而不使用SOG膜，则会出现以下问题。
例如，在层间绝缘膜中形成接触孔之后，利用主要由钨膜制成的插塞填充接触孔的内部。由于钨膜不仅被沉积在接触孔的内部，而且被沉积在层间绝缘膜上，因此需要去除层间绝缘膜上的钨膜。此时，存在以下问题：如果层间绝缘膜的上表面不平坦，则钨膜的部分可能作为残留物保留。
此外，在半导体器件除了具有用于形成IGBT的区域之外还具有用于形成诸如二极管的其它半导体元件的区域的情况下，如果层间绝缘膜的上表面不平坦，则层间绝缘膜的厚度在每个区域中不同。因此，由于需要针对每个区域单独形成接触孔，存在掩模数目增加和制造成本增加的问题。
还可以想到，层间绝缘膜的上表面通过使用CMP法的抛光工艺来平坦化，但是这种抛光工艺是相对昂贵的工艺，并且还需要在不使用抛光工艺的情况下尽可能多地抑制制造成本。
本申请的主要目的是通过确保厚层间绝缘膜的上表面的平坦度并抑制诸如钨膜的残留物来提高半导体器件的可靠性。本申请的另一个目的是抑制制造成本的增加。本申请的再一个目的是提供一种相对通用的制造方法，该制造方法可以在各种制造设备中容易实现。
根据对本说明书的描述和附图，其它问题和新颖特征将是明显的。
下面将简要描述本申请中所公开的典型实施例的概要。
根据一个实施例的半导体器件包括：半导体衬底，具有第一导电类型的半导体层；第二导电类型的第一杂质区，被形成在半导体层中，该第二导电类型与第一导电类型相反；第一导电类型的第二杂质区，被形成在第一杂质区中；沟槽，贯穿第一杂质区和第二杂质区并且到达半导体层；栅绝缘膜，被形成在沟槽内部；栅电极，被形成在栅绝缘膜上以填充沟槽的内部；层间绝缘膜，被形成在半导体层上；接触孔，贯穿层间绝缘膜和第二杂质区并且到达第一杂质区；以及插塞，填充接触孔的内部并且被电连接到第一杂质区和第二杂质区。这里，层间绝缘膜包括在半导体层上形成的第一绝缘膜和在第一绝缘膜上形成的第二绝缘膜，第一绝缘膜是氧化硅膜，第二绝缘膜是BPSG膜，第二绝缘膜的厚度大于第一绝缘膜的厚度，接触孔由第一接触孔和第二接触孔形成，该第二接触孔贯穿第二杂质区并且到达第一杂质区，该第二接触孔被形成在第一绝缘膜和第二绝缘膜中并且与第一接触孔连通，第二接触孔的开口宽度大于第一接触孔的开口宽度。
根据一个实施例的制造半导体器件的方法包括：(a)制备半导体衬底，该半导体衬底具有第一导电类型的半导体层；(b)在半导体层中形成沟槽；(c)在沟槽内部形成栅绝缘膜；(d)在栅绝缘膜上形成栅电极以填充沟槽的内部；(e)在半导体层上形成第一绝缘膜；(f)在半导体层中形成第二导电类型的第一杂质区，该第二导电类型与第一导电类型相反；(g)在第一杂质区中形成第一导电类型的第二杂质区；(h)在第一绝缘膜上形成第二绝缘膜，由此在半导体层上形成包括第二绝缘膜和第一绝缘膜的层间绝缘膜，第二绝缘膜的厚度大于第一绝缘膜的厚度；(i)形成接触孔，该接触孔贯穿层间绝缘膜和第二杂质区并且到达第一杂质区；以及(j)形成与第一杂质区和第二杂质区电连接的插塞，以填充接触孔的内部。这里，第一绝缘膜是氧化硅膜，并且第二绝缘膜是BPSG膜。而且，(i)包括：(i1)在第二绝缘膜、第一绝缘膜、第二杂质区和第一杂质区中形成第一接触孔；以及(i2)在(i1)之后，对第二绝缘膜和第一绝缘膜执行各向同性蚀刻过程，由此在第二绝缘膜和第一绝缘膜中形成第二接触孔，第二接触孔的开口宽度大于第一接触孔的开口宽度并且与第一接触孔连通。
根据本实施例，可以提高半导体器件的性能。而且，根据本实施例，可以抑制制造成本的增加。
附图说明
图1是示出了根据第一实施例的半导体器件的平面图。
图2是示出了根据第一实施例的半导体器件的截面图。
图3是示出了根据第一实施例的半导体器件的另一区域的截面图。
图4是示出了根据第一实施例的半导体器件的制造过程的截面图。
图5是示出了在图4之后的制造过程的截面图。
图6是示出了在图5之后的制造过程的截面图。
图7是示出了在图6之后的制造过程的截面图。
图8是示出了在图7之后的制造过程的截面图。
图9是示出了在图8之后的制造过程的截面图。
图10是示出了在图8之后的制造过程中的半导体器件的另一区域的截面图。
图11是示出了在图10之后的制造过程的截面图。
图12是示出了在图9之后的制造过程的截面图。
图13是示出了在图12之后的制造过程的截面图。
图14是图13的放大截面图。
图15是示出了在图13之后的制造过程的截面图。
图16是示出了在图14之后的制造过程的截面图。
图17是示出了根据第二实施例的半导体器件的截面图。
图18是示出了根据第三实施例的半导体器件的截面图。
图19是示出了根据第四实施例的半导体器件的制造过程的截面图。
具体实施方式
在下文中，将参考附图详细描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。此外，在以下实施例中，除非特别要求，否则原则上不重复对相同或相似组件的描述。
第一实施例
<半导体器件的结构>
下面将参考图1至图3描述根据第一实施例的半导体器件100。图1是示出了作为半导体器件100的半导体芯片的平面图。
如图1所示，半导体器件100的大部分被发射极电极EE覆盖。栅极布线GW被形成在发射极电极EE周围。发射极电极EE中由虚线包围的区域是发射极焊盘EP，栅极布线GW中由虚线包围的区域是栅极焊盘GP。发射极电极EE和栅极布线GW中的每一者的部分被覆盖有保护膜(未示出)。从保护膜露出的区域用作发射极焊盘EP和栅极焊盘GP。引线接合或诸如夹片(铜板)的外部连接端子被连接到发射极焊盘EP和栅极焊盘GP，使得半导体器件100被电连接到其它半导体芯片或布线板。
图2是示出了与图1的区域1A相对应的主部的截面图。区域1A是其中形成有IGBT的单元区。图2所示的IGBT是具有GGEE结构的IGBT，并且是能够使用IE(注入增强)效应的IE-IGBT。
IE效应是用于通过使当IGBT处于导通状态时难以从发射极电极EE侧释放空穴来增加在半导体层ND中累积的电荷的浓度的技术。因此，半导体器件100具有用于执行IGBT的主操作的有源单元区AC和除了有源单元区AC之外的无源单元区IAC。有源单元区AC中的栅电极GE1被电连接到栅极布线GW，并且栅极电势在IGBT的操作期间被提供给栅电极GE1。无源单元区IAC中的栅电极GE2被电连接到发射极电极EE，并且发射极电势在IGBT的操作期间被提供给栅电极GE2。
半导体衬底SUB具有低浓度n型半导体层(漂移区)ND。在半导体衬底SUB的背表面侧上，形成n型场停止区(杂质区)NS、p型集电极区(杂质区)PC和由金属膜制成的集电极电极CE。在IGBT的操作期间，集电极电势经由集电极电极CE被提供给集电极区PC，该n型场停止区(杂质区)NS的杂质浓度高于半导体层ND的杂质浓度。
沟槽TR被形成在半导体衬底SUB的前表面侧上的半导体层ND中。沟槽TR贯穿后面描述的发射极区NE和/或基极区PB，并到达半导体层ND。在沟槽TR内部形成栅绝缘膜GI。栅电极GE1和GE2被形成在栅绝缘膜G1上，以便填充沟槽TR的内部。栅绝缘膜G1例如是氧化硅膜，并且栅电极GE1和GE2例如是其中引入n型杂质的多晶硅膜。
在有源单元区AC中，在一对栅电极GE1之间的半导体层ND中形成空穴阻挡区(杂质区)NHB，该空穴阻挡区(杂质区)NHB的杂质浓度高于半导体层ND的杂质浓度。在空穴阻挡区NHB中形成p型基极区(杂质区)PB。在p型基极区PB中形成n型发射极区(杂质区)NE，该n型发射极区(杂质区)NE的杂质浓度高于空穴阻挡区NHB的杂质浓度。
在无源单元区IAC中，在一对栅电极GE2之间的半导体层ND中形成空穴阻挡区NHB。此外，在栅电极GE1与栅电极GE2之间的半导体层ND中形成p型浮置区(杂质区)PF。在浮置区PF中形成P型基极区PB，该P型基极区PB的杂质浓度高于浮置区PF的杂质浓度。为了改善高耐压特性，浮置区PF被优选地形成到比沟槽TR的底部深的位置，更优选地被形成为覆盖沟槽TR的底部。
在半导体层ND上形成层间绝缘膜IL。在有源单元区AC中，接触孔CH贯穿层间绝缘膜IL和发射极区NE，并且到达基极区PB。接触孔CH被形成为与发射极区NE和基极区PB接触。插塞PG填充接触孔CH的内部并且被电连接到发射极区NE和基极区PB。除了不存在发射极区NE之外，无源单元区IAC中的接触孔CH和插塞PG的配置也与有源单元区AC中的接触孔CH和插塞PG基本相同。
在接触孔CH的底部周围形成p型高浓度扩散区(杂质区)PR，该p型高浓度扩散区(杂质区)PR的杂质浓度高于基极区PB的杂质浓度。设置高浓度扩散区PR是为了减小与插塞PG的接触电阻并防止闩锁。
发射极电极EE被形成在层间绝缘膜IL1上。发射极电极EE经由插塞PG被电连接到发射极区NE、基极区PB和高浓度扩散区PR，并且向这些区域提供发射极电势。尽管这里未示出，但是在与发射极电极EE相同的工艺中形成的栅极布线GW也被形成在层间绝缘膜IL上。这种发射极电极EE和栅极布线GW由例如TiW膜和在TiW膜上形成的铝膜制成。铝膜是发射极电极EE和栅极布线GW的主导体膜，并且比TiW膜厚得多。
图3是示出了与图1中的区域2A相对应的主部的截面图。区域2A是与在半导体衬底SUB中形成有IGBT(沟槽TR等)的区域不同的半导体元件形成区域。图3示出了例如作为半导体元件被形成在区域2A中的电阻元件10。电阻元件10由经由栅绝缘膜GI被形成在半导体层ND上的导电膜制成。这种导电膜由与栅电极GE1和GE2在同一层中的膜制成，并且由例如其中引入n型杂质的多晶硅膜制成。
尽管没有详细示出，但是在区域2A中不仅形成电阻元件10，还形成诸如pn二极管的其它半导体元件。电阻元件10和其它半导体元件经由插塞PG被电连接到栅极布线GW(栅极焊盘GP)，并且构成保护电路，该保护电路用于保护半导体器件100免受被施加到栅极焊盘GP的浪涌电压的影响。
第一实施例中的层间绝缘膜IL包括在半导体层ND上形成的绝缘膜IF1和在绝缘膜IF1上形成的绝缘膜IF2。绝缘膜IF1是不含杂质的氧化硅膜，并且是通过热氧化法形成的热氧化膜。即使绝缘膜IF1包含杂质，其杂质浓度也非常小并且低于在PSG膜或BPSG膜中所包含的杂质的浓度。绝缘膜IF2是包含硼和磷的氧化硅膜，并且是BPSG膜。
被包含在绝缘膜IF2中的磷起到固定(吸除)Na离子的作用，该Na离子降低了半导体元件的特性。被包含在绝缘膜IF2中的硼起到降低绝缘膜IF2的熔点的作用，使得绝缘膜IF2容易通过热处理而熔化。由于绝缘膜IF2的软化点低于PSG膜的软化点，通过执行回流工艺使绝缘膜IF2的上表面平坦化。
因此，通过增加绝缘膜IF2的厚度，使得绝缘膜IF2用作层间绝缘膜IL的主要部分，即使在半导体衬底SUB的区域之间存在水平差，层间绝缘膜IL的上表面也可以容易地保持平坦。例如，当形成绝缘膜IF2(参见下面的图10和图11)时，在图3所示的区域2A和区域1A之间可能出现水平差。
另一方面，当不设置绝缘膜IF1时，磷从绝缘膜IF2扩散到半导体层ND。绝缘膜IF1用作用于防止磷扩散的保护膜。为了保留这种功能，绝缘膜IF1的厚度例如为100至
Figure BDA0003942210240000081
而且，绝缘膜IF2的厚度大于绝缘膜IF1的厚度，并且例如为8000至
Figure BDA0003942210240000082
第一实施例中的接触孔CH由第一接触孔CH1和与第一接触孔CH1连通的第二接触孔CH2形成。第一接触孔CH1被形成在半导体层ND中，贯穿发射极区NE，并且到达基极区PB。第二接触孔CH2被形成在绝缘膜IF1和绝缘膜IF2中。
第二接触孔CH2的开口宽度比第一接触孔CH1的开口宽度大
Figure BDA0003942210240000083
或更多。换言之，第二接触孔CH2在平面图中包括第一接触孔CH1。
因此，由于在形成插塞PG时提高了纵横比，插塞PG可以适当且容易地被掩埋在接触孔CH内部。此外，由于第二接触孔CH2的开口宽度较大，发射极区NE的上表面也被露出。因此，在接触孔CH内部，插塞PG不仅与发射极区NE的侧表面接触，而且与发射极区NE的上表面接触。因此，可以减小插塞PG与发射极区NE之间的接触电阻。
插塞PG由阻挡金属膜BM和导电膜CF的堆叠膜形成。阻挡金属膜由例如钛膜和在钛膜上形成的氮化钛膜的堆叠膜形成。导电膜CF由例如钨膜制成。
在接触孔CH内部，在发射极区NE的上表面和侧表面上、在基极区PB上和在高浓度扩散区PR上形成由被包含在阻挡金属膜BM中的金属材料和硅制成的硅化物膜SI。更具体地，硅化物膜SI是被包含在阻挡金属膜BM中的钛膜与构成发射极区NE、基极区PB和高浓度扩散区PR的硅的合金膜，并且是硅化钛膜。
在常规技术中的问题是，如果在形成插塞PG时层间绝缘膜IL的上表面不平坦，则导电膜CF(钨膜)的部分作为残留物留下。此外，如果层间绝缘膜IL的上表面不是平坦的，则层间绝缘膜IL的厚度在每个区域中不同，使得需要针对每个区域单独形成接触孔CH。另外，尽管还可以想到通过使用CMP法的抛光工艺来使层间绝缘膜IL的上表面平坦化，但是存在制造成本增加的问题。
与这些相比，在第一实施例中，绝缘膜IF2被加厚，使得绝缘膜IF2用作层间绝缘膜IL的主要部分。通过对诸如BPSG膜的具有低软化点的绝缘膜IF2执行回流工艺，绝缘膜IF2的上表面被平坦化。因此，可以解决产生导电膜CF(钨膜)的残留物的问题以及需要针对每个区域单独形成接触孔CH的问题。因此，可以提高半导体器件的可靠性。此外，由于不需要通过CMP法的昂贵抛光工艺，可以抑制制造成本的增加。此外，可以提供相对通用的制造方法，该制造方法可以容易地在各种制造设备中实现。
<制造半导体器件的方法>
下面将参考图4至图15描述根据第一实施例的半导体器件100的制造方法。在下文中，将主要描述区域1A，但也将根据需要描述区域2A。
如图4所示，首先，制备半导体衬底SUB，该半导体衬底SUB具有n型半导体层ND。通过制备p型半导体衬底SUB，然后通过外延生长法在半导体衬底SUB上生长外延层，形成半导体层ND。备选地，通过制备其中预先已引入n型杂质的半导体衬底SUB，可以将n型半导体衬底SUB用作半导体层ND。接下来，通过光刻法和离子注入法在半导体层ND中形成n型空穴阻挡区NHB和p型浮置区PF。
如图5所示，首先，在半导体层ND上形成由例如氧化硅膜制成的绝缘膜，并且通过光刻法和干法蚀刻工艺对该绝缘膜进行图案化以形成硬掩模。接下来，通过使用硬掩模作为半导体层ND的掩模来执行各向异性蚀刻工艺，在半导体层ND中形成沟槽TR。此后，通过湿法蚀刻工艺等去除硬掩模。
如图6所示，首先，通过在例如1000至1200℃下对半导体衬底SUB执行热处理，被包含在空穴阻挡区NHB和浮置区PF中的杂质被扩散。通过该热处理，空穴阻挡区NHB扩散到沟槽TR的底部的附近，并且浮置区PF扩散到比沟槽TR的底部更深的位置，以覆盖沟槽TR的底部。
接下来，对半导体层ND执行热氧化工艺，以在沟槽TR内部和半导体层ND上形成栅绝缘膜GI。接下来，通过例如CVD法在栅绝缘膜GI上形成导电膜PL(诸如其中引入n型杂质的多晶硅膜)，以便填充沟槽TR的内部。栅绝缘膜G1的厚度例如为
Figure BDA0003942210240000102
尽管这里未示出，但是栅绝缘膜GI也被形成在区域2A中的半导体层ND上，并且导电膜PL被形成在栅绝缘膜GI上。区域2A中的导电膜PL的厚度为例如3000至
Figure BDA0003942210240000103
如图7所示，首先，通过干法蚀刻工艺去除在沟槽TR外部形成的导电膜PL。在沟槽TR内部形成的导电膜PL被留下作为栅电极GE1和GE2。接下来，通过各向同性蚀刻工艺或各向异性蚀刻工艺去除在沟槽TR外部形成的栅绝缘膜GI。
使用抗蚀剂图案(具有打开区域1A并部分覆盖区域2A的图案)执行对导电膜PL的干法蚀刻工艺。这样，区域2A中的导电膜PL被图案化以形成电阻元件10(参见下面的图10)。
如图8所示，首先，通过例如热氧化法在半导体层ND上形成由热氧化物膜制成的绝缘膜IF1。绝缘膜IF1的厚度小于栅绝缘膜G1的厚度，等于或小于栅绝缘膜G1的厚度的一半，并且例如为100至
Figure BDA0003942210240000101
通过去除半导体层ND上的厚栅绝缘膜G1并在半导体层ND上重新形成薄绝缘膜IF1，在随后的步骤中更容易形成第二接触孔CH2。
接下来，通过光刻法和离子注入法，使用绝缘膜IF1作为贯通膜，在半导体层ND(浮置区PF和空穴阻挡区NHB)中形成p型基极区PB。接下来，通过光刻法和离子注入法，在有源单元区AC的基极区PB的表面上形成n型发射极区NE。
应注意，硼用于对基极区PB的离子注入，并且在能量为50至300keV和剂量为1×1013cm2的条件下执行离子注入。此后，例如，在100℃下执行100至200分钟的热处理以扩散被包含在基极区PB中的杂质。而且，砷或磷或它们两者用于对发射极区NE的离子注入，并且在能量为100keV和剂量为1×1015cm2的条件下执行离子注入。此后，例如，在950℃下执行30秒的热处理以激活被包含在每个杂质区中的杂质。
如图9所示，通过例如CVD法在绝缘膜IF1上形成绝缘膜IF2。绝缘膜IF2是包含硼和磷的氧化硅膜，并且是BPSG膜。绝缘膜IF1和绝缘膜IF2各自构成层间绝缘膜IL的部分。绝缘膜IF2的厚度大于绝缘膜IF1的厚度，例如为6000至
Figure BDA0003942210240000111
接下来，在例如900至950℃下对绝缘膜IF2执行30分钟的热处理(回流处理)。通过该回流工艺，绝缘膜IF2被软化并且绝缘膜IF2的上表面被平坦化。例如，在回流工艺之后的绝缘膜IF2的上表面比在回流工艺之前的绝缘膜IF2的上表面更平坦。
图10和图11示出了在回流工艺之前和之后的绝缘膜IF2的状态。如图10所示，在回流工艺之前，绝缘膜IF2的上表面在区域1A和区域2A之间存在水平差。然而，如图11所示，通过执行回流工艺使绝缘膜IF2的上表面平坦化。如上所述，由于在第一实施例中不执行通过CMP法的昂贵抛光工艺，可以抑制制造成本的增加。
这里，电阻元件10被形成在区域2A中，并且绝缘膜IF2被形成为覆盖电阻元件10。由于被形成在电阻元件10上的绝缘膜IF2的厚度在回流工艺之后变得相对较小，需要调整绝缘膜IF2的厚度，使得电阻元件10在回流工艺之后不露出。因此，被形成在电阻元件10上的绝缘膜IF2的厚度优选地大于电阻元件10在回流工艺之前的厚度，并且优选地为电阻元件10的厚度的大约两倍。
如图12所示，第一接触孔CH1通过光刻法和干法蚀刻工艺被形成在绝缘膜IF2、绝缘膜IF1、发射极区NE和基极区PB中。
接下来，通过光刻法和离子注入法在接触孔CH1的底部处形成p型体区PR。此后，执行用于激活每个杂质区的热处理。二氟化硼用于对体区PR的离子注入，并且在能量为50至100keV和剂量为1×1015cm2的条件下执行离子注入。此后，例如，在950℃下执行30秒的热处理以激活被包含在每个杂质区中的杂质。
如图13所示，通过对绝缘膜IF2和绝缘膜IF1执行各向同性蚀刻工艺，绝缘膜IF2和绝缘膜IF1凹陷。例如，包含氢氟酸的水溶液用于该各向同性蚀刻工艺。这样，在绝缘膜IF2和绝缘膜IF1中形成第二接触孔CH2。第二接触孔CH2的开口宽度大于第一接触孔CH1的开口宽度，并且第二接触孔CH2与第一接触孔CH1连通。
通过图12和图13的步骤，在有源单元区AC中形成接触孔CH，该接触孔CH贯穿层间绝缘膜IL和发射极区NE并到达基极区PB。贯穿层间绝缘膜IL并到达基极区PB的接触孔CH也被形成在无源单元区IAC中。
应注意，绝缘膜IF2和绝缘膜IF1通过各向同性蚀刻工艺的凹陷量优选为
Figure BDA0003942210240000121
或更大。结果，第二接触孔CH2的开口宽度变得比第一接触孔CH1的开口宽度大/>
Figure BDA0003942210240000122
或更多。
顺便提及，由于绝缘膜IF2是包含硼和磷的膜，在各向同性蚀刻工艺中绝缘膜IF2的蚀刻速率不同于绝缘膜IF1的蚀刻速率，并且比绝缘膜IF1的蚀刻速率快。因此，如果绝缘膜IF1的厚度太大，则担心绝缘膜IF1保留而未被完全去除并且发射极区NE的上表面未被露出。
如图14所示，当蚀刻绝缘膜IF2时，露出绝缘膜IF1的上表面。因此，绝缘膜IF1被垂直和横向蚀刻，如图14中的箭头所示。通过适当地设置绝缘膜IF1的厚度，可以通过各向同性蚀刻工艺去除绝缘膜IF1。这样，可以有效地减小绝缘膜IF2的蚀刻速率与绝缘膜IF1的蚀刻速率之间的差异。
可以想到在沟槽TR外部的半导体层ND上留下栅绝缘膜G1而不是绝缘膜IF1。然而，在诸如IGBT的以高电压驱动的器件中，栅绝缘膜G1的厚度通常被设置为
Figure BDA0003942210240000131
厚。因此，通过各向同性蚀刻工艺完全去除在沟槽TR外部的栅绝缘膜GI变得困难。在第一实施例中，通过使用厚度(例如，100至/>
Figure BDA0003942210240000132
)比栅绝缘膜G1的厚度小的绝缘膜IF1，当形成第二接触孔CH2时，可以容易地露出发射极区NE的上表面。
图15示出了在图13之后的制造过程。如图15所示，首先，在接触孔CH内部和层间绝缘膜IL上形成阻挡金属膜BM。例如，阻挡金属膜BM可以通过以下来形成：通过溅射法在接触孔CH内部和层间绝缘膜IL上形成钛膜，然后通过溅射法在钛膜上形成氮化钛膜。
接下来，通过对阻挡金属膜BM执行热处理，在接触孔CH内部，在发射极区NE的上表面和侧表面上、在基极区PB上以及在高浓度扩散区PR上形成硅化物膜SI。硅化物膜SI是被包含在阻挡金属膜BM中的金属材料(钛膜)与硅的合金膜，并且是硅化钛膜。
接下来，通过例如CVD法在阻挡金属膜BM上形成由例如钨膜制成的导电膜CF，以填充接触孔CH的内部。
然后，如图16所示，通过干法蚀刻工艺去除在接触孔CH外部形成的导电膜CF和阻挡金属膜BM。这样，嵌入在接触孔CH中并被电连接到发射极区NE和基极区PB的插塞PG被形成。
这里，尽管导电膜CF也被形成在绝缘膜IF2上，但是由于绝缘膜IF2的上表面被平坦化，可以容易地去除导电膜CF。因此，可以抑制在绝缘膜IF2上产生导电膜CF的残留物的问题。
接下来，通过例如溅射法在层间绝缘膜IL上形成TiW膜，并且通过例如溅射法在TiW膜上形成铝膜。接下来，通过光刻法和干法蚀刻工艺对TiW膜和铝膜进行图案化来形成发射极电极EE。发射极电极EE经由插塞PG被电连接到发射极区NE和基极区PB。
尽管这里未示出，但是到达栅电极GE的部分的用于栅电极的接触孔也以与图12和图13中相同的步骤形成。而且，在用于栅电极的接触孔内部形成插塞，并且在与发射极电极EE相同的层中的栅极布线GW以与图15和图16中相同的步骤形成。
在区域2A中，接触孔CH3以与图12和图13中相同的步骤被形成在电阻元件10上，并且插塞PG以与图15和图16中相同的步骤被形成在接触孔CH3中。而且，区域2A中的接触孔CH3的开口宽度不必与区域1A中的接触孔CH2的开口宽度相同，并且可以被自由地设置。
这里，如果试图在图10所示的状态下同时在区域2A和区域1A中形成接触孔，则由于在绝缘膜1F2的上表面上存在水平差，在用于形成接触孔的抗蚀剂图案的显影中可能发生散焦。因此，需要针对每个区域单独形成接触孔。然而，在第一实施例中不会出现这样的问题，因为绝缘膜IF2的上表面被平坦化，并且接触孔可以同时被形成在区域2A和区域1A中。
此后，在半导体衬底SUB的背表面侧上形成场停止区NS、集电极区PC和集电极电极CE。首先，抛光半导体衬底SUB的背表面以减小半导体衬底SUB的厚度。接下来，通过从半导体衬底SUB的背表面侧执行离子注入来形成n型场停止区NS和p型集电极区PC。接下来，在于半导体衬底SUB的背表面侧露出的集电极区PC的表面上，通过例如溅射法形成由诸如氮化钛膜的金属膜制成的集电极电极CE。
如上所述，图2和图3所示的结构可以被获得，并且根据第一实施例的半导体器件100被制造。
第二实施例
下面将参考图17描述根据第二实施例的半导体器件100。在下文中，将主要描述与第一实施例的不同点，省略对与第一实施例重叠的点的描述。
如图17所示，第二实施例的层间绝缘膜IL还包括在绝缘膜IF1和绝缘膜IF2之间的绝缘膜IF3。绝缘膜IF3是含磷的氧化硅膜并且是PSG膜。此外，第二实施例的绝缘膜IF1是通过CVD法形成的TEOS(四乙氧基硅烷)膜。
在第二实施例中，绝缘膜IF1的厚度例如为60至
Figure BDA0003942210240000151
绝缘膜IF3的厚度例如为1000至/>
Figure BDA0003942210240000152
而且，绝缘膜IF2的厚度大于绝缘膜IF1和绝缘膜IF3的厚度，并且例如为6000至/>
Figure BDA0003942210240000153
Figure BDA0003942210240000154
为了形成这种绝缘膜IF3，在图8中形成绝缘膜IF1的步骤和图9中形成绝缘膜IF2的步骤之间执行形成绝缘膜IF3的步骤。即，通过例如CVD法在绝缘膜IF1上形成绝缘膜IF3。此后，在绝缘膜IF3上形成绝缘膜IF2。
另外，还对绝缘膜IF3执行图13的各向同性蚀刻工艺。因此，第二接触孔CH2也被形成在绝缘膜IF3中。
同样在第二实施例中，增加绝缘膜IF2的厚度，使得绝缘膜IF2用作层间绝缘膜IL的主要部分，并且在第二实施例中也可以获得与第一实施例相同的效果。
另外，绝缘膜IF1在第一实施例中是通过热氧化法来形成的。因此，栅绝缘膜GI可能在沟槽TR的上部附近被再氧化和加厚。结果，可能出现阈值电压变化的问题。另一方面，绝缘膜IF1在第二实施例中是通过CVD法来形成的。因此，第二实施例具有不太可能发生上述问题的优势。
另一方面，CVD膜的膜质量比热氧化物膜的膜质量粗糙。因此，如果绝缘膜IF1的厚度被设置为约60至
Figure BDA0003942210240000155
则可能不足以发挥防止磷从绝缘膜IF2扩散的功能。因此，可以通过在绝缘膜IF1和绝缘膜IF2之间形成绝缘膜IF3来防止磷的扩散。由于磷从绝缘膜IF3(PSG膜)的扩散小于从绝缘膜IF2(BPSG膜)的扩散，即使薄绝缘膜IF1也可以防止磷从绝缘膜IF3的扩散。
第三实施例
下面将参考图18描述根据第三实施例的半导体器件100。在下文中，将主要描述与第一实施例的不同点，省略对与第一实施例重叠的点的描述。
如图18所示，在第三实施例中，绝缘膜IF1是栅绝缘膜G1的部分。另外，被形成在沟槽TR外部的半导体层ND上的绝缘膜IF1的厚度小于在沟槽TR内部形成的栅绝缘膜GI的厚度。在第三实施例中，绝缘膜IF1的厚度也是100至
Figure BDA0003942210240000161
为了形成这种绝缘膜IF1，在图7的步骤中对在半导体层ND上形成的栅绝缘膜G1执行各向同性蚀刻工艺。尽管在第一实施例中完全去除栅绝缘膜GI，但是在第三实施例中通过减小其厚度来留下栅绝缘膜GI。该留下的栅绝缘膜G1用作绝缘膜IF1。
在第三实施例中，与第一实施例相比，可以简化制造过程，因为不必重新形成绝缘膜IF1。因此，第三实施例优于第一实施例之处在于能够抑制制造成本。
另一方面，与重新形成绝缘膜IF1的情况相比，难以通过各向同性蚀刻工艺调整绝缘膜IF1的厚度。即，绝缘膜IF1的厚度可能变化。担心当形成第二接触孔时，绝缘膜IF1的厚度的变化引起杂质在后续离子注入中的注入深度的变化和第二接触孔的开口宽度的变化。因此，第一实施例优于第三实施例之处在于可以提高绝缘膜IF1的厚度的精度。
第四实施例
下面将参考图19描述根据第四实施例的半导体器件100。在下文中，将主要描述与第一实施例的不同点，省略对与第一实施例重叠的点的描述。
在第一实施例中，在图8的步骤中，在形成绝缘膜IF1之后，使用绝缘膜IF1作为贯通膜的离子注入被执行，以形成基极区PB和发射极区NE。
在第四实施例中，如图19所示，在离子注入之前通过例如热氧化法或CVD法在半导体层ND上形成由氧化硅膜制成的绝缘膜IF4。接下来，执行使用绝缘膜IF4作为贯通膜的离子注入。然后，在离子注入之后，通过各向同性蚀刻工艺去除绝缘膜IF4。此后，在半导体层ND上形成绝缘膜IF1。随后的步骤与第一实施例中的步骤相同。
如果使用绝缘膜IF1作为贯通膜的离子注入如在第一实施例中被执行，则存在绝缘膜IF1的膜质量劣化和防止磷从绝缘膜IF2扩散的功能劣化的担忧。因此，通过如在第四实施例中在离子注入时使用与绝缘膜IF1不同的绝缘膜IF4，可以防止绝缘膜IF1的膜质量的劣化。
应注意，第四实施例的技术也可以应用于第二实施例。
在上文中，已经基于实施例具体描述了本发明，但是不言而喻，本发明不限于上述实施例，并且可以在不脱离其要点的范围内以各种方式进行修改。
例如，在上述实施例中，IGBT被示为在区域1A中形成的器件的示例，但是上述实施例中公开的技术不仅可以应用于IGBT，而且可以应用于具有垂直沟槽栅极的功率MOSFET。

Claims (17)

1.一种半导体器件，包括：
半导体衬底，具有第一导电类型的半导体层；
第二导电类型的第一杂质区，被形成在所述半导体层中，所述第二导电类型与所述第一导电类型相反；
所述第一导电类型的第二杂质区，被形成在所述第一杂质区中；
沟槽，贯穿所述第一杂质区和所述第二杂质区并且到达所述半导体层；
栅绝缘膜，被形成在所述沟槽内部；
栅电极，被形成在所述栅绝缘膜上以填充所述沟槽的内部；
层间绝缘膜，被形成在所述半导体层上；
接触孔，贯穿所述层间绝缘膜和所述第二杂质区并且到达所述第一杂质区；以及
插塞，填充所述接触孔的内部并且被电连接到所述第一杂质区和所述第二杂质区，
其中所述层间绝缘膜包括：
第一绝缘膜，被形成在所述半导体层上；以及
第二绝缘膜，被形成在所述第一绝缘膜上，
其中所述第一绝缘膜是氧化硅膜，
其中所述第二绝缘膜是BPSG膜，
其中所述第二绝缘膜的厚度大于所述第一绝缘膜的厚度，
其中所述接触孔由以下项形成：
第一接触孔，贯穿所述第二杂质区并且到达所述第一杂质区；以及
第二接触孔，被形成在所述第一绝缘膜和所述第二绝缘膜中并且与所述第一接触孔连通，以及
其中所述第二接触孔的开口宽度大于所述第一接触孔的开口宽度。
2.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜的厚度小于所述栅绝缘膜的厚度。
3.根据权利要求2所述的半导体器件，
其中所述第一绝缘膜的厚度等于或小于所述栅绝缘膜的厚度的一半。
4.根据权利要求1所述的半导体器件，
其中所述层间绝缘膜还包括在所述第一绝缘膜与所述第二绝缘膜之间的第三绝缘膜，
其中所述第三绝缘膜是PSG膜，
其中所述第二绝缘膜的厚度大于所述第三绝缘膜的厚度，并且
其中所述第二接触孔也被形成在所述第三绝缘膜中。
5.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜是所述栅绝缘膜的部分，并且
其中被形成在所述沟槽外部的所述半导体层上的所述第一绝缘膜的厚度小于被形成在所述沟槽内部的所述栅绝缘膜的厚度。
6.根据权利要求1所述的半导体器件，
其中所述插塞由阻挡金属膜和导电膜的堆叠膜形成，并且
其中，在所述接触孔内部，硅化物膜被形成在所述第一杂质区的上表面和侧表面上，所述硅化物膜是被包含在所述阻挡金属膜中的金属材料与硅的合金膜。
7.一种制造半导体器件的方法，包括：
(a)制备半导体衬底，所述半导体衬底具有第一导电类型的半导体层；
(b)在所述半导体层中形成沟槽；
(c)在所述沟槽内部形成栅绝缘膜；
(d)在所述栅绝缘膜上形成栅电极以填充所述沟槽的内部；
(e)在所述半导体层上形成所述第一绝缘膜；
(f)在所述半导体层中形成第二导电类型的第一杂质区，所述第二导电类型与所述第一导电类型相反；
(g)在所述第一杂质区中形成所述第一导电类型的第二杂质区；
(h)在所述第一绝缘膜上形成第二绝缘膜，由此在所述半导体层上形成包括所述第二绝缘膜和所述第一绝缘膜的层间绝缘膜，所述第二绝缘膜的厚度大于所述第一绝缘膜的厚度；
(i)形成接触孔，所述接触孔贯穿所述层间绝缘膜和所述第二杂质区并且到达所述第一杂质区；以及
(j)形成与所述第一杂质区和所述第二杂质区电连接的插塞，以填充所述接触孔的内部，
其中所述第一绝缘膜是氧化硅膜，
其中所述第二绝缘膜是BPSG膜，并且
其中所述(i)包括：
(i1)在所述第二绝缘膜、所述第一绝缘膜、所述第二杂质区和所述第一杂质区中形成第一接触孔；以及
(i2)在所述(i1)之后，对所述第二绝缘膜和所述第一绝缘膜执行各向同性蚀刻过程，由此在所述第二绝缘膜和所述第一绝缘膜中形成第二接触孔，所述第二接触孔的开口宽度大于所述第一接触孔的开口宽度并且与所述第一接触孔连通。
8.根据权利要求7所述的方法，
其中所述第一绝缘膜的厚度小于所述栅绝缘膜的厚度。
9.根据权利要求8所述的方法，
其中所述第一绝缘膜的厚度等于或小于所述栅绝缘膜的厚度的一半。
10.根据权利要求8所述的方法，
其中所述第一绝缘膜是通过热氧化法来形成的。
11.根据权利要求7所述的方法，
其中在所述(h)中，通过CVD法形成所述第二绝缘膜并且然后对所述第二绝缘膜执行热处理，并且
其中在所述热处理之后的所述第二绝缘膜的上表面比在所述热处理之前的所述第二绝缘膜的上表面更平坦化。
12.根据权利要求11所述的方法，
其中在所述(d)中，在所述半导体衬底的与其中形成有所述沟槽的区域不同的半导体元件形成区域中，与所述栅电极位于同一层中的第一导电膜被形成在所述半导体层上，
其中在所述(h)中，所述第二绝缘膜被形成为覆盖在所述半导体元件形成区域中的所述第一导电膜，并且
其中在所述第一导电膜上形成的所述第二绝缘膜的厚度大于在所述热处理之前的所述第一导电膜的厚度。
13.根据权利要求7所述的方法，
其中所述(h)还包括：在形成所述第二绝缘膜之前在所述第一绝缘膜上形成第三绝缘膜，所述第三绝缘膜的厚度小于所述第二绝缘膜的厚度并且由PSG膜制成，
其中所述第二绝缘膜被形成在所述第三绝缘膜上，
其中所述层间绝缘膜包括所述第一绝缘膜、所述第二绝缘膜和所述第三绝缘膜，
其中在所述(i1)中，第一接触孔也被形成在所述第三绝缘膜中，并且
其中在所述(i2)中，还对所述第三绝缘膜执行所述各向同性蚀刻过程，并且所述第二接触孔还被形成在所述第三绝缘膜中。
14.根据权利要求7所述的方法，
其中在所述(c)中，所述栅绝缘膜还被形成在所述沟槽外部的所述半导体层上，并且
其中在所述沟槽外部的所述半导体层上形成的所述栅绝缘膜在所述(d)和所述(e)之间被去除。
15.根据权利要求7所述的方法，
其中在所述(c)中，所述栅绝缘膜还被形成在所述沟槽外部的所述半导体层上，
其中在所述(e)中，所述第一绝缘膜是通过对在所述沟槽外部的所述半导体层上形成的所述栅绝缘膜执行各向同性蚀刻过程来形成的，以及
其中在所述沟槽外部的所述半导体层上形成的所述第一绝缘膜的厚度小于在所述沟槽内部形成的所述栅绝缘膜的厚度。
16.根据权利要求7所述的方法，还包括：
(k)在所述(f)和所述(g)之前，在所述半导体层上形成第四绝缘膜，
其中所述第一杂质区和所述第二杂质区是通过在所述半导体层上存在所述第四绝缘膜的状态下执行离子注入来形成的，以及
其中所述(e)在所述(f)和所述(g)之后在所述第四绝缘膜已被去除的状态下被执行。
17.根据权利要求7所述的方法，
其中所述(j)包括：
(j1)在所述接触孔内部形成阻挡金属膜；
(j2)对所述阻挡金属膜执行热处理，由此在所述接触孔内部在所述第一杂质区的上表面和侧表面上形成硅化物膜，所述硅化物膜是被包含在所述阻挡金属膜中的金属材料与硅的合金膜；以及
(j3)在所述阻挡金属膜上形成第二导电膜以填充所述接触孔的内部。
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