CN116225135A - 一种低压差线性稳压器 - Google Patents

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CN116225135A CN202310524116.4A CN202310524116A CN116225135A CN 116225135 A CN116225135 A CN 116225135A CN 202310524116 A CN202310524116 A CN 202310524116A CN 116225135 A CN116225135 A CN 116225135A
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Abstract

本发明揭示了一种低压差线性稳压器，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；误差放大电路接收带隙基准电路提供的基准电压和功率输出及反馈电路提供的反馈电压并将输出连至缓冲电路，缓冲电路对误差放大器输出信号进行缓冲后连至功率输出及反馈电路，功率输出及反馈电路将反馈电压输出至误差放大电路的同相输入端，衬底偏置电路接收带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，衬底偏置电阻分别连接缓冲电路和功率输出及反馈电路中PMOS管的源极和漏极。本发明能够降低对制造工艺、最小工作电源电压的要求，并降低了电路的复杂性、芯片面积及功耗。

Description

一种低压差线性稳压器
技术领域
本发明涉及集成电路设计领域，特别是涉及一种低压差线性稳压器。
背景技术
LDO（Low Dropout Regulator , 低压差线性稳压器）是一种应用于便携式电子设备中的电源芯片，它具有低压差、低噪声、低静态功耗以及输出电流大等突出特点。
LDO通常由误差放大器、功率管、电阻反馈网络等构成。为了获得较大的输出电流，功率管尺寸通常较大，因此其栅极有较大的寄生电容。如果误差放大器的输出直接接功率管的栅极，会使得在低负载电流下误差放大器输出端极点与LDO输出端极点靠得很近，影响LDO的稳定性。在误差放大器与功率管间加入缓冲级是一种常见做法，能够将功率管栅极处的极点提升至单位增益带宽以外，同时减小误差放大器输出级的负载电容，改善LDO的稳定性。
该缓冲级通常可由PMOS或NMOS实现。PMOS Buffer结构简单，但引入了一个Vgs电压，提高了对电源电压的要求，减小了功率管的栅源电压，同样的负载电流需要增加功率管的面积。NMOS Buffer则通常需要Charge Pump电路提高NMOS栅极的电压，这增加了电路复杂性及功耗；或者使用Native NMOS，但在工艺、温度及衬偏效应的影响下，Native NMOS的Vgs电压有较大变化，会影响部分条件下LDO的环路增益，进而影响LDO的线性调整率、负载调整率等性能。特殊的耗尽型NMOS能够满足要求，但提高了对工艺的要求，且需要额外增加掩模版，增加了芯片成本。
发明内容
本发明的目的在于，提供一种低压差线性稳压器，能够降低对制造工艺、最小工作电源电压的要求，并降低了电路的复杂性、芯片面积及功耗。
为达到上述目的，本发明提供一种低压差线性稳压器，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；
所述误差放大电路接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路，所述缓冲电路对所述误差放大电路的输出进行缓冲后连至所述功率输出及反馈电路，所述功率输出及反馈电路将反馈电压输出至所述误差放大电路的同相输入端，所述衬底偏置电路接收所述带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，所述衬底偏置电阻分别连接所述缓冲电路和所述功率输出及反馈电路中PMOS管的源极和漏极；
所述缓冲电路包括第一PMOS管、第二PMOS管和第一NMOS管；所述功率输出及反馈电路包括第三PMOS管和分压反馈子电路；
所述第一PMOS管的栅极连接所述误差放大电路的输出端，源极连接所述第三PMOS管的栅极和所述第二PMOS管的漏极，漏极连接所述第一NMOS管的漏极；所述第二PMOS管的源极连接电源电压，栅极连接控制电压；所述第一NMOS管的源极接地，栅极连接控制电压；所述第三PMOS管的源极连接电源电压，漏极连接所述分压反馈子电路的一端；所述分压反馈子电路的另一端接地；所述分压反馈子电路将反馈电压输出至所述误差放大电路的同相输入端；所述衬底偏置电阻连接所述第一PMOS管和所述第三PMOS管的源极和衬底。
进一步的，所述缓冲电路还包括第四PMOS管和第二NMOS管；所述第四PMOS管漏极连接所述第一PMOS管的源极和所述第二NMOS管的漏极，源极连接电源电压，栅极连接控制电压；所述第二NMOS管栅极连接所述第一NMOS管的漏极，源极接地。
进一步的，所述衬底偏置电阻包括第一电阻、第二电阻和第三电阻；所述第一电阻一端连接电源电压，另一端连接所述第三PMOS管的衬底和所述第三电阻的一端；所述第二电阻一端连接所述第一PMOS管的衬底，另一端连接所述第一PMOS管的源极和所述第三PMOS管的栅极。
进一步的，所述衬底偏置电路包括第三NMOS管和第四NMOS管；所述第三NMOS管的漏极连接所述第二电阻另一端；所述第四NMOS管的漏极连接所述第三电阻的另一端；所述第三NMOS管、第四NMOS管和第一NMOS管共栅极，且源极均接地。
进一步的，所述分压反馈子电路包括串联的第四电阻和第五电阻；所述误差放大电路的同相输入端连接于所述第四电阻与所述第五电阻之间；所述第四电阻的一端与所述第三PMOS管的漏极相连。
进一步的，所述分压反馈子电路还包括第五NMOS管；所述第五NMOS管的漏极连接所述第五电阻一端，源极接地，栅极连接控制电压。
进一步的，还包括滤波电容；所述滤波电容的一端连接于所述第四电阻，另一端接地。
进一步的，还包括补偿电容；所述补偿电容两端分别与所述误差放大电路和所述第四电阻的一端相连。
进一步的，所述误差放大电路包括第一运算放大器；所述第一运算放大器接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路。
进一步的，所述带隙基准电路包括第二运算放大器、第一晶体管、第二晶体管、第六电阻、第七电阻、第八电阻、可调节电阻、第六NMOS管、第七NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管以及第十三PMOS管；
所述第二运算放大器的输出端连接所述第六PMOS管、第八PMOS管、第十PMOS管和第十二PMOS管的栅极，正向输入端连接于所述第七电阻，反相输入端连接于所述第八电阻；所述第六电阻一端和所述第七电阻一端连接所述第九PMOS管的漏极；所述第六电阻另一端连接所述第一晶体管的发射极；所述第八电阻一端和所述第二晶体管的发射极皆连接所述第十一PMOS管的漏极；所述第一晶体管和所述第二晶体管的基极和集电极以及所述第七电阻和所述第八电阻的另一端均接地；所述可调节电阻一端连接于所述第十三PMOS管的漏极，另一端接地；所述第六NMOS管和所述第七NMOS管共栅极，且源极均接地；所述第六PMOS管的漏极连接所述第六NMOS管的漏极和栅极；所述第七NMOS管的漏极连接所述第七PMOS管的漏极和栅极；
所述第六PMOS管、第七PMOS管、第八PMOS管、第十PMOS管以及第十二PMOS管的源极皆连接于电源电压；所述第七PMOS管、第九PMOS管、第十一PMOS管和第十三PMOS管共栅极；所述第九PMOS管的源极连接所述第八PMOS管的漏极；所述第十一PMOS管的源极连接所述第十PMOS管的漏极；所述第十三PMOS管的源极连接所述第十二PMOS管的漏极。
通过上述技术方案，本发明相比于现有技术至少具有如下有益效果：
本发明通过第二PMOS、第一NMOS构成的偏置给第一PMOS管提供偏置电流，第三NMOS管通过偏置电流，在第二电阻上形成电压，使得第一PMOS管的源极和衬底有个偏压，减小第一PMOS管的阈值电压，同理，第一电阻在第三PMOS管源极和衬底形成偏压，减小第三PMOS管的阈值电压，从而降低了对电源电压的要求，在同样的负载电流下可以减小功率管的面积，从而减小整个模块的面积。
另外，第一PMOS管、第三PMOS管尺寸减小，使第一PMOS管、第三PMOS管栅极寄生电容减小，使用较小的补偿电容Cc即可获得良好的LDO环路稳定性；在同等电流下，LDO环路带宽得到提高，从而提升了瞬态特性。
整体来说，通过使用衬底偏置降低缓冲电路和输出功率及反馈电路中PMOS管的阈值电压，不仅降低对电源电压的要求，也可以减小缓冲电路和功率管的面积，降低电路复杂性及功耗。
附图说明
图1为本发明一实施例中低压差线性稳压器的示意图；
图2为本发明一实施例中带隙基准电路的示意图。
具体实施方式
下面将结合附图对本发明的一种低压差线性稳压器进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示，本实施例中提出了一种低压差线性稳压器，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路。
具体的，所述误差放大电路接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路，所述缓冲电路将所述误差放大电路的输出进行缓冲后连至所述功率输出及反馈电路，所述功率输出及反馈电路将反馈电压输出至所述误差放大电路的同相输入端，所述衬底偏置电路接收所述带隙基准电路提供的偏置电压产生基准电流流过所述衬底偏置电阻，所述衬底偏置电阻分别连接所述缓冲电路和所述功率输出及反馈电路中PMOS管的源极和漏极。其中，输出指的是输出信号。
在本实施例中，所述缓冲电路包括第一PMOS管、第二PMOS管和第一NMOS管；所述功率输出及反馈电路包括第三PMOS管和分压反馈子电路。
具体的，所述第一PMOS管的栅极连接所述误差放大电路的输出端，源极连接所述第三PMOS管的栅极和所述第二PMOS管的漏极，漏极连接所述第一NMOS管的漏极；所述第二PMOS管的源极连接电源电压，栅极连接控制电压；所述第一NMOS管的源极接地，栅极连接控制电压；所述第三PMOS管的源极连接电源电压，漏极连接所述分压反馈子电路的一端；所述分压反馈子电路的另一端接地；所述分压反馈子电路将反馈电压输出至所述误差放大电路的同相输入端；所述衬底偏置电阻连接所述第一PMOS管的源极和衬底。进一步的，所述衬底偏置电阻连接所述第一PMOS管的源极和衬底。
在本实施例中，所述缓冲电路还包括第四PMOS管和第二NMOS管。具体的，所述第四PMOS管漏极连接所述第一PMOS管的源极和第二NMOS管的漏极，源极连接电源电压，栅极连接控制电压；所述第二NMOS管栅极连接所述第一NMOS管的漏极，源极接地。
其中，第四PMOS管为使能开关。
在本实施例中，所述衬底偏置电阻包括第一电阻、第二电阻和第三电阻。具体的，所述第一电阻一端连接电源电压，另一端连接所述第三PMOS管的衬底和所述第三电阻的一端；所述第二电阻一端连接所述第一PMOS管的衬底，另一端连接所述第一PMOS管的源极和所述第三PMOS管的栅极。
此外，所述衬底偏置电路包括第三NMOS管和第四NMOS管。具体的，所述第三NMOS管的漏极连接所述第二电阻另一端；所述第四NMOS管的漏极连接所述第三电阻的另一端；所述第三NMOS管、第四NMOS管和第一NMOS管共栅极，且源极均接地。
在本实施例中，所述分压反馈子电路包括串联的第四电阻和第五电阻；所述误差放大电路的同相输入端连接于所述第四电阻与所述第五电阻之间；所述第四电阻的一端与所述第三PMOS管的漏极相连。
另外，所述分压反馈子电路还包括第五NMOS管。进一步的，所述第五NMOS管的漏极连接所述第五电阻一端，源极接地，栅极连接控制电压。
其中，第五NMOS管为使能开关。
此外，本实施例还包括补偿电容，即图1中的补偿电容Cc；所述补偿电容两端分别与所述误差放大电路和所述第四电阻的一端相连。
在本实施例中，由于流过第一电阻和第二电阻的电流是基准电流等于VTlnN/R6，其中VT为晶体管的热电压，N为第一晶体管与第二晶体管发射结面积之比，使得形成的衬底偏压分别等于
Figure SMS_1
和/>
Figure SMS_2
，两个衬底偏压随工艺、电源电压变化很小，从而能够避免衬底偏压变化太大导致第一PMOS管和第三PMOS管Source-Bulk寄生二极管导通或出现大的漏电，使得第一PMOS管和第三PMOS管的性能比较稳定。
另外，由于LDO正常工作需要满足以下：VDDA≥VEA+Vgs,MP1+ Vgs,MP3≥Vdsat,op+Vgs,MP1+Vgs,MP3>Vdsat,op+Vth,MP1+Vdsat,MP1+Vth,MP3+Vdsat,MP3。由此可见，Vth,MP1，Vth,MP3减小，降低了VDDA的最小值；VDDA满足要求后，根据PMOS管饱和区电流公式：
Figure SMS_3
，降低Vth,MP1，Vth,MP3，在同样的电流Ids下，W/L可以减小，即可以减小MP1、MP3的W/L，因此可以减小整个模块的面积。由于MP1、MP3的面积减小，栅极寄生电容减小，使用较小的补偿电容Cc即可获得良好的LDO环路稳定性；在同等电流下，LDO环路带宽得到提高，从而提升了瞬态特性。其中，op表示运算放大器OPAMP1。
在本实施例中，MP1为第一PMOS管；MP2为第二PMOS管；MP3为第三PMOS管；MP4为第四PMOS管；MP5为第五PMOS管；MP6为第六PMOS管；MP7为第七PMOS管；MP8为第八PMOS管；MP9为第九PMOS管；MP10为第十PMOS管；MP11为第十一PMOS管；MP12为第十二PMOS管；MP13为第十三PMOS管。
以及MN1为第一NMOS管；MN2为第二NMOS管；MN3为第三NMOS管；MN4为第四NMOS管；MN5为第五NMOS管；MN6为第六NMOS管；MN7为第七NMOS管。
此外，本实施例还包括滤波电容，即图1中的滤波电容CL；所述滤波电容的一端连接于所述第四电阻，另一端接地。
此外，如图2所示，在一具体示例中，所述带隙基准电路包括第二运算放大器、第一晶体管、第二晶体管、第六电阻、第七电阻、第八电阻、可调节电阻、第六NMOS管、第七NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管以及第十三PMOS管。
具体的，所述第二运算放大器的输出端连接所述第六PMOS管、第八PMOS管、第十PMOS管和第十二PMOS管的栅极，正向输入端连接于所述第七电阻，反相输入端连接于所述第八电阻；所述第六电阻一端和所述第七电阻一端连接所述第九PMOS管的漏极；所述第六电阻另一端连接所述第一晶体管的发射极；所述第八电阻一端和所述第二晶体管的发射极皆连接所述第十一PMOS管的漏极；所述第一晶体管和所述第二晶体管的基极和集电极以及所述第七电阻和所述第八电阻的另一端均接地；所述可调节电阻一端连接于所述第十三PMOS管的漏极，另一端接地；所述第六NMOS管和所述第七NMOS管共栅极，且源极均接地；所述第六PMOS管的漏极连接所述第六NMOS管的漏极和栅极；所述第七NMOS管的漏极连接所述第七PMOS管的漏极和栅极；
进一步的，所述第六PMOS管、第七PMOS管、第八PMOS管、第十PMOS管以及第十二PMOS管的源极皆连接于电源电压；所述第七PMOS管、第九PMOS管、第十一PMOS管和第十三PMOS管共栅极；所述第九PMOS管的源极连接所述第八PMOS管的漏极；所述第十一PMOS管的源极连接所述第十PMOS管的漏极；所述第十三PMOS管的源极连接所述第十二PMOS管的漏极。
另外，本实施例的衬底偏置电路电流也可以通过其他方式实现，例如等于VBE/R，亦可只在缓冲电路或功率输出电路一处使用衬底偏置，同样可以获得良好的效果。
在本实施方式中，首先，带隙基准电路产生基准电压，第一运算放大器会对正负极接收到的反馈电压与基准电压进行反馈控制，使得第一运算放大器的正负输入端电压相等，即第四电阻以及第五电阻中间结点的电压等于基准电压；然后控制第三PMOS管导通阻抗，实现恒定的输出电压。
综上所述，本发明提出的一种低压差线性稳压器具有如下优势：
本发明通过第二PMOS、第一NMOS构成的偏置给第一PMOS管提供偏置电流，第三NMOS管通过偏置电流，在第二电阻上形成电压，使得第一PMOS管的源极和衬底有个偏压，减小第一PMOS管的阈值电压，同理，第一电阻在第三PMOS管源极和衬底形成偏压，减小第三PMOS管的阈值电压，从而降低了对电源电压的要求，在同样的负载电流下可以减小功率管的面积，从而减小整个模块的面积。
另外，第一PMOS管、第三PMOS管尺寸减小，使第一PMOS管、第三PMOS管栅极寄生电容减小，使用较小的补偿电容Cc即可获得良好的LDO环路稳定性；在同等电流下，LDO环路带宽得到提高，从而提升了瞬态特性。
整体来说，通过使用衬底偏置降低缓冲电路和输出功率及反馈电路中PMOS管的阈值电压，不仅降低对电源电压的要求，也可以减小缓冲电路和功率管的面积，降低电路复杂性及功耗。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种低压差线性稳压器，其特征在于，包括带隙基准电路、误差放大电路、缓冲电路、功率输出及反馈电路和衬底偏置电路；
所述误差放大电路接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路，所述缓冲电路对所述误差放大电路的输出进行缓冲后连至所述功率输出及反馈电路，所述功率输出及反馈电路将反馈电压输出至所述误差放大电路的同相输入端，所述衬底偏置电路接收所述带隙基准电路提供的偏置电压产生基准电流流过衬底偏置电阻，所述衬底偏置电阻分别连接所述缓冲电路和所述功率输出及反馈电路中PMOS管的源极和漏极；
所述缓冲电路包括第一PMOS管、第二PMOS管和第一NMOS管；所述功率输出及反馈电路包括第三PMOS管和分压反馈子电路；
所述第一PMOS管的栅极连接所述误差放大电路的输出端，源极连接所述第三PMOS管的栅极和所述第二PMOS管的漏极，漏极连接所述第一NMOS管的漏极；所述第二PMOS管的源极连接电源电压，栅极连接控制电压；所述第一NMOS管的源极接地，栅极连接控制电压；所述第三PMOS管的源极连接电源电压，漏极连接所述分压反馈子电路的一端；所述分压反馈子电路的另一端接地；所述分压反馈子电路将反馈电压输出至所述误差放大电路的同相输入端；所述衬底偏置电阻连接所述第一PMOS管和所述第三PMOS管的源极和衬底。
2.如权利要求1所述的低压差线性稳压器，其特征在于，所述缓冲电路还包括第四PMOS管和第二NMOS管；所述第四PMOS管漏极连接所述第一PMOS管的源极和所述第二NMOS管的漏极，源极连接电源电压，栅极连接控制电压；所述第二NMOS管栅极连接所述第一NMOS管的漏极，源极接地。
3.如权利要求1所述的低压差线性稳压器，其特征在于，所述衬底偏置电阻包括第一电阻、第二电阻和第三电阻；所述第一电阻一端连接电源电压，另一端连接所述第三PMOS管的衬底和所述第三电阻的一端；所述第二电阻一端连接所述第一PMOS管的衬底，另一端连接所述第一PMOS管的源极和第三PMOS管的栅极。
4.如权利要求3所述的低压差线性稳压器，其特征在于，所述衬底偏置电路包括第三NMOS管和第四NMOS管；所述第三NMOS管的漏极连接所述第二电阻另一端；所述第四NMOS管的漏极连接所述第三电阻的另一端；所述第三NMOS管、第四NMOS管和第一NMOS管共栅极，且源极均接地。
5.如权利要求1所述的低压差线性稳压器，其特征在于，所述分压反馈子电路包括串联的第四电阻和第五电阻；所述误差放大电路的同相输入端连接于所述第四电阻与所述第五电阻之间；所述第四电阻的一端与所述第三PMOS管的漏极相连。
6.如权利要求5所述的一种低压差线性稳压器，其特征在于，所述分压反馈子电路还包括第五NMOS管；所述第五NMOS管的漏极连接所述第五电阻一端，源极接地，栅极连接控制电压。
7.如权利要求5所述的低压差线性稳压器，其特征在于，还包括滤波电容；所述滤波电容的一端连接于所述第四电阻，另一端接地。
8.如权利要求5所述的低压差线性稳压器，其特征在于，还包括补偿电容；所述补偿电容两端分别与所述误差放大电路和所述第四电阻的一端相连。
9.如权利要求1所述的低压差线性稳压器，其特征在于，所述误差放大电路包括第一运算放大器；所述第一运算放大器接收所述带隙基准电路提供的基准电压和所述功率输出及反馈电路提供的反馈电压并将输出连至所述缓冲电路。
10.如权利要求1所述的低压差线性稳压器，其特征在于，所述带隙基准电路包括第二运算放大器、第一晶体管、第二晶体管、第六电阻、第七电阻、第八电阻、可调节电阻、第六NMOS管、第七NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管以及第十三PMOS管；
所述第二运算放大器的输出端连接所述第六PMOS管、第八PMOS管、第十PMOS管和第十二PMOS管的栅极，正向输入端连接于所述第七电阻，反相输入端连接于所述第八电阻；所述第六电阻一端和所述第七电阻一端连接所述第九PMOS管的漏极；所述第六电阻另一端连接所述第一晶体管的发射极；所述第八电阻一端和所述第二晶体管的发射极皆连接所述第十一PMOS管的漏极；所述第一晶体管和所述第二晶体管的基极和集电极以及所述第七电阻和所述第八电阻的另一端均接地；所述可调节电阻一端连接于所述第十三PMOS管的漏极，另一端接地；所述第六NMOS管和所述第七NMOS管共栅极，且源极均接地；所述第六PMOS管的漏极连接所述第六NMOS管的漏极和栅极；所述第七NMOS管的漏极连接所述第七PMOS管的漏极和栅极；
所述第六PMOS管、第七PMOS管、第八PMOS管、第十PMOS管以及第十二PMOS管的源极皆连接于电源电压；所述第七PMOS管、第九PMOS管、第十一PMOS管和第十三PMOS管共栅极；所述第九PMOS管的源极连接所述第八PMOS管的漏极；所述第十一PMOS管的源极连接所述第十PMOS管的漏极；所述第十三PMOS管的源极连接所述第十二PMOS管的漏极。
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