CN116190514B - 发光二极管外延片及其制备方法、led - Google Patents

发光二极管外延片及其制备方法、led Download PDF

Info

Publication number
CN116190514B
CN116190514B CN202310466180.1A CN202310466180A CN116190514B CN 116190514 B CN116190514 B CN 116190514B CN 202310466180 A CN202310466180 A CN 202310466180A CN 116190514 B CN116190514 B CN 116190514B
Authority
CN
China
Prior art keywords
layer
light extraction
layers
quantum well
epitaxial wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310466180.1A
Other languages
English (en)
Other versions
CN116190514A (zh
Inventor
程龙
郑文杰
高虹
刘春杨
胡加辉
金从龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangxi Zhao Chi Semiconductor Co Ltd
Original Assignee
Jiangxi Zhao Chi Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangxi Zhao Chi Semiconductor Co Ltd filed Critical Jiangxi Zhao Chi Semiconductor Co Ltd
Priority to CN202310466180.1A priority Critical patent/CN116190514B/zh
Publication of CN116190514A publication Critical patent/CN116190514A/zh
Application granted granted Critical
Publication of CN116190514B publication Critical patent/CN116190514B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

本发明公开了一种发光二极管外延片及其制备方法、LED，所述发光二极管外延片包括衬底及依次层叠于所述衬底上的缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。本发明提供的发光二极管外延片，其能够降低发光二极管内部全反射，提高轴向光提取效率，提升发光二极管的发光效率。

Description

发光二极管外延片及其制备方法、LED
技术领域
本发明涉及光电技术领域，尤其涉及一种发光二极管外延片及其制备方法、LED。
背景技术
相对于传统的第一、二代半导体材料，第三代半导体材料具有禁带宽度大，介电常数小，功率密度大，抗辐照能力强，化学性质稳定等独特优点，因而在光电子器件、高频高功率、高温电子器件等多个领域备受青睐。
PSS（图形化衬底）对LEE(光提取效率)的提升主要是图形化的蓝宝石使得大角度从AlN和AlGaN处入射的光更容易逃逸出LED(发光二极管)，降低了LED内部的全反射，进而使得LEE提高。由于在LED内部发生的全反射效应，量子阱层的光在各个材料的界面的发射受到限制。由于各层材料的折射率不同，导致在不同材料的界面处会发生全反射。材料的折射率相差越大，发生全反射的临界角度越小，因此空气/蓝宝石、蓝宝石/AlN界面发生全反射的角度最小，即光在此处全反射的概率最大，光逃逸的可能性越小。
对于大多数工作在可见光和近红外波段的LED而言，发出的光主要是横向电极化(TE模式)，其光提取效率受LED结构影响较大。不同层的折射率不同造成在LED结构内部发生全反射，降低了发光LED的发光效率。
发明内容
本发明所要解决的技术问题在于，提供一种发光二极管外延片，其能够降低发光二极管内部全反射，提高轴向光提取效率，提升发光二极管的发光效率。
本发明所要解决的技术问题还在于，提供一种发光二极管外延片的制备方法，其工艺简单，能够稳定制得发光效率良好的发光二极管外延片。
为了解决上述技术问题，本发明提供了一种发光二极管外延片，包括衬底及依次层叠于所述衬底上的缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。
在一种实施方式中，所述轴向光提取层包括AlN层、AlGaN层、SiO2层、SiN层、h-BN层、BGaN层、BAlGaN层中的一种或多种组合。
优选地，所述轴向光提取层包括依次层叠的AlGaN层、AlN层和SiO2层。
更佳地，所述AlGaN层的厚度：所述AlN层的厚度：所述SiO2层的厚度=（1~3）：（1~2）：1。
在一种实施方式中，所述多量子阱层包括1~20个周期交替层叠的量子阱层和量子垒层；
所述量子垒层的厚度为5nm~100nm；
所述轴向光提取层的厚度为0.5nm~50nm；
所述量子垒层与所述轴向光提取层的厚度比为（8~13）：（4~6）。
在一种实施方式中，所述量子垒层或所述轴向光提取层的生长温度为800℃~1000℃；
所述量子阱层的生长温度为700℃~900℃。
在一种实施方式中，所述量子垒层或所述轴向光提取层的生长气氛为N2、H2和NH3的混合气体或N2和NH3的混合气体。
在一种实施方式中，所述量子垒层或所述轴向光提取层的生长压力为50torr~300torr；
所述量子阱层的生长压力为50torr~300torr。
为解决上述问题，本发明还提供了一种发光二极管外延片的制备方法，包括以下步骤：
S1、准备衬底；
S2、在所述衬底上依次沉积缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。
实施本发明，具有如下有益效果：
本发明提供的发光二极管外延片，其具有特定结构的多量子阱层，所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。需要说明的是，LED的发光模式分为TE模式及TM模式。对于生长在C平面基底上的LED结构，TE（或TM）偏振方向对应于垂直于（或平行于）C轴的电场。由于TE偏振光主要沿垂直方向传播，因此比TM偏振光更容易从LED芯片基片方向逃逸。由于不同的传播方向，在大多数LED结构中TE模式的光提取效率（LEE）要高于TM模式。但是由于在LED内部发生的全反射效应，量子阱层的光在各个材料的界面的发射受到限制，其TE发光效率下降。一般来说，光从光密介质（高折射系数）材料进入光疏介质（低折射系数）材料时发生全反射效应。由于LED结构中各层材料的折射率不同，导致在不同材料的界面处会发生全反射。材料的折射率相差越大，发生全反射的临界角度越小，因此空气的折射系数（n=1.82）与GaN折射系数(n=2.5)相差较大，其发生的反射的临界角为46.7°。本发明在所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5，与空气的折射系数相差较小，其发生的临界反射角较大，减少LED内部发生全反射，提高LED轴向光出光效率。
附图说明
图1为本发明提供的发光二极管外延片的结构示意图；
图2为本发明提供的发光二极管外延片的制备方法的流程图；
图3为本发明提供的发光二极管外延片的制备方法的步骤S2的流程图。
其中：衬底1、缓冲层2、非掺杂GaN层3、N型GaN层4、多量子阱层5、电子阻挡层6、P型半导体层7、量子阱层51、量子垒层52、轴向光提取层53。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明作进一步地详细描述。
除非另外说明或存在矛盾之处，本文中使用的术语或短语具有以下含义：
本发明中，“优选”仅为描述效果更好的实施方式或实施例，应当理解，并不构成对本发明保护范围的限制。
本发明中，以开放式描述的技术特征中，包括所列举特征组成的封闭式技术方案，也包括包含所列举特征的开放式技术方案。
本发明中，涉及到数值区间，如无特别说明，则包括数值区间的两个端点。
为解决上述问题，本发明提供了一种发光二极管外延片，如图1所示，包括衬底1及依次层叠于所述衬底1上的缓冲层2、非掺杂GaN层3、N型GaN层4、多量子阱层5、电子阻挡层6、P型半导体层7；
所述多量子阱层5包括多个交替层叠的量子阱层51和量子垒层52，所述量子垒层52中插入一层或多层轴向光提取层53，所述轴向光提取层53的折射率n＜2.5。
本发明提供的发光二极管外延片，其具有特定结构的多量子阱层，所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。需要说明的是，LED的发光模式分为TE模式及TM模式。对于生长在C平面基底上的LED结构，TE（或TM）偏振方向对应于垂直于（或平行于）C轴的电场。由于TE偏振光主要沿垂直方向传播，因此比TM偏振光更容易从LED芯片基片方向逃逸。由于不同的传播方向，在大多数LED结构中TE模式的光提取效率（LEE）要高于TM模式。但是由于在LED内部发生的全反射效应，量子阱层的光在各个材料的界面的发射受到限制，其TE发光效率下降。一般来说，光从光密介质（高折射系数）材料进入光疏介质（低折射系数）材料时发生全反射效应。由于LED结构中各层材料的折射率不同，导致在不同材料的界面处会发生全反射。材料的折射率相差越大，发生全反射的临界角度越小，因此空气的折射系数（n=1.82）与GaN折射系数(n=2.5)相差较大，其发生的反射的临界角为46.7°。本发明在所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5，与空气的折射系数相差较小，其发生的临界反射角较大，减少LED内部发生全反射，提高LED轴向光出光效率。
在一种实施方式中，所述轴向光提取层53包括AlN层、AlGaN层、SiO2层、SiN层、h-BN层、BGaN层、BAlGaN层中的一种或多种组合。优选地，所述量子垒层52为AlGaN层，所述轴向光提取层53包括依次层叠的AlGaN层、AlN层和SiO2层。其中，AlN的折射系数n=2，SiO2的折射系数n=1.47，空气的折射系数n=1.82，AlN和SiO2与空气的折射系数相差较小。更佳地，所述AlGaN层的厚度：所述AlN层的厚度：所述SiO2层的厚度=（1~3）：（1~2）：1。所述AlGaN层或所述AlN层的厚度过厚将导致量子垒层的势垒过高，发光二极管的工作电压升高。并且，厚度过厚将导致量子阱发出的光在AlGaN层或AlN层经多次全放射后衰减，降低发光二极管的出光效率。
所述多量子阱层5的具体结构如下：在一种实施方式中，所述多量子阱层5包括1~20个周期交替层叠的量子阱层51和量子垒层52；在一种实施方式中，所述量子阱层51为InGaN层，厚度为0.5nm~10nm，In组分为0.05~0.5。优选地，所述多量子阱层5包括10~15个周期交替层叠的量子阱层51和量子垒层52。所述量子垒层52的厚度为5nm~100nm；所述轴向光提取层53的厚度为0.5nm~50nm。优选地，所述量子垒层52的厚度为10nm~50nm；所述轴向光提取层53的厚度为1nm~10nm。在此条件下，最终能够获得较好的光效效果。优选地，所述量子垒层52与所述轴向光提取层53的厚度比为（8~13）：（4~6）。所述轴向光提取层的厚度过厚将导致量子阱发出的光在轴向光提取层全反射次数增多，导致发光效率下降。所述轴向光提取层的厚度过薄，处在轴的电场强度不够，则量子阱的TE模式发光减弱，轴向光强度下降。
所述多量子阱层的制备方法如下：在一种实施方式中，所述量子垒层或所述轴向光提取层的生长温度为800℃~1000℃；所述量子阱层的生长温度为700℃~900℃；所述量子垒层或所述轴向光提取层的生长气氛为N2、H2和NH3的混合气体或N2和NH3的混合气体；所述量子垒层或所述轴向光提取层的生长压力为50torr~300torr；所述量子阱层的生长压力为50torr~300torr。
综上，本发明提供的具有特定多量子阱层结构的发光二极管外延片，所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。本发明提供的发光二极管外延片能够降低发光二极管内部全反射，提高轴向光提取效率，提升发光二极管的发光效率。
相应地，本发明提供了一种发光二极管外延片的制备方法，如图2所示，包括以下步骤：
S1、准备衬底1；
在一种实施方式中，所述衬底底可选用蓝宝石衬底、SiO2蓝宝石复合衬底、硅衬底、碳化硅衬底、氮化镓衬底、氧化锌衬底中的一种；优选地，选用蓝宝石衬底。蓝宝石是目前最常用的衬底材料，蓝宝石衬底具有制备工艺成熟、价格较低、易于清洗和处理，高温下有很好的稳定性。
S2、在所述衬底1上依次沉积缓冲层2、非掺杂GaN层3、N型GaN层4、多量子阱层5、电子阻挡层6、P型半导体层7。
在一种实施方式中，如图3所示，步骤S2包括以下步骤：
S21、在衬底1上沉积缓冲层2。
优选地，选用在应用材料PVD中沉积AlN缓冲层，其厚度为10nm~20nm，采用AlN缓冲层提供了与衬底取向相同的成核中心，释放了GaN和衬底之间的晶格失配产生的应力以及热膨胀系数失配所产生的热应力，进一步的生长提供了平整的成核表面，减少其成核生长的接触角使岛状生长的GaN晶粒在较小的厚度内能连成面，转变为二维外延生长。
进一步地，将已镀完AlN缓冲层的蓝宝石衬底转入MOCVD中，在H2气氛进行预处理1min~10min，处理温度为1000℃~1200℃，再对蓝宝石衬底进行氮化处理，提升AlN缓冲层的晶体质量，并且可以有效提高后续沉积GaN外延层的晶体质量。
S22、在缓冲层2上沉积非掺杂GaN层3。
优选地，非掺杂的GaN层的生长温度为1050℃~1200℃，压力为100torr~600torr，厚度为1μm~5μm。非掺杂GaN层生长温度较高，压力较低，制备的到GaN的晶体质量较优，同时厚度随着GaN厚度的增加，压应力会通过堆垛层错释放，线缺陷减少，晶体质量提高，反向漏电降低，但提高GaN层厚度对Ga源材料消耗较大，提高了LED的外延成本。
S23、在非掺杂GaN层3沉积N型GaN层4。
优选地，N型GaN层生长温度为1050℃~1200℃，压力为100torr~600torr，厚度为2μm~3μm，Si掺杂浓度为1×1019atoms/cm3~5×1019atoms/cm3。N型GaN层为LED发光提供充足电子，N型GaN层的电阻率要比GaN层上的透明电极的电阻率高，因此足够的Si掺杂，可以有效的降低N型GaN层电阻率，另外N型GaN层具有足够的厚度可以有效释放应力发光二极管的发光效率。
S24、在N型GaN层4上沉积多量子阱层5。
所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5。优选地，所述量子垒层或所述轴向光提取层的生长温度为800℃~1000℃；所述量子阱层的生长温度为700℃~900℃；所述量子垒层或所述轴向光提取层的生长气氛为N2、H2和NH3的混合气体或N2和NH3的混合气体；所述量子垒层或所述轴向光提取层的生长压力为50torr~300torr；所述量子阱层的生长压力为50torr~300torr。所述多量子阱层的具体结构如上文所述，此处不在赘述。
S25、在多量子阱层5上沉积电子阻挡层6。
优选地，所述电子阻挡层为AlInGaN层，其厚度为10nm~40nm，其中Al组分浓度延外延层生长方向由0.1渐变至0.005，In组分含量为0.01~0.02，生长温度为900℃~1000℃，生长压力为100torr~300torr；这样既可以有效地限制电子溢流，也可以减少对空穴的阻挡，提升空穴向量子阱的注入效率，减少载流子俄歇复合，提高发光二极管的发光效率。
S26、在电子阻挡层6上沉积P型半导体层7。
优选地，所述P型半导体层的生长温度为900℃~1050℃，厚度为10nm~50nm，生长压力为100torr~600torr，Mg掺杂浓度为1×1019atoms/cm3~1×1021atoms/cm3。Mg掺杂浓度过高会破坏晶体质量，而掺杂浓度较低则会影响空穴浓度。同时，对于含V 形坑的LED结构来说，P型GaN层较高的生长温度也有利于合并V形坑，得到表面光滑的LED外延片。
相应地，本发明还提供了一种LED，所述LED包括上述的发光二极管外延片。所述LED的光电效率得到有效提升，且其他项电学性能良好。
下面以具体实施例进一步说明本发明：
实施例1
本实施例提供一种发光二极管外延片，包括衬底及依次层叠于所述衬底上的缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
包括衬底及依次层叠于所述衬底上的缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
所述多量子阱层包括11个周期交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层轴向光提取层，所述轴向光提取层为依次层叠的AlGaN层、AlN层和SiO2层。所述量子垒层为AlGaN层，所述量子阱层为InGaN层。
所述量子垒层的厚度为10nm，所述轴向光提取层的厚度为6nm；
所述AlGaN层、AlN层和SiO2层的厚度比为3:2:1；
所述量子垒层或所述轴向光提取层的生长温度为850℃，生长压力为200torr。
实施例2
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述量子垒层的厚度为12nm，所述轴向光提取层的厚度为8nm，其余皆与实施例1相同。
实施例3
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述量子垒层的厚度为8nm，所述轴向光提取层的厚度为5nm，其余皆与实施例1相同。
实施例4
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述AlGaN层、AlN层和SiO2层的厚度比为1:1:1，其余皆与实施例1相同。
实施例5
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述AlGaN层、AlN层和SiO2层的厚度比为2:1:1，其余皆与实施例1相同。
实施例6
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述量子垒层或所述轴向光提取层的生长温度为870℃，其余皆与实施例1相同。
实施例7
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述量子垒层或所述轴向光提取层的生长温度为900℃，其余皆与实施例1相同。
实施例8
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述量子垒层或所述轴向光提取层的生长压力为150torr，其余皆与实施例1相同。
实施例9
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述多量子阱层包括9个周期交替层叠的量子阱层和量子垒层，其余皆与实施例1相同。
实施例10
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述轴向光提取层为AlN层，其余皆与实施例1相同。
实施例11
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述轴向光提取层为SiO2层，其余皆与实施例1相同。
实施例12
本实施例提供一种发光二极管外延片，与实施例1不同之处在于：所述轴向光提取层为SiN层，其余皆与实施例1相同。
对比例1
本对比例与实施例1不同之处在于，不设有轴向光提取层，其余皆与实施例1相同。
以实施例1~实施例12和对比例1制得发光二极管外延片使用相同芯片工艺条件制备成10×24mil的芯片，分别抽取300颗LED芯片，在120mA/60mA电流下测试芯片的光电性能，计算实施例1~实施例12相对于对比例1的光效提升率，具体测试结果如表1所示。
表1 实施例1~实施例12制得LED的性能测试结果
由上述结果可知，本发明提供的发光二极管外延片，利用外延表面含有V型坑的特征，通过生长二维InN层和三维P型InAlGaN层分别在V型侧壁和C面平台形成含有不同势垒差和电压差的空穴传输路径，促进空穴从V型侧壁注入至量子阱区，提升空穴分布，最终提升空穴注入效率。所述P-GaN/GaN超晶格层能够提供足够的空穴来源，从而进一步提升Mg掺杂效率。
以上所述是发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (8)

1.一种发光二极管外延片，其特征在于，包括衬底及依次层叠于所述衬底上的缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5；
所述轴向光提取层包括依次层叠的AlGaN层、AlN层和SiO2层。
2.如权利要求1所述的发光二极管外延片，其特征在于，所述AlGaN层的厚度：所述AlN层的厚度：所述SiO2层的厚度=（1~3）：（1~2）：1。
3.如权利要求1所述的发光二极管外延片，其特征在于，所述多量子阱层包括1~20个周期交替层叠的量子阱层和量子垒层；
所述量子垒层的厚度为5nm~100nm；
所述轴向光提取层的厚度为0.5nm~50nm；
所述量子垒层与所述轴向光提取层的厚度比为（8~13）：（4~6）。
4.如权利要求1所述的发光二极管外延片，其特征在于，所述量子垒层或所述轴向光提取层的生长温度为800℃~1000℃；
所述量子阱层的生长温度为700℃~900℃。
5.如权利要求1所述的发光二极管外延片，其特征在于，所述量子垒层或所述轴向光提取层的生长气氛为N2、H2和NH3的混合气体或N2和NH3的混合气体。
6.如权利要求1所述的发光二极管外延片，其特征在于，所述量子垒层或所述轴向光提取层的生长压力为50torr~300torr；
所述量子阱层的生长压力为50torr~300torr。
7.一种如权利要求1~6任一项所述的发光二极管外延片的制备方法，其特征在于，包括以下步骤：
S1、准备衬底；
S2、在所述衬底上依次沉积缓冲层、非掺杂GaN层、N型GaN层、多量子阱层、电子阻挡层、P型半导体层；
所述多量子阱层包括多个交替层叠的量子阱层和量子垒层，所述量子垒层中插入一层或多层轴向光提取层，所述轴向光提取层的折射率n＜2.5；
所述轴向光提取层包括依次层叠的AlGaN层、AlN层和SiO2层。
8.一种LED，其特征在于，所述LED包括如权利要求1~6任一项所述的发光二极管外延片。
CN202310466180.1A 2023-04-27 2023-04-27 发光二极管外延片及其制备方法、led Active CN116190514B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310466180.1A CN116190514B (zh) 2023-04-27 2023-04-27 发光二极管外延片及其制备方法、led

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310466180.1A CN116190514B (zh) 2023-04-27 2023-04-27 发光二极管外延片及其制备方法、led

Publications (2)

Publication Number Publication Date
CN116190514A CN116190514A (zh) 2023-05-30
CN116190514B true CN116190514B (zh) 2023-07-18

Family

ID=86452673

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310466180.1A Active CN116190514B (zh) 2023-04-27 2023-04-27 发光二极管外延片及其制备方法、led

Country Status (1)

Country Link
CN (1) CN116190514B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016136594A (ja) * 2015-01-23 2016-07-28 三菱化学株式会社 エピタキシャルウエハ、半導体発光素子、発光装置及びエピタキシャルウエハの製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701432A (zh) * 2015-03-20 2015-06-10 映瑞光电科技(上海)有限公司 GaN 基LED 外延结构及其制备方法
CN107910416A (zh) * 2017-11-02 2018-04-13 厦门三安光电有限公司 一种紫外氮化物发光二极管
CN115050870B (zh) * 2022-08-12 2022-11-08 江西兆驰半导体有限公司 一种GaN基发光二极管外延片及其制备方法
CN115799416B (zh) * 2023-02-15 2023-04-14 江西兆驰半导体有限公司 一种深紫外发光二极管外延片及其制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016136594A (ja) * 2015-01-23 2016-07-28 三菱化学株式会社 エピタキシャルウエハ、半導体発光素子、発光装置及びエピタキシャルウエハの製造方法

Also Published As

Publication number Publication date
CN116190514A (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
KR100525545B1 (ko) 질화물 반도체 발광소자 및 그 제조방법
CN109860359B (zh) 一种氮化镓基发光二极管外延片及其制作方法
CN115188863B (zh) 发光二极管外延片及其制备方法
CN115458650A (zh) 发光二极管外延片及其制备方法、发光二极管
CN115000263A (zh) Led外延结构及其制备方法
CN116504895B (zh) 发光二极管外延片及其制备方法、led
CN115832131A (zh) 深紫外发光二极管外延片及其制备方法、深紫外发光二极管
CN114649454A (zh) 一种发光二极管的外延片结构及其制备方法
CN115863501A (zh) 一种发光二极管外延片及其制备方法
CN109346568B (zh) 一种发光二极管外延片及其制备方法
CN116845164B (zh) 发光二极管外延片及其制备方法、led
CN116525735B (zh) 一种发光二极管外延片及制备方法
CN115863503B (zh) 深紫外led外延片及其制备方法、深紫外led
CN116845153A (zh) 一种高光效发光二极管外延片、制备方法及led
CN116469976A (zh) 发光二极管外延片及其制备方法、led
CN109686823B (zh) 一种氮化镓基发光二极管外延片及其制作方法
CN116598396A (zh) 发光二极管外延片及其制备方法、led
CN109473521B (zh) 一种发光二极管外延片及其制备方法
CN116190514B (zh) 发光二极管外延片及其制备方法、led
CN116960248B (zh) 一种发光二极管外延片及制备方法
CN117153974B (zh) 发光二极管外延片及其制备方法、led
CN116936701B (zh) 一种发光二极管外延片及制备方法、led芯片
CN117393671B (zh) 发光二极管外延片及其制备方法、发光二极管
CN114497306B (zh) 一种GaN基LED外延片、外延生长方法及LED芯片
CN117476827B (zh) 一种低接触电阻的发光二极管的外延片及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant