CN116171468A - 显示基板及显示装置 - Google Patents

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肖云升
青海刚
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Chengdu BOE Optoelectronics Technology Co Ltd
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BOE Technology Group Co Ltd
Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

一种显示基板，包括：至少一个扫描驱动电路。扫描驱动电路包括：第一电压信号线、第二电压信号线和第三电压信号线；及级联的多个移位寄存器。移位寄存器包括：设置在第一电压信号线和第二电压信号线之间的第一晶体管和第二晶体管，第一晶体管的第二极与第一输出端电连接，第二晶体管的第二极与第一输出端电连接；设置在第二电压信号线和第三电压信号线之间的第三晶体管和第四晶体管，第三晶体管的第二极与第二输出端电连接，第四晶体管的第二极与第二输出端电连接；与第一输出端电连接的至少一条第一扫描信号线；及，与第二输出端电连接的至少一条第二扫描信号线。

Description

显示基板及显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板及显示装置。
背景技术
扫描驱动电路为显示装置中的重要组成部分。扫描驱动电路可以包括多级级联的移位寄存器，多级移位寄存器可以分别与显示装置中的多条走线电连接电连接。扫描驱动电路可以向显示装置中的多条走线(例如栅线或使能信号线等)中逐行输入扫描信号，以使得显示装置能够进行画面显示。
在显示装置中设置扫描驱动电路，能够有效降低成本、提高良率。
发明内容
一方面，提供一种显示基板。所述显示基板包括：衬底；及，设置在所述衬底上的至少一个扫描驱动电路。所述扫描驱动电路包括：沿第一方向延伸、且沿第二方向依次间隔设置的第一电压信号线、第二电压信号线和第三电压信号线；及，级联的多个移位寄存器。移位寄存器包括：设置在所述第一电压信号线和所述第二电压信号线之间的第一晶体管和第二晶体管，所述第一晶体管的第一极和所述第一电压信号线电连接，所述第一晶体管的第二极与第一输出端电连接，所述第二晶体管的第一极与所述第二电压信号线电连接，所述第二晶体管的第二极与所述第一输出端电连接；设置在所述第二电压信号线和所述第三电压信号线之间的第三晶体管和第四晶体管，所述第三晶体管的第一极和所述第二电压信号线电连接，所述第三晶体管的第二极与第二输出端电连接，所述第四晶体管的第一极与所述第三电压信号线电连接，所述第四晶体管的第二极与所述第二输出端电连接；与所述第一输出端电连接、且沿所述第二方向延伸的至少一条第一扫描信号线；及，与所述第二输出端电连接、且沿所述第二方向延伸的至少一条第二扫描信号线。
在一些实施例中，所述第一扫描信号线在所述衬底上的正投影，和所述第二扫描信号线在所述衬底上的正投影无重叠。
在一些实施例中，所述第一扫描信号线的数量为多条，所述第二扫描信号线的数量为多条。沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线依次交替设置。
在一些实施例中，一条所述第一扫描信号线和一条所述第二扫描信号线为一组输出信号线。相邻两组输出信号线之间间隔设置。
在一些实施例中，所述第一扫描信号线和所述第二扫描信号线同层设置，且位于第一栅导电层。和/或，所述第一电压信号线、所述第二电压信号线和所述第三电压信号线同层设置，且位于源漏导电层。
在一些实施例中，所述第三晶体管包括第三半导体部，所述第四晶体管包括第四半导体部；所述第三半导体部和所述第四半导体部沿所述第一方向依次间隔设置。沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线，均位于所述第三半导体部和所述第四半导体部之间；和/或，沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线，均位于相邻两个所述移位寄存器之间。
在一些实施例中，所述第一扫描信号线和所述第二扫描信号线中的任一者在所述衬底上的正投影，和所述第三半导体部和所述第四半导体部中的任一者在所述衬底上的正投影无重叠。
在一些实施例中，所述第三半导体部包括：沿所述第一方向间隔排列的多个第三沟道部，及设置在各第三沟道部两侧的第三输入部和第三输出部。所述第三晶体管的控制极包括：设置在所述第三半导体部远离所述衬底一侧、且呈梳状的第三栅导电图案；所述第三栅导电图案包括沿所述第一方向间隔排列的多个第三子栅极，第三子栅极在所述衬底上的正投影，和所述第三沟道部在所述衬底上的正投影部分重叠。所述第三晶体管的第一极包括：设置在所述第三栅导电图案远离所述衬底一侧、且呈梳状的第三输入电极图案；所述第三输入电极图案包括沿所述第一方向间隔排列的多个第三子输入电极，第三子输入电极在所述衬底上的正投影，和所述第三输入部在所述衬底上的正投影部分重叠；所述第三输入电极图案和所述第二电压信号线电连接。所述第三晶体管的第二极包括：设置在所述第三栅导电图案远离所述衬底一侧、且呈梳状的第三输出电极图案；所述第三输出电极图案包括沿所述第一方向间隔排列的多个第三子输出电极，第三子输出电极在所述衬底上的正投影，和所述第三输出部在所述衬底上的正投影部分重叠；所述第三输出电极图案和所述第二扫描信号线电连接。其中，所述第三输入电极图案和所述第三输出电极图案呈插指结构排布；和/或，所述第三输入电极图案和所述第三输出电极图案同层设置，且位于源漏导电层。
在一些实施例中，所述第三输入电极图案和所述第二电压信号线呈一体结构。
在一些实施例中，所述第四半导体部包括：沿所述第一方向间隔排列的多个第四沟道部，及设置在各第四沟道部两侧的第四输入部和第四输出部。所述第四晶体管的控制极包括：设置在所述第四半导体部远离所述衬底一侧、且呈梳状的第四栅导电图案；所述第四栅导电图案包括沿所述第一方向间隔排列的多个第四子栅极，第四子栅极在所述衬底上的正投影，和所述第四沟道部在所述衬底上的正投影部分重叠；所述第四栅导电图案和所述第一扫描信号线电连接。所述第四晶体管的第一极包括：设置在所述第四栅导电图案远离所述衬底一侧、且呈梳状的第四输入电极图案；所述第四输入电极图案包括沿所述第一方向间隔排列的多个第四子输入电极，第四子输入电极在所述衬底上的正投影，和所述第四输入部在所述衬底上的正投影部分重叠；所述第四输入电极图案和所述第三电压信号线电连接。所述第四晶体管的第二极包括：设置在所述第四栅导电图案远离所述衬底一侧、且呈梳状的第四输出电极图案；所述第四输出电极图案包括沿所述第一方向间隔排列的多个第四子输出电极，第四子输出电极在所述衬底上的正投影，和所述第四输出部在所述衬底上的正投影部分重叠；所述第四输出电极图案和所述第二扫描信号线电连接。其中，所述第四输入电极图案和所述第四输出电极图案呈插指结构排布；和/或，所述第四输入电极图案和所述第四输出电极图案同层设置，且位于源漏导电层。
在一些实施例中，所述第四输入电极图案和所述第三电压信号线呈一体结构。和/或，所述第三输出电极图案和所述第四输出电极图案呈一体结构。
在一些实施例中，所述移位寄存器还包括：沿所述第一方向延伸、且设置在所述第四栅导电图案和所述第一扫描信号线之间的第一连接部。所述第一连接部的一端与所述第四栅导电图案电连接，所述第一连接部的另一端与所述第一扫描信号线电连接。所述第一连接部位于源漏导电层。
在一些实施例中，所述第一晶体管包括第一半导体部，所述第二晶体管包括第二半导体部。所述第一半导体部和所述第二半导体部沿所述第一方向依次设置，且呈一体结构。
在一些实施例中，所述第一半导体部包括：沿所述第一方向间隔排列的多个第一沟道 部，及设置在各第一沟道部两侧的第一输入部和第一输出部。所述第一晶体管的控制极包括：设置在所述第一半导体部远离所述衬底一侧、且呈梳状的第一栅导电图案；所述第一栅导电图案包括沿所述第一方向间隔排列的多个第一子栅极，第一子栅极在所述衬底上的正投影，和所述第一沟道部在所述衬底上的正投影部分重叠。所述第一晶体管的第一极包括：设置在所述第一栅导电图案远离所述衬底一侧、且呈梳状的第一输入电极图案；所述第一输入电极图案包括沿所述第一方向间隔排列的多个第一子输入电极，第一子输入电极在所述衬底上的正投影，和所述第一输入部在所述衬底上的正投影部分重叠；所述第一输入电极图案还与所述第一电压信号线电连接。所述第一晶体管的第二极包括：设置在所述第一栅导电图案远离所述衬底一侧、且呈梳状的第一输出电极图案；所述第一输出电极图案包括沿所述第一方向间隔排列的多个第一子输出电极，第一子输出电极在所述衬底上的正投影，和所述第一输出部在所述衬底上的正投影部分重叠；所述第一输出电极图案还与所述第一扫描信号线电连接。所述第二半导体部包括：沿所述第一方向间隔排列的多个第二沟道部，及设置在各第二沟道部两侧的第二输入部和第二输出部。所述第二晶体管的控制极包括：设置在所述第二半导体部远离所述衬底一侧、且呈梳状的第二栅导电图案；所述第二栅导电图案包括沿所述第一方向间隔排列的多个第二子栅极，第二子栅极在所述衬底上的正投影，和所述第二沟道部在所述衬底上的正投影部分重叠。所述第二晶体管的第一极包括：设置在所述第二栅导电图案远离所述衬底一侧、且呈梳状的第二输入电极图案；所述第二输入电极图案包括沿所述第一方向间隔排列的多个第二子输入电极，第二子输入电极在所述衬底上的正投影，和所述第二输入部在所述衬底上的正投影部分重叠；所述第二输入电极图案还与所述第二电压信号线电连接。所述第二晶体管的第二极包括：设置在所述第二栅导电图案远离所述衬底一侧、且呈梳状的第二输出电极图案；所述第二输出电极图案包括沿所述第一方向间隔排列的多个第二子输出电极，第二子输出电极在所述衬底上的正投影，和所述第二输出部在所述衬底上的正投影部分重叠；所述第二输出电极图案还与所述第一扫描信号线电连接。
在一些实施例中，所述移位寄存器还包括：设置在所述第三晶体管和所述第四晶体管之间的第五晶体管。所述第五晶体管包括第五半导体部；所述第五半导体部包括：第五沟道部及设置在所述第五沟道部两侧的第五输入部和第五输出部。所述第五晶体管的控制极包括：设置在所述第五半导体部远离所述衬底一侧的第五栅导电图案；所述第五栅导电图案在所述衬底上的正投影，和所述第五沟道部在所述衬底上的正投影部分重叠；所述第五栅导电图案与所述第一晶体管的控制极电连接。所述第五晶体管的第一极包括：设置在所述第五栅导电图案远离所述衬底一侧的第五输入电极图案；所述第五输入电极图案在所述衬底上的正投影，和所述第五输入部在所述衬底上的正投影部分重叠；所述第五输入电极图案还与所述第二电压信号线电连接。所述第五晶体管的第二极包括：设置在所述第五栅导电图案远离所述衬底一侧的第五输出电极图案；所述第五输出电极图案在所述衬底上的正投影，和所述第五输出部在所述衬底上的正投影部分重叠。
在一些实施例中，所述第一栅导电图案中的第一子栅极呈折线状向所述第五晶体管延伸，并复用为所述第五栅导电图案。
在一些实施例中，所述第五沟道部的长度方向沿所述第二方向设置；所述第五输入部位于所述第五输出部靠近所述第二电压信号线的一侧。和/或，所述第五输入电极图案位于源漏导电层，且和所述第二电压信号线呈一体结构。
在一些实施例中，所述第三栅导电图案中靠近所述第五晶体管的第三子栅极呈拐角状向所述第五晶体管延伸，并与所述第五输出电极图案电连接。
在一些实施例中，在所述第一扫描信号线和所述第二扫描信号线均位于所述第三半导体部和所述第四半导体部之间的情况下，所述第五晶体管设置在所述第三晶体管和所述第一扫描信号线之间。
在一些实施例中，所述移位寄存器还包括：设置在所述第三晶体管和所述第四晶体管之间的第六晶体管。所述第六晶体管包括第六半导体部；所述第六半导体部包括：第六沟道部及设置在所述第六沟道部两侧的第六输入部和第六输出部。所述第六晶体管的控制极包括：设置在所述第六半导体部远离所述衬底一侧的第六栅导电图案；所述第六栅导电图案在所述衬底上的正投影，和所述第六沟道部在所述衬底上的正投影部分重叠；所述第六栅导电图案和所述第四晶体管的控制极电连接。所述第六晶体管的第一极包括：设置在所述第六栅导电图案远离所述衬底一侧的第六输入电极图案；所述第六输入电极图案在所述衬底上的正投影，和所述第六输入部在所述衬底上的正投影部分重叠；所述第六输入电极图案还与所述第三电压信号线电连接。所述第六晶体管的第二极包括：设置在所述第六栅导电图案远离所述衬底一侧的第六输出电极图案；所述第六输出电极图案在所述衬底上的正投影，和所述第六输出部在所述衬底上的正投影部分重叠；在所述移位寄存器还包括第五晶体管的情况下，所述第六输出电极图案和所述第五晶体管的第五输出电极图案电连接。
在一些实施例中，所述第四栅导电图案中靠近所述第六晶体管的第四子栅极，呈拐角状向所述第六晶体管延伸，并复用为所述第六栅导电图案。
在一些实施例中，所述第六沟道部的长度方向沿所述第一方向设置；所述第六输入部位于所述第六输出部靠近所述第四晶体管的一侧。
在一些实施例中，所述第六半导体部和所述第四半导体部呈一体结构。靠近所述第六半导体部的第四输入部，复用为所述第六输入部。所述第四晶体管的第四输入电极图案中靠近所述第六半导体部的第四子输入电极，复用为所述第六输入电极图案。
在一些实施例中，在所述第一扫描信号线和所述第二扫描信号线均位于所述第三半导体部和所述第四半导体部之间的情况下，所述第六晶体管设置在所述第四晶体管和所述第一扫描信号线之间。
在一些实施例中，所述移位寄存器还包括：设置在所述第二晶体管和所述第四晶体管之间的第一电容器。所示第一电容器包括：设置在所述衬底和所述第二电压信号线之间、且依次层叠的第一极板和第二极板。所述第一电容器的第一极板和所述第五晶体管的第五输出电极图案电连接。
在一些实施例中，所述第一电容器的第一极板和所述第一电容器的第二极板中的任一者在所述衬底上的正投影，和所述第二电压信号线在所述衬底上的正投影至少部分重叠。和/或，所述第一电容器的第一极板和所述第一电容器的第二极板中的任一者在所述第二方向上的尺寸，和所述第二电压信号线在所述第二方向上的尺寸大致相等。
在一些实施例中，所述第一电容器的第一极板和所述第五晶体管的第五栅导电图案同层设置，且位于第二栅导电层。所述第一电容器的第二极板位于第一栅导电层。
在一些实施例中，所述扫描驱动电路还包括：设置在所述第一电压信号线远离所述第二电压信号线的一侧、且沿所述第一方向延伸的第一时钟信号线。所述移位寄存器还包括： 设置在所述第一电压信号线和所述第二电压信号线之间的第七晶体管。所述第七晶体管包括第七半导体部；所述第七半导体部包括：第七沟道部及设置在所述第七沟道部两侧的第七输入部和第七输出部。所述第七晶体管的控制极包括：设置在所述第七半导体部远离所述衬底一侧的第七栅导电图案；所述第七栅导电图案在所述衬底上的正投影，和所述第七沟道部在所述衬底上的正投影部分重叠；所述第七栅导电图案和所述第一电容器的第一极板电连接。所述第七晶体管的第一极包括：设置在所述第七栅导电图案远离所述衬底一侧的第七输入电极图案；所述第七输入电极图案在所述衬底上的正投影，和所述第七输入部在所述衬底上的正投影部分重叠；所述第七输入电极图案还与所述第一时钟信号线电连接。所述第七晶体管的第二极包括：设置在所述第七栅导电图案远离所述衬底一侧的第七输出电极图案；所述第七输出电极图案在所述衬底上的正投影，和所述第七输出部在所述衬底上的正投影部分重叠；所述第七输出电极图案和所述第一电容器的第二极板电连接。其中，所述第七半导体部设置在所述第二半导体部远离所述第一半导体部的一侧。
在一些实施例中，所述第一电容器的第一极板靠近所述第七晶体管的一端，向所述第七晶体管延伸，并复用为所述第七栅导电图案。
在一些实施例中，所述第七沟道部的长度方向沿所述第二方向设置。所述第七输入部位于所述第七输出部远离所述第二电压信号线的一侧。
在一些实施例中，所述移位寄存器还包括：设置在所述第一电压信号线和所述第七晶体管之间的第八晶体管。所述第八晶体管包括第八半导体部；所述第八半导体部包括：第八沟道部。所述第八晶体管的控制极包括：设置在所述第八半导体部远离所述衬底一侧的第八栅导电图案；所述第八栅导电图案在所述衬底上的正投影，和所述第八沟道部在所述衬底上的正投影部分重叠。所述第八栅导电图案沿所述第二方向延伸，所述第八栅导电图案的一端与所述第七输入电极图案电连接，所述第八栅导电图案的另一端与所述第一时钟信号线电连接。所述第七输入电极图案通过所述第八栅导电图案与所述第一时钟信号线电连接。
在一些实施例中，所述扫描驱动电路还包括：设置在所述第一电压信号线远离所述第二电压信号线的一侧、且沿所述第一方向延伸的第二时钟信号线。所述移位寄存器还包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管。所述第八晶体管的第二极和所述第九晶体管的第二极电连接。所述第九晶体管的控制极和所述第二时钟信号线电连接，所述第九晶体管的第一极和所述第十晶体管的第二极电连接。所述第十晶体管的控制极和所述第十一晶体管的控制极电连接，所述第十晶体管的第一极和所述第一电压信号线电连接。所述第十一晶体管的第一极和所述第二时钟信号线电连接，所述第十一晶体管的第二极和所述第十二晶体管的第一极电连接。所述第十二晶体管的控制极和所述第二时钟信号线电连接，所述第十二晶体管的第二极和所述第一晶体管的控制极电连接。其中，所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管，沿所述第一方向依次设置。
在一些实施例中，所述第九晶体管包括第九半导体部，所述第九半导体部包括：第九沟道部。所述第十晶体管包括第十半导体部，所述第十半导体部包括：第十沟道部；所述第十一晶体管包括第十一半导体部，所述第十一半导体部包括：第十一沟道部；所述第十二晶体管包括第十二半导体部，所述第十二半导体部包括：第十二沟道部。所述第八沟道部的长度方向、所述第九沟道部的长度方向、所述第十沟道部的长度方向、所述第十一沟 道部的长度方向和所述第十二沟道部的长度方向，均沿所述第一方向设置。
在一些实施例中，所述移位寄存器还包括：设置在所述第八晶体管和所述第七晶体管之间、且沿所述第一方向依次设置的第十三晶体管和第十四晶体管。所述第十三晶体管是双栅晶体管。所述第十三晶体管的控制极和所述第八晶体管的第二极电连接；所述第十三晶体管的第一极和所述第一时钟信号线电连接，所述第十三晶体管的第二极和所述第十四晶体管第一极电连接。所述第十四晶体管的控制极和所述第二电压信号线电连接，所述第十四晶体管的第二极和所述第十一晶体管的控制极电连接。
在一些实施例中，所述第十三晶体管包括第十三半导体部，所述第十三半导体部包括：第十三沟道部；所述第十四晶体管包括第十四半导体部，所述第十四半导体部包括：第十四沟道部。所述第十三沟道部的长度方向和所述第十四沟道部的长度方向，均沿所述第一方向设置。
在一些实施例中，所述移位寄存器还包括：设置在所述第十三晶体管和所述第七晶体管之间、且沿所述第一方向依次设置的第十五晶体管、第十六晶体管和第十七晶体管；设置在所述第十五晶体管和所述第十六晶体管之间的第二电容器；设置在所述第十六晶体管和所述第十七晶体管之间的第三电容器；及，设置在所述第十七晶体管远离所述第十六晶体管一侧的第四电容器。其中，所述第十五晶体管的控制极和所述第一时钟信号线电连接，所述第十五晶体管的第一极和所述第二电压信号线电连接，所述第十五晶体管的第二极和所述第十四晶体管第一极电连接；所述第十六晶体管的控制极和所述第二电压信号线电连接，所述第十六晶体管的第一极和所述第八晶体管的第二极电连接，所述第十六晶体管的第二极和所述第二晶体管的控制极电连接；所述第十七晶体管的控制极和所述第八晶体管的第二极电连接，所述第十七晶体管的第一极和所述第一电压信号线电连接，所述第十七晶体管的第二极和所述第一晶体管的控制极电连接；所述第二电容器的第一极板和所述第二时钟信号线电连接，所述第二电容器的第二极板和所述第二晶体管的控制极电连接；所述第三电容器的第一极板和所述第十一晶体管的控制极电连接，所述第三电容器的第二极板和所述第十一晶体管的第二极电连接；所述第四电容器的第一极板和所述第一晶体管的控制极电连接，所述第四电容器的第二极板和所述第一电压信号线电连接。
另一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的显示基板。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据相关技术中的一种显示基板的结构图；
图2为根据本公开一些实施例中的一种显示装置的结构图；
图3为根据本公开一些实施例中的一种显示基板的结构图；
图4为根据本公开一些实施例中的一种子像素的电路图；
图5为根据本公开一些实施例中的一种移位寄存器的电路图；
图6为根据本公开一些实施例中的一种对应于图5所示的移位寄存器的时序控 制图；
图7为根据本公开一些实施例中的一种扫描驱动电路的布局图；
图8为根据本公开一些实施例中的另一种扫描驱动电路的布局图；
图9为根据本公开一些实施例中的一种半导体材料层的结构图；
图10为根据本公开一些实施例中的一种第二栅导电层的结构图；
图11为根据本公开一些实施例中的一种第一栅导电层的结构图；
图12为根据本公开一些实施例中的一种源漏导电层的结构图；
图13为图8所示扫描驱动电路沿E-E＇向的一种剖视图；
图14为图8所示扫描驱动电路沿F-F＇向的一种剖视图；
图15为图8所示扫描驱动电路沿H-H＇向的一种剖视图；
图16为根据本公开一些实施例中的一种扫描驱动电路的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
在一些示例中，上述“连接”可以指的是直接连接，也可以指的是间接连接。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
在一些实施例中，移位寄存器所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例提供的电路中，“节点”并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
下面，在本公开的实施例提供的电路中，以晶体管均以P型晶体管为例进行说明。需要说明的是，下面提及的各电路中的晶体管采用相同的导通类型，可以简化工艺流程，减少工艺难度，提高产品(例如显示基板100及显示装置1000)的良率。
本公开的一些实施例提供了一种显示基板100及显示装置1000，以下对显示基板100及显示装置1000分别进行介绍。
本公开的一些实施例提供一种显示装置1000，如图2所示。该显示装置1000可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
在一些示例中，上述显示装置1000包括框架、设置于框架内的显示基板100、电路板、数据驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。
上述显示基板100例如可以为：有机发光二极管(Organic Light Emitting Diode，简称OLED)显示基板、量子点发光二极管(Quantum Dot Light Emitting Diodes，简称QLED) 显示基板、微发光二极管(Micro Light Emitting Diodes，简称Micro LED)显示基板或迷你发光二极管(Mini Light Emitting Diodes，简称Mini LED)显示基板等，本公开对此不做具体限定。
下面以上述显示基板100为OLED显示基板为例，对本公开的一些实施例进行示意性说明。
在一些实施例中，如图3所示，上述显示基板100具有显示区A，以及设置在显示区A旁侧的边框区B。其中，“旁侧”指的是显示区A的一侧、两侧、三侧或者周侧等，也即，边框区B可以位于显示区A的一侧、两侧或三侧，或者，边框区B可以围绕显示区A设置。
在一些示例中，如图3所示，显示基板100可以包括：衬底1，以及设置在该衬底1的一侧的多个子像素P、多条栅线、多条数据线DL、多条使能信号线EL1及多条复位信号传输线RL1。
上述衬底1的类型包括多种，可以根据实际需要选择设置。
示例性的，衬底1可以为刚性衬底。该刚性衬底例如可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。
示例性的，衬底1可以为柔性衬底。该柔性衬底例如可以为PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。
可选的，如图3所示，上述多个子像素P、多条栅线、多条数据线DL、多条使能信号线EL1及多条复位信号传输线RL1可以位于显示区A内，且该多条栅线、多条使能信号线EL1及多条复位信号传输线RL1可以沿第二方向X延伸，该多条数据线DL可以沿第一方向Y延伸。
此处，第二方向X和第一方向Y相互交叉。第二方向X和第一方向Y之间的夹角可以根据实际需要选择设置。示例性的，第二方向X和第一方向Y之间的夹角可以为85°、88°、90°、92°或95°等。
例性的，上述多个子像素P可以呈阵列状排布，也即，该多个子像素P例如可以沿第二方向X排列为多排，并沿第一方向Y排列为多排。其中，可以将沿第二方向X排列成一排的子像素P称为同一行子像素P，将沿第一方向Y排列成一排的子像素P称为同一列子像素P。同一行子像素P例如可以与至少一条栅线、一条使能信号线EL1级一条复位信号传输线RL1电连接，同一列子像素P例如可以与一条数据线DL电连接。
在一些示例中，如图4所示，上述多个子像素P中，每个子像素P可以包括像素驱动电路P1及与该像素驱动电路P1电连接的发光器件P2。在显示基板100为OLED显示基板的情况下，该发光器件P2则为OLED。
上述像素驱动电路P1的结构包括多种，可以根据实际需要选择设置。例如，像素驱动电路P1的结构可以包括“4T1C”、“6T1C”、“7T1C”、“6T2C”、“7T2C”或“8T2C”等结构。其中，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。
示例性的，发光器件P2可以包括依次层叠设置的阳极、发光层和阴极。此外，发光器件例如还可以包括设置在阳极和发光层之间的空穴注入层和/或空穴传输层，例如还可以包括设置在发光层和阴极之间的电子传输层和/或电子注入层。其中，像素驱动电路例如与 发光器件的阳极电连接。
下面结合图4，以像素驱动电路P1的结构为“7T1C”的结构为例，对子像素P的结构及其与栅线、数据线DL、使能信号线EL之间的连接关系进行示意性说明。需要说明的是，像素驱动电路P1所包括的七个晶体管和一个存储电容器之间，还可以具有其他的电连接关系，并不局限于本示例中所示的电连接关系。
示例性的，如图4所示，像素驱动电路P1包括：第一复位晶体管M1、开关晶体管M2、驱动晶体管M3、补偿晶体管M4、第一发光控制晶体管M5、第二发光控制晶体管M6、第二复位晶体管M7和存储电容器Cst。
示例性的，如图4所示，第一复位晶体管M1的控制极与第二栅极信号端Gate2电连接，第一复位晶体管M1的第一极与初始信号端Init电连接，第一复位晶体管M1的第二极与第一像素节点Q1电连接。其中，第一复位晶体管M1被配置为，在第二栅极信号端Gate2所传输的第二栅极信号的控制下导通，将从初始信号端Init处接收的初始信号传输至第一像素节点Q1，对第一像素节点Q1进行复位。
示例性的，如图4所示，开关晶体管M2的控制极与第一栅极信号端Gate1电连接，开关晶体管M2的第一极与数据信号端Data电连接，开关晶体管M2的第二极与第三像素节点Q3电连接。其中，开关晶体管M2被配置为，在第一栅极信号端Gate所传输的第一栅极信号的控制下导通，将数据信号端Data所传输的数据信号传输至第三像素节点Q3。
示例性的，如图4所示，驱动晶体管M3的控制极与第一像素节点Q1电连接，驱动晶体管M3的第一极与第三像素节点Q3电连接，驱动晶体管M3的第二极与第二像素节点Q2电连接。其中，驱动晶体管M3被配置为，在第一像素节点Q1的电压的控制下导通，将来自第三像素节点Q3的信号(例如为数据信号)传输至第二像素节点Q2。
示例性的，如图4所示，补偿晶体管M4的控制极与第一栅极信号端Gate1电连接，补偿晶体管M4的第一极与第二像素节点Q2电连接，补偿晶体管M4的第二极与第一像素节点Q1电连接。其中，补偿晶体管M4被配置为，在第一栅极信号端Gate1所传输的第一栅极信号的控制下导通，将来自第二像素节点Q2的信号(例如为数据信号)传输至第一像素节点Q1，对驱动晶体管T3进行阈值电压补偿。
此处，由于开关晶体管M2的控制极和补偿晶体管M4的控制极均与第一栅极信号端Gate1电连接，因此，开关晶体管M2和补偿晶体管M4可以同时在第一栅极信号的控制下导通，将数据信号端Data所传输的数据信号，依次经开关晶体管M2、驱动晶体管M3及补偿晶体管M4传输至第一像素节点Q1，直至驱动晶体管M3处于截止状态，完成对驱动晶体管T3的阈值电压的补偿。
示例性的，如图4所示，第一发光控制晶体管M5的控制极与发光控制信号端EM电连接，第一发光控制晶体管M5的第一极与第一电源信号端VDD电连接，第一发光控制晶体管M5的第二极与第三像素节点Q3电连接。第二发光控制晶体管M6的控制极与发光控制信号端EM电连接，第二发光控制晶体管M6的第一极与第二像素节点Q2电连接，第二发光控制晶体管M6的第二极与发光器件的阳极电连接。其中，第一发光控制晶体管M5和第二发光控制晶体管M6被配置为，在发光控制信号端EM所传输的发光控制信号的控制下同时导通，根据第一电源信号端VDD所传输的第一电源信号生成驱动信号，并将该驱动信号传输至发光器件P2的阳极。
示例性的，如图4所示，第二复位晶体管M7的控制极与复位信号端Reset电连接， 第二复位晶体管M7的第一极与初始信号端Init电连接，第二复位晶体管M7的第二极与发光器件P2的阳极电连接。其中，第二复位晶体管M7被配置为，在复位信号端Reset所传输的复位信号的控制下导通，将从初始信号端Init处接收的初始信号传输至发光器件P2的阳极，对发光器件P2的阳极进行复位。
示例性的，如图4所示，发光器件P2的阴极与第二电源信号端VSS电连接。其中，发光器件被配置为，在上述驱动信号的控制之下，进行发光。
示例性的，如图4所示，存储电容器Cst的第一端与第一电源信号端VDD电连接，存储电容器Cst的第二端与第一像素节点Q1电连接。其中，存储电容器Cst被配置为，对传输至第一像素节点Q1的信号进行存储，并维持第一像素节点Q1的电压。
示例性的，上述像素驱动电路P1，通过第一栅极信号端Gate1与相应的栅线电连接，以接收第一栅极信号；通过第二栅极信号端Gate2与相应的栅线电连接，以接收第二栅极信号；通过数据信号端Data与相应的数据线DL电连接，以接收数据信号；通过发光控制信号端EM与相应的使能信号线EL1电连接，以接收使能信号；并通过复位信号端Reset与相应的复位信号传输线RL1电连接，以接收复位信号。
在相关技术中，如图1所示，显示基板100'中的各子像素P'所接收的第一栅极信号和第二栅极信号是由栅极驱动电路生成的，所接收的发光控制信号是由发光驱动电路ED'生成，所接收的复位信号是由复位驱动电路RD'生成的。其中，栅极驱动电路、发光驱动电路ED'和复位驱动电路RD'均为相互独立的驱动电路，且均设置在显示基板100'的边框区内。这样会使得栅极驱动电路、发光驱动电路ED'和复位驱动电路RD'的尺寸之和较大，进而导致该三者在显示基板100'中所占据的尺寸较大，导致显示基板100'的边框尺寸较大，不利于实现窄边框设计。
基于此，如图3所示，本公开的一些实施例所提供的一种显示基板100，还包括：设置在衬底1上的至少一个扫描驱动电路2。该至少一个扫描驱动电路2例如可以设置在边框区B。
本公开不对上述扫描驱动电路2的数量进行限定，可以根据实际需要选择设置。
示例性的，扫描驱动电路2的数量可以为一个。此时，扫描驱动电路2则可以和显示基板100所包括的多行子像素P相对应。
例如，上述扫描驱动电路2可以位于上述多条栅线的延伸方向的一侧。
示例性的，如图3所示，扫描驱动电路2的数量可以为两个。此时，一个扫描驱动电路2可以和上述多行子像素P中的一部分子像素P相对应，另一个扫描驱动电路2可以和该多行行子像素P中的另一部分子像素P相对应。
例如，上述两个扫描驱动电路2可以位于上述多条栅线的延伸方向的相对两侧。
在一些示例中，如图16所示，扫描驱动电路2可以包括：级联的多个移位寄存器2a。其中，如图5所示，各移位寄存器2a可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第一电容器C1、第二电容器C2、第三电容器C3和第四电容器C4。
示例性的，如图5所示，第一晶体管T1的控制极和第一节点N1电连接，第一晶体管T1的第一极和第一电压信号端VGH1(对应第一电压信号线VGHL1)电连接，第一晶体 管T1的第二极和第一输出端EM_OUT电连接。其中，第一晶体管T1被配置为，在第一节点N1的电压为低电平的情况下，在第一节点N1的电压的控制下导通，将在第一电压信号端VGH1处接收的第一电压信号传输至第一输出端EM_OUT，使得第一输出端EM_OUT输出第一电压信号。
例如，第一电压信号端VGH1被配置为，传输第一直流高电平信号(例如高于或等于时钟信号的高电平部分)。此处，将该第一直流高电平信号称为第一电压信号。
示例性的，如图5所示，第四电容器C4的第一极板和第一节点N1电连接，第四电容器C4的第二极板和第一电压信号端VGH1电连接。其中，第四电容器C4被配置为，维持第一节点N1的电压。
示例性的，如图5所示，第二晶体管T2的控制极和第二节点N2电连接，第二晶体管T2的第一极和第二电压信号端VGL(对应第二电压信号线VGLL)电连接，第二晶体管T2的第二极和第一输出端EM_OUT电连接。其中，第二晶体管T2被配置为，在第二节点N2的电压为低电平的情况下，在第二节点N2的电压的控制下导通，将在第二电压信号端VGL处接收的第二电压信号传输至第一输出端EM_OUT，使得第一输出端EM_OUT输出第二电压信号。
例如，第二电压信号端VGL被配置为，传输直流低电平信号(例如低于或等于时钟信号的低电平部分)。此处，将该直流低电平信号称为第二电压信号。
需要说明的是，第一晶体管T1和第二晶体管T2在不同的时间段内导通。在第一晶体管T1导通的时间段内，第一输出端EM_OUT可以将第一电压信号作为第一扫描信号输出，在第二晶体管T2导通的时间段内，第一输出端EM_OUT可以将第二电压信号作为第一扫描信号输出。第一电压信号和第二电压信号，可以按照第一晶体管T1和第二晶体管T2的导通顺序依次排列，共同构成完整的第一扫描信号。
示例性的，如图5所示，第三晶体管T3的控制极和第三节点N3电连接，第三晶体管T3的第一极和第二电压信号端VGL电连接，第三晶体管T3的第二极和第二输出端Reset_OUT电连接。其中，第三晶体管T3被配置为，在第三节点N3的电压为低电平的情况下，在第三节点N3的电压的控制下导通，将在第二电压信号端VGL处接收的第二电压信号传输至第二输出端Reset_OUT，使得第二输出端Reset_OUT输出第二电压信号。
示例性的，如图5所示，第四晶体管T4的控制极和第一输出端EM_OUT电连接，第四晶体管T4的第一极和第三电压信号端VGH2(对应第三电压信号端VGHL2)电连接，第四晶体管T4的第二极和第二输出端Reset_OUT电连接。其中，第四晶体管T4被配置为，在第一输出端EM_OUT所输出的第一扫描信号的电平为低电平的情况下，在第一扫描信号的控制下导通，将在第三电压信号端VGH2处接收的第三电压信号传输至第二输出端Reset_OUT，使得第二输出端Reset_OUT输出第三电压信号。
例如，第三电压信号端VGH2被配置为，传输第二直流高电平信号(例如高于或等于时钟信号的高电平部分)。此处，将该第二直流高电平信号称为第三电压信号。本文中提及的“高电平”和“低电平”是相对而言的，对“高电平”的电压值和“低电平”的电压值并不进行限定。
需要说明的是，第三晶体管T3和第四晶体管T4在不同的时间段内导通。在第三晶体管T3导通的时间段内，第二输出端Reset_OUT可以将第二电压信号作为第二扫描信号输出，在第四晶体管T4导通的时间段内，第二输出端Reset_OUT可以将第三电压信号作为 第二扫描信号输出。第二电压信号和第三电压信号，可以按照第三晶体管T3和第四晶体管T4的导通顺序依次排列，共同构成完整的第二扫描信号。
示例性的，如图5所示，第五晶体管T5的控制极和第一节点N1电连接，第五晶体管T5的第一极和第二电压信号端VGL电连接，第五晶体管T5的第二极和第三节点N3电连接。其中，第五晶体管T5被配置为，在第一节点N1的电压为低电平的情况下，在第一节点N1的电压的控制下导通，将在第二电压信号端VGL处接收的第二电压信号传输至第三节点N3。
示例性的，如图5所示，第六晶体管T6的控制极和第一输出端EM_OUT电连接，第六晶体管T6的第一极和第三电压信号端VGH2电连接，第六晶体管T6的第二极和第三节点N3电连接。其中，第六晶体管T6被配置为，在第一扫描信号的电平为低电平的情况下，在第一扫描信号的控制下导通，将在第三电压信号端VGH2处接收的第三电压信号传输至第三节点N3。
示例性的，如图5所示，第七晶体管T7的控制极和第三节点N3电连接，第七晶体管T7的第一极和第一时钟信号端CK(对应第一时钟信号线CKL)电连接，第七晶体管T7的第二极和第一电容器C1的第二极板电连接。第一电容器C1的第一极板和第三节点N3电连接。其中，第七晶体管T7被配置为，在第三节点N3的电压为低电平的情况下，在第三节点N3的电压的控制下导通，将在第一时钟信号端CK处接收的第一时钟信号传输至第一电容器C1的第二极板。第一电容器C1被配置为，维持第三节点N3的电压。
示例性的，如图5所示，第八晶体管T8的控制极和第一时钟信号端CK电连接，第八晶体管T8的第一极和输入信号端STV(对应第三时钟信号线STVL)电连接，第八晶体管T8的第二极和第二节点N2电连接。其中，第八晶体管T8被配置为，在第一时钟信号的电平为低电平的情况下，在第一时钟信号的控制下导通，将在输入信号端STV处接收的输入信号传输至第二节点N2。
示例性的，如图5所示，第二电容器C2的第一极板和第二时钟信号端CB(对应第二时钟信号线CBL)电连接，第二电容器C2的第二极板和第二节点N2电连接。其中，第二电容器C2被配置为，维持第二节点N2的电压。
示例性的，如图5所示，第十六晶体管T16的控制极和第二电压信号端VGL电连接，第十六晶体管T16的第一极和第四节点N4电连接，第十六晶体管T16的第二极和第二节点N2电连接。基于此，第八晶体管T8的第二极和第四节点N4电连接，并通过第十六晶体管T16和第二节点N2电连接。
此处，由于第二电压信号为直流低电平信号，因此，第十六晶体管T16处于常开状态，并将来自第四节点N4的输入信号传输至第二节点N2。另外，第十六晶体管T16可以稳定第二节点N2的电压，避免第二节点N2通过第八晶体管T8漏电。
示例性的，如图5所示，第十七晶体管T17的控制极和第四节点N4电连接，第十七晶体管T17的第一极和第一电压信号端VGH1电连接，第十七晶体管T17的第二极和第一节点N1电连接。其中，第十七晶体管T17被配置为，在第四节点N4的电压为低电平的情况下，在第四节点N4的电压的控制下导通，将第一电压信号第一节点N1，对第一节点N1进行充电，控制第一节点N1的电压为高电平。
示例性的，如图5所示，第十五晶体管T15的控制极和第一时钟信号端CK电连接，第十五晶体管T15的第一极和第二电压信号端VGL电连接，第十五晶体管T15的第二极 和第五节点N5电连接。其中，第十五晶体管T15被配置为，在第一时钟信号的电平为低电平的情况下，在第一时钟信号的控制下导通，将第一时钟信号传输至第五节点N5。
示例性的，如图5所示，第十一晶体管T11的控制极和第五节点N5电连接，第十一晶体管T11的第一极和第二时钟信号端CB电连接，第十一晶体管T11的第二极和第六节点N6电连接。其中，第十一晶体管T11被配置为，在第五节点N5的电压为低电平的情况下，在第五节点N5的电压的控制下导通，将第二时钟信号传输至第六节点N6。
示例性的，如图5所示，第三电容器C3的第一极板和第五节点N5电连接，第三电容器C3的第二极板和第六节点N6电连接。其中，第三电容器C3被配置为，维持第五节点C5的电压。
示例性的，如图5所示，第十二晶体管T12的控制极和第二时钟信号端CB电连接，第十二晶体管T12的第一极和第六节点N6电连接，第十二晶体管T12的第二极和第一节点N1电连接。其中，第十二晶体管T12被配置为，在第二时钟信号的电平为低电平的情况下，在第二时钟信号的控制下导通，将来自第六节点N6的第二时钟信号传输至第一节点N1。
示例性的，如图5所示，第十四晶体管T14的控制极和第二电压信号端VGL电连接，第十四晶体管T14的第一极和第七节点N7电连接，第十四晶体管T14的第二极和第五节点N5电连接。基于此，第十五晶体管T15的第二极和第七节点N7电连接，并通过第十四晶体管T14和第五节点N5电连接。
此处，由于第二电压信号为直流低电平信号，因此，第十四晶体管T14处于常开状态，并将来自第七节点N7的信号传输至第五节点N5。另外，第十四晶体管T14可以稳定第五节点N5的电压，避免第五节点N5通过第十五晶体管T15漏电。
示例性的，如图5所示，第九晶体管T9的控制极和第二时钟信号端CB电连接，第九晶体管T9的第一极和第十晶体管T10的第二极电连接，第九晶体管T9的第二极和第四节点N4电连接。第十晶体管T10的控制极和第五节点N5电连接，第十晶体管T10的第一极和第一电压信号端VGH1电连接。其中，第九晶体管T9被配置为，在第二时钟信号的电平为低电平的情况下，在第二时钟信号的控制下导通。第十晶体管T10被配置为，在第五节点N5的电压为低电平的情况下，在第五节点N5的控制下导通。
此处，在第二时钟信号的电平为低电平、且第五节点N5的电压为低电平的情况下，第九晶体管T9和第十晶体管T10可以同时导通。第十晶体管T10可以将第一电压信号传输至第九晶体管T9的第一极，第九晶体管T9可以将该第一电压信号传输至第四节点N4，对第四节点N4进行充电，控制第四节点N4的电压为高电平。
示例性的，如图5所示，第十三晶体管T13的控制极和第四节点N4电连接，第十三晶体管T13的第一极和第一时钟信号端CK电连接，第十三晶体管T13的第二极和第七节点N7电连接。其中，第十三晶体管T13被配置为，在第四节点N4的电压为低电平的情况下，在第四节点N4的电压的控制下导通，将第一时钟信号传输至第七节点N7，控制第七节点N7的电压。
示例性的，上述第一电压信号端VGH1和第三电压信号端VGH2为相同的信号端，上述第一电压信号端VGH1所传输的第一电压信号和第三电压信号端VGH2所传输的第三电压信号相同。
下面结合图6，对图5所示的移位寄存器2a的工作原理进行示意性说明。移位寄存器 2a的工作过程包括：第一阶段S1、第二阶段S2、第三阶段S3、第四阶段S4、第五阶段S5和第六阶段S6。
在第一阶段S1，如图6所示，输入信号的电平为高电平，第一时钟信号的电平为低电平，第二时钟信号的电平为高电平。
第八晶体管T8在第一时钟信号的控制下导通，将输入信号传输至第四节点N4，并通过第十六晶体管T16将输入信号传输至第二节点N2。由于输入信号的电平为高电平，因此，第二晶体管T2、第十三晶体管T13和第十七晶体管T17在输入信号的控制下关断。第十五晶体管T15在第一时钟信号的控制下导通，将第二电压信号传输至第七节点N7，并通过第十四晶体管T14将第二电压信号传输至第五节点N5，对第三电容器C3进行充电。第十二晶体管T12在第二时钟信号的控制下关断。由于第四电容器C4的存储作用，第一节点N1的电压保持为高电平，第一晶体管T1在第一节点N1的电压的控制下关断。第一晶体管T1和第二晶体管T2均关断，第一输出端EM_OUT输出的第一扫描信号的电平，保持为之前的低电平。
第五晶体管T5在第一节点N1的电压的控制下关断。第四晶体管T4和第六晶体管T6在第一扫描信号的控制下导通，第六晶体管T6将第三电压信号传输至第三节点N3，使得第三晶体管T3在第三节点N3的电压的控制下关断，第四晶体管T4将第三电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第一阶段S1中，第一输出端EM_OUT输出的第一扫描信号的电平为低电平，第二输出端Reset_OUT输出的第二扫描信号的电平为高电平。
在第二阶段S2，如图6所示，输入信号的电平为高电平，第一时钟信号的电平为高电平，第二时钟信号的电平为低电平。
第八晶体管T8和第十五晶体管T15在第一时钟信号的控制下关断，第九晶体管T9和第十二晶体管T12在第二时钟信号的控制下导通。由于第三电容器C3的存储作用，第五节点N5的电压保持为低电平，第十晶体管T10和第十一晶体管T11在第五节点N5的电压的控制下导通。第一电压信号依次经第十晶体管T10及第九晶体管T9传输至第二节点N2及第四节点N4，使得第二晶体管T2和第十三晶体管T13关断。第二时钟信号依次经第十一晶体管T11和第十二晶体管T12传输至第一节点N1，使得第一节点N1的电压为低电平。第一晶体管T1在第一节点N1的电压的控制下导通，将第一电压信号作为第一扫描信号从第一输出端EM_OUT输出。
第四晶体管T4和第六晶体管T6在第一扫描信号的控制下关断。第五晶体管T5在第一节点N1的电压的控制下导通，将第二电压信号传输至第三节点N3，第三晶体管T3在第二电压信号的控制下导通，将第二电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第二阶段S2中，第一输出端EM_OUT输出的第一扫描信号的电平为高电平，第二输出端Reset_OUT输出的第二扫描信号的电平为低电平。
在第三阶段S3，如图6所示，输入信号的电平为高电平，第一时钟信号的电平为低电平，第二时钟信号的电平为高电平。
第八晶体管T8在第一时钟信号的控制下导通，将输入信号传输至第四节点N4，并通过第十六晶体管T16将输入信号传输至第二节点N2，第二晶体管T2、第十三晶体管T13和第十七晶体管T17在输入信号的控制下关断。第十五晶体管T15在第一时钟信号的控制 下导通，将第二电压信号传输至第七节点N7，并通过第十四晶体管T14将第二电压信号传输至第五节点N5，对第三电容器C3进行充电。第十二晶体管T12在第二时钟信号的控制下关断。由于第四电容器C4的存储作用，第一节点N1的电压保持为低电平，第一晶体管T1在第一节点N1的电压的控制下保持导通状态，并将第一电压信号作为第一扫描信号从第一输出端EM_OUT输出。
第四晶体管T4和第六晶体管T6在第一扫描信号的控制下关断。第五晶体管T5在第一节点N1的电压的控制下导通，将第二电压信号传输至第三节点N3，第三晶体管T3在第二电压信号的控制下导通，将第二电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第三阶段S3中，第一输出端EM_OUT输出的第一扫描信号的电平为高电平，第二输出端Reset_OUT输出的第二扫描信号的电平为低电平。
在第四阶段S4，如图6所示，输入信号的电平为低电平，第一时钟信号的电平为高电平，第二时钟信号的电平为低电平。
第八晶体管T8和第十五晶体管T15在第一时钟信号的控制下关断，第九晶体管T9和第十二晶体管T12在第二时钟信号的控制下导通。由于第三电容器C3的存储作用，第五节点N5的电压保持为低电平，第十晶体管T10和第十一晶体管T11在第五节点N5的电压的控制下导通。第一电压信号依次经第十晶体管T10及第九晶体管T9传输至第二节点N2及第四节点N4，使得第二晶体管T2和第十三晶体管T13关断。第二时钟信号依次经第十一晶体管T11和第十二晶体管T12传输至第一节点N1，使得第一节点N1的电压为低电平。第一晶体管T1在第一节点N1的电压的控制下导通，将第一电压信号作为第一扫描信号从第一输出端EM_OUT输出。
第四晶体管T4和第六晶体管T6在第一扫描信号的控制下关断。第五晶体管T5在第一节点N1的电压的控制下导通，将第二电压信号传输至第三节点N3，第三晶体管T3在第二电压信号的控制下导通，将第二电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第四阶段S4中，第一输出端EM_OUT输出的第一扫描信号的电平为高电平，第二输出端Reset_OUT输出的第二扫描信号的电平为低电平。
在第五阶段S5，如图6所示，输入信号的电平为低电平，第一时钟信号的电平为低电平，第二时钟信号的电平为高电平。
第九晶体管T9和第十二晶体管T12在第二时钟信号的控制下关断。
第八晶体管T8在第一时钟信号的控制下导通，将输入信号传输至第四节点N4，并通过第十六晶体管T16将输入信号传输至第二节点N2，第二晶体管T2、第十三晶体管T13和第十七晶体管T17在输入信号的控制下导通。第十七晶体管T17将第一电压信号传输至第一节点N1，使得第一晶体管T1在第一节点N1的电压的控制下关断。第二晶体管T2在第二节点N2的电压的控制下导通，将第二电压信号传输至第一输出端EM_OUT，作为第一扫描信号输出。
第五晶体管T5在第一节点N1的电压的控制下关断。第四晶体管T4和第六晶体管T6在第一扫描信号的控制下导通，第六晶体管T6将第三电压信号传输至第三节点N3，使得第三晶体管T3在第三节点N3的电压的控制下关断，第四晶体管T4将第三电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第五阶段S5中，第一输出端EM_OUT输出的第一扫描信号的电平为低电平，第二输出端Reset_OUT输出的第二扫描信号的电平为高电平。
在第六阶段S6，如图6所示，输入信号的电平为低电平，第一时钟信号的电平为高电平，第二时钟信号的电平为低电平。
第八晶体管和第十五晶体管T15在第一时钟信号的控制下关断。第四节点N4和第二节点N2处于悬浮状态，由于第二电容器C2的自举作用，第四节点N4和第二节点N2的电压为低电平，第二晶体管T2、第十三晶体管T13和第十七晶体管T17导通。第十三晶体管T13在第四节点N4的电压的控制下导通，将第一时钟信号传输至第七节点N7和第五节点N5，第十一晶体管T11在第五节点N5的电压的控制下关断。第十七晶体管T17将第一电压信号传输至第一节点N1，使得第一晶体管T1在第一节点N1的电压的控制下关断。第二晶体管T2在第二节点N2的电压的控制下导通，将第二电压信号传输至第一输出端EM_OUT，作为第一扫描信号输出。
第五晶体管T5在第一节点N1的电压的控制下关断。第四晶体管T4和第六晶体管T6在第一扫描信号的控制下导通，第六晶体管T6将第三电压信号传输至第三节点N3，使得第三晶体管T3在第三节点N3的电压的控制下关断，第四晶体管T4将第三电压信号传输至第二输出端Reset_OUT，作为第二扫描信号输出。
因此，在第六阶段S6中，第一输出端EM_OUT输出的第一扫描信号的电平为低电平，第二输出端Reset_OUT输出的第二扫描信号的电平为高电平。
之后，第五阶段S5和第六阶段S6依次循环进行。在此过程中，第二晶体管T2保持导通状态，第一输出端EM_OUT输出的第一扫描信号的电平保持为低电平；第三晶体管T4保持导通状态，第二输出端Reset_OUT输出的第二扫描信号的电平保持为高电平。在输入信号的电平变为高电平后，此过程便结束。
可以理解的是，本公开以上述移位寄存器2a所包括的多个晶体管均为P型晶体管为例进行说明的，当然，该多个晶体管可以均为N型晶体管。本领域技术人员可以理解到，当各晶体管的类型不同时，对应的时序图也可能不同，所以本申请中的时序图并不因此而限定。
由上可知，在本公开所提供的显示基板100中，扫描驱动电路2中的各移位寄存器2a具有两个信号输出端(也即第一输出端EM_OUT和第二输出端Reset_OUT)，该两个信号输出端可以分别输出不同的信号。这样可以利用同一驱动电路(也即上述扫描驱动电路2)向子像素P提供两种不同的信号，相比于相关技术，有利于提高驱动电路的集成度，减少所需布置的驱动电路的数量，有利于使得显示基板100实现窄边框设计。
示例性的，第一输出端EM_OUT输出的第一扫描信号可以作为发光控制信号传输至子像素P，第二输出端Reset_OUT输出的第二扫描信号可以作为复位信号传输至子像素P。
需要说明的是，在图5所示的移位寄存器2a中，为了说明各晶体管之间的连接关系，限定了第一电压信号端VGH1、第三电压信号端VGH2、第二电压信号端VGL、第一时钟信号端CK、第二时钟信号端CB、输入信号端STV等信号端，其中，各信号端例如并非表示实际存在的部件，而是表示各晶体管与相应的信号线的汇合点。
例如，第一电压信号端VGH1表示为：第一晶体管T1的第一极、第十晶体管T10的第一极与第一电压信号线VGHL1的汇合点。关于其他信号端可以参见此说明，另外，关于第一电压信号线VGHL1可以参见下文中的说明，此处不再赘述。
下面结合图7和图8对扫描驱动电路2的布局方式进行示意性说明。
在一些示例中，如图7和图8所示，扫描驱动电路2还包括：沿第一方向Y延伸、且沿第二方向X依次间隔设置的第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2。其中，第一电压信号线VGHL1被配置为传输第一电压信号，第二电压信号线VGLL被配置为传输第二电压信号，第三电压信号线VGHL2被配置为传输第三电压信号。
示例性的，第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2设置在边框区B，且第三电压信号线VGHL2相比于第一电压信号线VGHL1，更靠近显示区A。
在一些示例中，如图7和图8所示，扫描驱动电路2中，各移位寄存器2a所包括的第一晶体管T1和第二晶体管T2设置在第一电压信号线VGHL1和第二电压信号线VGLL之间。其中，第一晶体管T1的第一极和第一电压信号线VGHL1电连接，第二晶体管T2的第一极和第二电压信号线VGLL电连接。
在一些示例中，如图7和图8所示，扫描驱动电路2中，各移位寄存器2a所包括的第三晶体管T3和第四晶体管T4设置在第二电压信号线VGLL和第三电压信号线VGHL2之间。其中，第三晶体管T3的第一极和第二电压信号线VGLL电连接，第四晶体管T4的第一极和第三电压信号线VGHL2电连接。
由于第一电压信号和第三电压信号为相同的电压信号，这也就意味着，第一电压信号线VGHL1和第三电压信号线VGHL2可以为相同的高电压信号线。
通过设置两条相同的高电压信号线，将该两条高电压信号线设置在第二电压信号线VGLL的相对两侧，并将第一晶体管T1和第二晶体管T2设置在其中一条高电压信号线(也即第一电压信号线VGHL1)和第二电压信号线VGLL之间、将第三晶体管T3和第四晶体管T4设置在另一条高电压信号线(也即第三电压信号线VGHL2)和第二电压信号线VGLL之间，可以减小第一晶体管T1和第一电压信号线VGHL1之间的间距，便于实现第一晶体管T1和第一电压信号线VGHL1之间的电连接，可以减小第二晶体管T2和第二电压信号线VGLL之间的间距，便于实现第二晶体管T2和第二电压信号线VGLL之间的电连接，可以减小第三晶体管T3和第二电压信号线VGLL之间的间距，便于实现第三晶体管T3和第二电压信号线VGLL之间的电连接，可以减小第四晶体管T4和第三电压信号线VGHL2之间的间距，便于实现第四晶体管T4和第三电压信号线VGHL2之间的电连接。这样有利于简化扫描驱动电路2的结构，提高扫描驱动电路2的良率。
在一些示例中，如图7和图8所示，各移位寄存器2a还包括：与第一输出端EM_OUT电连接的至少一条第一扫描信号线EL2；以及，与第二输出端Reset_OUT电连接的至少一条第二扫描信号线RL2。
示例性的，如图3所示，在第一输出端EM_OUT输出的第一扫描信号作为发光控制信号的情况下，每条第一扫描信号线EL2可以与一条使能信号线EL1电连接。这样第一输出端EM_OUT输出的第一扫描信号，便可以依次经第一扫描信号线EL2及使能信号线EL1传输至相应的子像素P。
示例性的，如图3所示，在第二输出端Reset_OUT输出的第二扫描信号作为复位信号的情况下，每条第二扫描信号线RL2可以与一条复位信号传输线RL1电连接。这样第二输出端R eset_OUT输出的第二扫描信号，便可以依次经第二扫描信号线RL2及复位信号 传输线RL1传输至相应的子像素P。
示例性的，如图3所示，第一扫描信号线EL2和第二扫描信号线RL2均沿第二方向X延伸。也即，第一扫描信号线EL2和第二扫描信号线RL2的延伸方向，及使能信号线EL1和复位信号传输线RL1的延伸方向相同。
这样可以使得第一扫描信号线EL2及第二扫描信号线RL2均基本呈直线状，并在沿第二方向X延伸至显示区A后，可以直接和相应的使能信号线EL1或复位信号传输线RL1电连接，可以简化第一扫描信号线EL2和第二扫描信号线RL2的设置方式，进而有利于简化扫描驱动电路2的结构，减小扫描驱动电路2的尺寸。
由此，本公开的一些实施例所提供的显示基板100，通过将扫描驱动电路2中的第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2依次间隔设置，并将其所包括的移位寄存器2a中的第一晶体管T1和第二晶体管T2设置在第一电压信号线VGHL1和第二电压信号线VGLL之间、将第三晶体管T3和第四晶体管T4设置在第二电压信号线VGLL和第三电压信号线VGHL2之间，可以便于实现第一晶体管T1和第一电压信号线VGHL1之间的电连接、第二晶体管T2和第二电压信号线VGLL之间的电连接、第三晶体管T3和第二电压信号线VGLL之间的电连接、第四晶体管T4和第三电压信号线VGHL2之间的电连接，进而有利于简化扫描驱动电路2的结构，提高扫描驱动电路2的良率。
而且，通过设置与第一晶体管T1的第二极及第二晶体管T2的第二极电连接的第一输出端EM_OUT，设置与第三晶体管T3的第二极及第四晶体管T4的第二极电连接的第二输出端Reset_OUT，并将第三晶体管T3的控制极和第三节点N3电连接，将第四晶体管T4的控制极和第一输出端EM_OUT电连接，可以将第三晶体管T3和第四晶体管T4作为反相器，使得第二输出端Reset_OUT输出的第二扫描信号与第一输出端EM_OUT输出的第一扫描信号为相反的信号，也即，可以使得第二输出端Reset_OUT和第一输出端EM_OUT分别输出不同的信号。这样通过与第一输出端EM_OUT电连接的第一扫描信号线EL2及与第二输出端Reset_OUT电连接的第二扫描信号线RL2向显示区传输不同的信号。相比于相关技术，有利于提高扫描驱动电路2的集成度，减少所需布置的驱动电路的数量，有利于使得显示基板100实现窄边框设计。
在一些示例中，如图7、图8和图12所示，上述第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2同层设置。
此处，本文中提及的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。这样一来，可以在一次构图工艺中，同时制备形成上述第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2，有利于简化扫描驱动电路2及显示基板100的制备工艺。
示例性的，如图12所示，上述第一电压信号线VGHL1、第二电压信号线VGLL和第三电压信号线VGHL2所在的膜层，可以称为源漏导电层6。
在一些示例中，上述第一扫描信号线EL2在衬底1上的正投影，和第二扫描信号线RL2在衬底1上的正投影无重叠。也即，上述第一扫描信号线EL2和第二扫描信号线RL2间隔设置。在第一扫描信号线EL2和第二扫描信号线RL2沿第二方向X延伸的过程中， 两者未形成交叠。
这样可以避免第一扫描信号线EL2和第二扫描信号线RL2之间形成短接，避免形成信号串扰，进而可以确保第一扫描信号线EL2和第二扫描信号线RL2所传输的信号的准确性。
在一些示例中，如图7、图8和图11所示，上述第一扫描信号线EL2和第二扫描信号线RL2同层设置。
这样一来，可以在一次构图工艺中，同时制备形成上述第一扫描信号线EL2和第二扫描信号线RL2，有利于简化扫描驱动电路2及显示基板100的制备工艺。
示例性的，如图11所示，第一扫描信号线EL2和第二扫描信号线RL2所在的膜层，可以称为第一栅导电层5。其中，该第一栅导电层5可以位于上述源漏导电层6和衬底1之间。
需要说明的是，本公开对同一移位寄存器2a中第一扫描信号线EL2和第二扫描信号线RL2的数量不作限定，具体可以根据实际需要选择设置。
在一些示例中，如图7所示，同一移位寄存器2a中，第一扫描信号线EL2的数量为一条，第二扫描信号线RL2的数量为一条。
示例性的，同一移位寄存器2a可以通过第一扫描信号线EL2和一条使能信号线EL1电连接，向相应的一行子像素P传输第一扫描信号，并可以通过第二扫描信号线RL2和一条复位信号传输线RL1电连接，向相应的一行子像素P传输第二扫描信号。
例如，上述第一扫描信号线EL2和第二扫描信号线RL2对应同一行子像素P。也即，一个移位寄存器2a对应一行子像素P。
在另一些示例中，如图8所示，同一移位寄存器2a所包括的第一扫描信号线EL2和第二扫描信号线RL2的数量，均为多条。其中，第一扫描信号线EL2的数量和第二扫描信号线RL2的数量例如可以相等。
示例性的，同一移位寄存器2a可以通过多条第一扫描信号线EL2分别与多条使能信号线EL1电连接，向相应的多行子像素P传输第一扫描信号，并可以通过多条第二扫描信号线RL2分别与多条复位信号传输线RL1电连接，向相应的多行子像素P传输第二扫描信号。
此时，同一移位寄存器2a可以对应多行子像素P。这样有利于减少移位寄存器2a的数量，简化扫描驱动电路2的结构。
示例性的，沿第一方向Y，第一扫描信号线EL2和第二扫描信号线RL2依次交替设置。
这样可以提高第一扫描信号线EL2和第二扫描信号线RL2排布的规律性，便于简化移位寄存器2a及扫描驱动电路2的布局难度。
示例性的，如图8所示，在上述多条第一扫描信号线EL2和多条第二扫描信号线RL2中，一条第一扫描信号线EL2和一条第二扫描信号线RL2为一组输出信号线。相邻两组输出信号线之间间隔设置。
例如，可以将相邻的第一扫描信号线EL2和第二扫描信号线RL2，划分为一组输出信号线。其中，一组输出信号线对应一行子像素P。
通过将相邻两组输出信号线之间间隔设置，可以使得各第一扫描信号线EL2和各第二扫描信号线RL2基本呈直线状，不仅便于实现与相应的使能信号线EL1和复位信号传输线RL1之间的电连接，还有利于使得扫描驱动电路2的布局结构得到优化，减弱制备形成 扫描驱动电路2的过程中的工艺波动对扫描驱动电路2的影响。
在一些实施例中，如图7～图9所示，第三晶体管T3包括第三半导体部31，第四晶体管T4包括第四半导体部41。其中，第三半导体部31和第四半导体部41沿第一方向Y依次间隔设置。
也就是说，第三晶体管T3和第四晶体管T4沿第一方向Y依次间隔设置。在图7和图8中，第三晶体管T3和第四晶体管T4在空间上呈上下放置。
这样可以减小第三晶体管T3和第四晶体管T4在第二方向X(如图7和图8中所示的水平方向)上所占据的面积，进而可以减小第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，减小移位寄存器2a及扫描驱动电路2在第二方向X上所占据的面积，有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
需要说明的是，第一扫描信号线EL2和第二扫描信号线RL2的设置位置包括多种，可以根据实际需要选择设置。
在一些示例中，如图7所示，在同一移位寄存器2a所包括的第一扫描信号线EL2和第二扫描信号线RL2的数量均为一条的情况下，沿第一方向Y，该第一扫描信号线EL2和第二扫描信号线RL2可以均位于第三半导体部31和第四半导体部41之间，或者，可以均位于相邻两个移位寄存器2a之间。
在另一些示例中，如图8所示，在同一移位寄存器2a所包括的第一扫描信号线EL2和第二扫描信号线RL2的数量均为多条的情况下，沿第一方向Y，一部分第一扫描信号线EL2和第二扫描信号线RL2(例如为一组输出信号线)可以位于第三半导体部31和第四半导体部41之间，另外一部分第一扫描信号线EL2和第二扫描信号线RL2(例如为至少一组输出信号线)可以位于相邻两个移位寄存器2a之间。
这样可以合理利用移位寄存器2a中的间隙，减小扫描驱动电路2在第一方向Y上所占据的面积，为显示基板100中的其他电路结构的布局提供便利。
在一些示例中，如图7和图8所示，上述第一扫描信号线EL2和第二扫描信号线RL2中的任一者在衬底1上的正投影，和第三半导体部31和第四半导体部41中的任一者在衬底1上的正投影无重叠。
也即，第一扫描信号线EL2和第二扫描信号线RL2中的任一者在衬底1上的正投影，和第三半导体部31和第四半导体部41中的任一者在衬底1上的正投影之间，具有间隙，无交叠。
这样可以避免第一扫描信号线EL2和第二扫描信号线RL2中的任一者，和第三晶体管T3和第四晶体管T4中的任一者之间构成电容器，避免产生信号串扰，进而有利于确保第一扫描信号线EL2和第二扫描信号线RL2所传输的信号的准确性。
在一些示例中，如图9所示，第三晶体管T3的第三半导体部31包括：沿第一方向Y间隔排列的多个第三沟道部311，及设置在各第三沟道部311两侧的第三输入部312和第三输出部313。
示例性的，第三沟道部311、第三输入部312和第三输出部313可以均沿第二方向X延伸。
示例性的，如图9所示，每个第三沟道部311的相对两侧可以分别设置第三输入部312和第三输出部313。任意相邻两个第三沟道部311之间，例如可以仅设置第三输入部312或第三输出部313。也即，第三输入部312和第三输出部313依次交替设置。
示例性的，如图9所示，第三半导体部31所在的膜层，可以称为半导体材料层3。其中，该半导体材料层3可以位于上述第一栅导电层5和衬底1之间。
例如，上述半导体材料层3可以采用非晶硅、多晶硅或氧化物半导体等材料制备形成。
在一些示例中，如图7、图8和图10所示，第三晶体管T3的控制极包括：设置在第三半导体部31远离衬底1的一侧、且呈梳状的第三栅导电图案G3。其中，第三栅导电图案G3包括沿第一方向Y间隔排列的多个第三子栅极G31，各第三子栅极G31在衬底1上的正投影，和第三沟道部311在衬底1上的正投影部分重叠。
示例性的，如图10所示，第三子栅极G31可以沿第二方向X延伸。一个第三子栅极G31和一个第三沟道部311相对应，且该第三子栅极G31的两端分别延伸出相应的第三沟道部311所在范围。
例如，如图10所示，第三栅导电图案G3还包括：沿第一方向Y延伸的第三栅连接部G32。该第三栅连接部G32与各第三子栅极G31的一端连接，以便于能够同步向各第三子栅极G31传输相应的信号。
例如，第三栅连接部G32和各第三子栅极G31呈一体结构。也即，第三栅连接部G32和各第三子栅极G31由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。这样有利于提高第三栅导电图案G3的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图10所示，第三栅导电图案G3所在的膜层，可以称为第二栅导电层4。其中，该第二栅导电层4可以位于上述半导体材料层3和第一栅导电层5之间。
例如，显示基板100还可以包括：设置在半导体材料层3和第二栅导电层4之间的第一绝缘层，设置在第二栅导电层4和第一栅导电层5之间的第二绝缘层，及设置在第一栅导电层5和源漏导电层6之间的第三绝缘层。第一绝缘层可以用于保护半导体材料层3，第二绝缘层可以用于保护第二栅导电层4，第三绝缘层可以用于保护第一栅导电层5。
可以理解的是，在制备形成第三半导体部31的过程中，例如可以先在衬底1上制备形成第三半导体材料层，然后在第三半导体材料层远离衬底1的依次形成第三栅导电图案G3，之后以第三栅导电图案G3为掩膜，对第三半导体材料层中未被第三栅导电图案G3覆盖的部分进行掺杂，使得第三半导体材料层中未被第三栅导电图案G3覆盖的部分形成为导电部(也即第三输入部312和第三输出部313)，并使得第三半导体材料层中被第三栅导电图案G3覆盖的部分形成为第三沟道部311，进而得到第三半导体部31。其余晶体管的半导体部的制备过程与第三半导体部31的制备过程相同，具体可以参照第三半导体部31，本文不再赘述。
在一些示例中，如图12所示，第三晶体管T3的第一极包括：设置在第三栅导电图案G3远离衬底1一侧、且呈梳状的第三输入电极图案S3。其中，第三输入电极图案S3包括沿第一方向Y间隔排列的多个第三子输入电极S31。各第三子输入电极S31在衬底1上的正投影，和相应第三输入部312在衬底1上的正投影部分重叠。
示例性的，如图12所示，第三子输入电极S31可以沿第二方向X延伸。一个第三子输入电极S31和一个第三输入部312相对应，且该第三子输入电极S31的两端分别延伸出相应的第三输入部312所在范围。
进一步地，如图12所示，各第三子输入电极S31和相应的第三输入部312之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个过孔K，各第三子输入电极S31可 以通过该多个过孔K和相应的第三输入部312电连接。此时，第三输入部312也可以作为第三晶体管T3的第一极的一部分。
例如，如图12所示，第三输入电极图案S3还包括：沿第一方向Y延伸的第三输入连接部S32。该第三输入连接部S32与各第三子输入电极S31的一端连接，以便于能够同步向各第三子输入电极S31传输相应的信号。
示例性的，如图12所示，上述第三晶体管T3的第一极可以通过第三输入电极图案S3和第二电压信号端VGLL电连接。
示例性的，如图12所示，第三输入电极图案S3中，第三输入连接部S32和各第三子输入电极S31呈一体结构。进一步地，第三输入电极图案S3例如可以和第二电压信号线VGLL呈一体结构。
也即，第三输入电极图案S3和第二电压信号线VGLL由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。另外，第三输入电极图案S3中，第三输入连接部S32和各第三子输入电极S31之间也未断开。这样有利于提高第三输入电极图案S3和第二电压信号线VGLL的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
在一些示例中，如图12所示，第三晶体管T3的第二极包括：设置在第三栅导电图案G3远离衬底1一侧、且呈梳状的第三输出电极图案D3。其中，第三输出电极图案D3包括沿第一方向Y间隔排列的多个第三子输出电极D31。第三子输出电极D31在衬底1上的正投影，和第三输出部313在衬底1上的正投影部分重叠。
示例性的，如图12所示，第三子输出电极D31可以沿第二方向X延伸。一个第三子输出电极D31和一个第三输出部313相对应，且该第三子输出电极D31的两端分别延伸出相应的第三输出部313所在范围。
进一步地，如图12和图13所示，各第三子输出电极D31和相应的第三输出部313之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个第一过孔K1，各第三子输出电极D31可以通过该多个第一过孔K1和相应的第三输出部313电连接。此时，第三输出部313也可以作为第三晶体管T3的第二极的一部分。
例如，如图12所示，第三输出电极图案D3还包括：沿第一方向Y延伸的第三输出连接部D32。该第三输出连接部D32与各第三子输出电极D31的一端连接，以便于能够同步向各第三子输出电极D31传输相应的信号。
可选的，第三输出电极图案D3中，第三输出连接部D32和各第三子输出电极D31呈一体结构。这样有利于提高第三输出电极图案D3的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图12和图13所示，上述第三晶体管T3的第二极可以通过第三输出电极图案D3和第二扫描信号线RL2电连接。
例如，第三输出电极图案D3和第二扫描信号线RL2之间，设置有贯穿第三绝缘层的过孔K，第三输出电极图案D3可以通过该过孔K和第二扫描信号线RL2电连接。
示例性的，如图12所示，上述第三输入电极图案S3和第三输出电极图案D3呈插指结构排布。也即，上述第三子输入电极S31和第三子输出电极D31依次交替设置，且第三子输入电极S31和第三子输出电极D31设置在第三输入连接部S32和第三输出连接部D32之间。
这样利于合理利用显示基板100的空间，减少扫描驱动电路2在显示基板100中的空 间占比。
示例性的，如图12所示，上述第三输入电极图案S3和第三输出电极图案D3同层设置，且位于源漏导电层6。
这样可以在一次构图工艺中同时制备形成上述第三输入电极图案S3和第三输出电极图案D3，有利于简化扫描驱动电路2及显示基板100的制备工艺。
在一些示例中，如图7～图9所示，第四晶体管T4的第四半导体部41包括：沿第一方向Y间隔排列的多个第四沟道部411，及设置在各第四沟道部411两侧的第四输入部412和第四输出部413。
示例性的，第四沟道部411、第四输入部412和第四输出部413可以均沿第二方向X延伸。
示例性的，如图9所示，每个第四沟道部411的相对两侧可以分别设置第四输入部412和第四输出部413。任意相邻两个第四沟道部411之间，例如可以仅设置第四输入部412或第四输出部413。也即，第四输入部412和第四输出部413依次交替设置。
示例性的，如图9所示，第四半导体部41所在的膜层，可以为半导体材料层3。也即，第四半导体部41和第三半导体部31可以同层设置。
在一些示例中，如图7、图8和图10所示，第四晶体管T4的控制极包括：设置在第四半导体部41远离衬底1一侧、且呈梳状的第四栅导电图案G4。其中，第四栅导电图案G4包括沿第一方向Y间隔排列的多个第四子栅极G41，各第四子栅极G41在衬底1上的正投影，和第四沟道部411在衬底1上的正投影部分重叠。
示例性的，如图10所示，第四子栅极G41可以沿第二方向X延伸。一个第四子栅极G41和一个第四沟道部411相对应，且该第四子栅极G41的两端分别延伸出相应的第四沟道部411所在范围。
例如，如图10所示，第四栅导电图案G4还包括：沿第一方向Y延伸的第四栅连接部G42。该第四栅连接部G42与各第四子栅极G41的一端连接，以便于能够同步向各第四子栅极G41传输相应的信号。
例如，第四栅连接部G42和各第四子栅极G41呈一体结构。也即，第四栅连接部G42和各第四子栅极G41由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。这样有利于提高第四栅导电图案G4的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图10所示，第四栅导电图案G4所在的膜层，可以为第二栅导电层4。也即，第四栅导电图案G4和第三栅导电图案G3可以同层设置。
示例性的，如图7、图8和图15所示，第四晶体管T4的控制极可以通过第四栅导电图案G4和上述第一扫描信号线EL2电连接。由此，第四栅导电图案G4和上述第一扫描信号线EL2位于不同膜层，因此，两者之前可以通过换层进行电连接。
例如，如图7、图8、12和图15所示，移位寄存器2a还包括：沿第一方向Y延伸、且设置在第四栅导电图案G4和第一扫描信号线EL2之间的第一连接部CN1。其中，第一连接部CN1的一端与第四栅导电图案G4电连接，第一连接部CN1的另一端与第一扫描信号线EL2电连接。
可选的，如图15所示，第一连接部CN1的一端和第四栅导电图案G4交叠的部分之间设置有贯穿第二绝缘层和第三绝缘层的第二过孔K2，两者通过第二过孔K2过孔实现电 连接。第一连接部CN1的另一端和第一扫描信号线EL2交叠的部分之间设置有贯穿第三绝缘层的第三过孔K3，两者通过第三过孔K3实现电连接。
通过设置沿第一方向Y延伸的第一连接部CN1，并利用该第一连接部CN1连接第四栅导电图案G4和第一扫描信号线EL2，可以避免第一扫描信号线EL2中与第四栅导电图案G4电连接的位置处形成拐角，确保该位置处呈直线状，有利于提高第一扫描信号线EL2的结构稳定性，优化扫描驱动电路2的布局。
此外，如图7和图8所示，第四栅导电图案G4中最靠近第一扫描信号线EL2的一个第四子栅极G41，例如可以呈拐角状延伸至第一连接部CN1的位置处，并与第一连接部CN1形成电连接。这样可以减小各导电层之间的重叠面积，避免形成串扰。
需要说明的是，在移位寄存器2a包括多条第一扫描信号线EL2的情况下，上述第四栅导电图案G4例如仅和其中的一条第一扫描信号线EL2电连接即可。
在一些示例中，如图12所示，第四晶体管T4的第一极包括：设置在第四栅导电图案G4远离衬底1一侧、且呈梳状的第四输入电极图案S4。其中，第四输入电极图案S4包括沿第一方向Y间隔排列的多个第四子输入电极S41。各第四子输入电极S41在衬底1上的正投影，和相应第四输入部412在衬底1上的正投影部分重叠。
示例性的，如图12所示，第四子输入电极S41可以沿第二方向X延伸。一个第四子输入电极S41和一个第四输入部412相对应，且该第四子输入电极S41的两端分别延伸出相应的第四输入部412所在范围。
进一步地，如图12所示，各第四子输入电极S41和相应的第四输入部412之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个第一过孔K1，各第四子输入电极S41可以通过该多个第一过孔K1和相应的第四输入部412电连接。此时，第四输入部412也可以作为第四晶体管T4的第一极的一部分。
例如，如图12所示，第四输入电极图案S4还包括：沿第一方向Y延伸的第四输入连接部S42。该第四输入连接部S42与各第四子输入电极S41的一端连接，以便于能够同步向各第四子输入电极S41传输相应的信号。
可选的，第四输入电极图案S4中，第四输入连接部S42和各第四子输入电极S41呈一体结构。这样有利于提高第四输入电极图案S4的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图12所示，上述第四晶体管T4的第一极可以通过第四输入电极图案S4和第三电压信号线VGHL2电连接。
在一些示例中，如图12所示，第四晶体管T4的第二极包括：设置在第四栅导电图案G4远离衬底1一侧、且呈梳状的第四输出电极图案D4。其中，第四输出电极图案D4包括沿第一方向Y间隔排列的多个第四子输出电极D41。第四子输出电极D41在衬底1上的正投影，和第四输出部413在衬底1上的正投影部分重叠。
示例性的，如图12所示，第四子输出电极D41可以沿第二方向X延伸。一个第四子输出电极D41和一个第四输出部413相对应，且该第四子输出电极D41的两端分别延伸出相应的第四输出部413所在范围。
进一步地，如图12所示，各第四子输出电极D41和相应的第四输出部413之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个第一过孔K1，各第四子输出电极D41可以通过该多个第一过孔K1和相应的第四输出部413电连接。此时，第四输出部413 也可以作为第四晶体管T4的第二极的一部分。
例如，如图12所示，第四输出电极图案D4还包括：沿第一方向Y延伸的第四输出连接部D42。该第四输出连接部D42与各第四子输出电极D41的一端连接，以便于能够同步向各第四子输出电极D41传输相应的信号。
可选的，第四输入电极图案S4中，第四输出连接部D42和各第四子输出电极D41呈一体结构。这样有利于提高第四输出电极图案D4的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图12和图13所示，上述第四晶体管T4的第二极可以通过第四输出电极图案D4和第二扫描信号线RL2电连接。
例如，第四输出电极图案D4和第二扫描信号线RL2之间，设置有贯穿第三绝缘层的第三过孔K3，第四输出电极图案D4可以通过该第三过孔K3和第二扫描信号线RL2电连接。
示例性的，如图12所示，上述第四输入电极图案S4和第四输出电极图案D4同层设置，且位于源漏导电层6。在移位寄存器2a还包括上述第一连接部CN1的情况下，第一连接部CN1也可以位于源漏导电层6。
这样可以在一次构图工艺中同时制备形成上述第四输入电极图案S4、第四输出电极图案D4和源漏导电层6，有利于简化扫描驱动电路2及显示基板100的制备工艺。
示例性的，如图12所示，上述第四输入电极图案S4和第四输出电极图案D4呈插指结构排布。也即，上述第四子输入电极S41和第四子输出电极D41依次交替设置，且第四子输入电极S41和第四子输出电极D41设置在第四输入连接部S42和第四输出连接部D42之间。
这样利于合理利用显示基板100的空间，减少扫描驱动电路2在显示基板100中的空间占比。
可选的，如图12所示，上述第三晶体管T3所包括的第三输出电极图案D3，和上述第四输出电极图案D4呈一体结构。这样可以在一次构图工艺中同时制备形成第三输出电极图案D3和第四输出电极图案D4，且有利于提高第三输出电极图案D3和第四输出电极图案D4的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
例如，如图12所示，第三输出电极图案D3和第四输出电极图案D4之间，通过第三输出连接部D32和第四输出连接部D42之间的电连接，实现一体结构。其中，第三输出电极图案D3和第四输出电极图案D4的开口均朝向第二电压信号线VGLL，且第三输出连接部D32和第四输出连接部D42之间的连线呈直线状。
这样不仅可以使得扫描驱动电路2的布局得到优化，还可以减弱制备形成第三输出电极图案D3和第四输出电极图案D4的过程中的工艺波动对其的影响，使得制备形成的第三输出电极图案D3和第四输出电极图案D4的图案与设计的图案更加接近，提高扫描驱动电路2及显示基板100的结构稳定性。
在此情况下，上述第三晶体管T3的第二极、第四晶体管T4的第二极与第二扫描信号线RL2之间的电连接，可以通过第三输出连接部D32和/或第四输出连接部D42实现。例如，可以通过第三输出连接部D32和第四输出连接部D42中，位于第三子输出电极D31和第四子输出电极D41之间的部分，与第二扫描信号线RL2形成电连接；和/或，可以通过第三输出连接部D32远离第四输出连接部D42的一端，与第二扫描信号线RL2形成电 连接。
另外，由于第四输入电极图案S4和第四输出电极图案D4呈插指结构排布，因此，上述第四输入电极图案S4可以通过第四子输入电极S41和第三电压信号线VGHL2形成电连接，且与第三电压信号线VGHL2电连接的第四子输入电极S41为最远离第三晶体管T3的第四子输入电极S41。这样可以避免和第四输出电极图案D4形成交叠，进而可以避免形成串扰。
示例性的，第四输入电极图案S41和第三电压信号线VGHL2呈一体结构。这样有利于提高第四输入电极图案S41和第三电压信号线VGHL2的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
在一些实施例中，如图7～图9所示，第一晶体管T1包括第一半导体部11，第二晶体管T2包括第二半导体部21。其中，第一半导体部11和第二半导体部21沿第一方向Y依次设置，且呈一体结构。
也就是说，第一晶体管T1和第二晶体管T2沿第一方向Y依次间隔设置。在图7和图8中，第一晶体管T1和第二晶体管T2在空间上呈上下放置。
这样不仅可以在一次构图工艺中同时制备形成第一半导体部11和第二半导体部21，简化扫描驱动电路2及显示基板100的制备工艺，还可以减小第一晶体管T1和第二晶体管T2在第二方向X(如图7和图8中所示的水平方向)上所占据的面积，进而可以减小第二电压信号线VGLL和第一电压信号线VGHL1之间的间距，减小移位寄存器2a及扫描驱动电路2在第二方向X上所占据的面积，有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
示例性的，第一半导体部11和第二半导体部21所在的膜层，可以为半导体材料层3。
下面对第一晶体管T1和第二晶体管T2的布局方式进行示意性说明。
在一些示例中，如图9所示，上述第一半导体部11包括：沿第一方向Y间隔排列的多个第一沟道部111，及设置在各第一沟道部111两侧的第一输入部112和第一输出部113。
示例性的，第一沟道部111、第一输入部112和第一输出部113可以均沿第二方向X延伸。
示例性的，如图9所示，每个第一沟道部111的相对两侧可以分别设置第一输入部112和第一输出部113。任意相邻两个第一沟道部111之间，例如可以仅设置第一输入部112或第一输出部113。也即，第一输入部112和第一输出部113依次交替设置。
在一些示例中，如图10所示，第一晶体管T1的控制极包括：设置在第一半导体部11远离衬底1一侧、且呈梳状的第一栅导电图案G1。其中，第一栅导电图案G1包括沿第一方向Y间隔排列的多个第一子栅极G11。第一子栅极G11在衬底1上的正投影，和第一沟道部111在衬底1上的正投影部分重叠。
示例性的，如图10所示，第一子栅极G11可以沿第二方向X延伸。一个第一子栅极G11和一个第一沟道部111相对应，且该第一子栅极G11的两端分别延伸出相应的第一沟道部111所在范围。
例如，如图10所示，第一栅导电图案G1还包括：沿第一方向Y延伸的第一栅连接部G12。该第一栅连接部G12与各第一子栅极G11的一端连接，以便于能够同步向各第一子栅极G11传输相应的信号。
例如，第一栅连接部G12和各第一子栅极G11呈一体结构。也即，第一栅连接部G12 和各第一子栅极G11由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。这样有利于提高第一栅导电图案G1的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图10所示，第一栅导电图案G1所在的膜层，可以为第二栅导电层4。
在一些示例中，如图12所示，第一晶体管T1的第一极包括：设置在第一栅导电图案G1远离衬底1一侧、且呈梳状的第一输入电极图案S1。其中，第一输入电极图案S1包括沿第一方向Y间隔排列的多个第一子输入电极S11。第一子输入电极S11在衬底1上的正投影，和第一输入部112在衬底1上的正投影部分重叠。
示例性的，如图12所示，第一子输入电极S11可以沿第二方向X延伸。一个第一子输入电极S11和一个第一输入部112相对应，且该第一子输入电极S11的两端分别延伸出相应的第一输入部112所在范围。
进一步地，如图12所示，各第一子输入电极S11和相应的第一输入部112之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个过孔K，各第一子输入电极S11可以通过该多个过孔K和相应的第一输入部112电连接。此时，第一输入部112也可以作为第一晶体管T1的第一极的一部分。
例如，如图12所示，第一输入电极图案S1还包括：沿第一方向Y延伸的第一输入连接部S12。该第一输入连接部S12与各第一子输入电极S11的一端连接，以便于能够同步向各第一子输入电极S11传输相应的信号。
示例性的，如图12所示，上述第一晶体管T1的第一极，可以通过第一输入电极图案S1与第一电压信号线VGHL1电连接。
可选的，如图12所示，移位寄存器2a还包括：设置在第一输入电极图案S1中的第一输入连接部S12和第一电压信号线VGHL1之间的第二连接部CN2。其中，第二连接部CN2第二方向X延伸，其一端与第一输入连接部S12电连接，另一端与第一电压信号线VGHL1电连接。也即，第一输入连接部S12通过第二连接部CN2与第一电压信号线VGHL1形成连接。
通过设置沿第二方向X延伸的第二连接部CN2，可以使得第一电压信号线VGHL1和第一晶体管T1之间形成一定的间隙，这样可以将移位寄存器2a中的多个晶体管或电容器设置在该间隙内，优化扫描驱动电路2的布局，减小扫描驱动电路2在边框区B所占据的尺寸。
例如，如图12所示，第一输入电极图案S1中，第一输入连接部S12和各第一子输入电极S11呈一体结构。进一步地，第一输入电极图案S1、第二连接部CN2和第一电压信号线VGHL1可以呈一体结构。这样有利于提高第一输入电极图案S1和第一电压信号线VGHL1的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
需要说明的是，如图7和图8所示，移位寄存器2a所包括的第四电容器C4，可以设置在第一晶体管T1和第一电压信号线VGHL1之间，并位于第十七晶体管T17远离第十六晶体管T16的一侧。其中，关于第十七晶体管T17和第十六晶体管T16的布局方式可以参见下文，此处不再描述。
示例性的，如图10所示，第四电容器C4的第一极板C41，可以和第一晶体管T1的控制极所包括的第一栅导电图案G1电连接。例如，第四电容器C4的第一极板C41可以和第一栅导电图案G1中的第一栅连接部G12电连接。
此处，第四电容器C4的第一极板C41所在的膜层，可以为第二栅导电层4。进一步的，第四电容器C4的第一极板C41可以和上述第一栅连接部G12呈一体结构。这样有利于提高第四电容器C4的第一极板C41和第一栅导电图案G1的结构稳定性。
示例性的，如图8和图11所示，第四电容器C4的第二极板C42，可以和第一电压信号线VGHL1电连接。例如，如图11所示，第四电容器C4的第二极板C42所在的膜层，可以为第一栅导电层5。此时，第四电容器C4例如可以位于第二连接部CN2和衬底1之间。第四电容器C4的第二极板C42可以通过过孔和第二连接部CN2电连接，进而通过第二连接部CN2实现和第一电压信号线VGHL1的电连接。
在一些示例中，如图12所示，第一晶体管T1的第二极包括：设置在第一栅导电图案G1远离衬底1一侧、且呈梳状的第一输出电极图案D1。其中，第一输出电极图案D1包括沿第一方向Y间隔排列的多个第一子输出电极D11。第一子输出电极D11在衬底1上的正投影，和第一输出部113在衬底1上的正投影部分重叠。
示例性的，如图12所示，第一子输出电极D11可以沿第二方向X延伸。一个第一子输出电极D11和一个第一输出部113相对应，且该第一子输出电极D11的两端分别延伸出相应的第一输出部113所在范围。
进一步地，各第一子输出电极D11和相应的第一输出部113之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个第一过孔K1，各第一子输出电极D11可以通过该多个第一过孔K1和相应的第一输出部113电连接。此时，第一输出部113也可以作为第一晶体管T1的第二极的一部分。
例如，如图12所示，第一输出电极图案D1还包括：沿第一方向Y延伸的第一输出连接部D12。该第一输出连接部D12与各第一子输出电极D11的一端连接，以便于能够同步向各第一子输出电极D11传输相应的信号。
可选的，如图12所示，第一输出电极图案D1中，第一输出连接部D12和各第一子输出电极D11呈一体结构。这样有利于提高第一输出电极图案D1的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图12所示，上述第一输出电极图案D1还与第一扫描信号线EL2电连接。例如，第一输出电极图案D1所在的膜层为源漏导电层6。第一输出电极图案D1例如可以通过过孔和第一扫描信号线EL2实现电连接。
需要说明的是，如图12所示，扫描驱动电路2中，例如除最后一级移位寄存器2a之外，其余级移位寄存器2a均可以包括：与上述第一输出电极图案D1电连接的第三连接部CN3。该第三连接部CN3的一端还与下一级移位寄存器2a的输入信号端STV电连接。
例如，如图12所示，第三连接部CN3的一端可以与第一输出电极图案D1所包括的多个第一子输出电极D11中最靠近下一级移位寄存器2a的第一子输出电极D11电连接，且呈一体结构。第三连接部CN3的另一端则可以与下一级移位寄存器2a中的第八晶体管T8的第一极电连接。
在一些示例中，如图9所示，上述第二半导体部21包括：沿第一方向Y间隔排列的多个第二沟道部211，及设置在各第二沟道部211两侧的第二输入部212和第二输出部213。
示例性的，第二沟道部211、第二输入部212和第二输出部213可以均沿第二方向X延伸。
示例性的，如图9所示，每个第二沟道部211的相对两侧可以分别设置第二输入部212 和第二输出部213。任意相邻两个第二沟道部211之间，例如可以仅设置第二输入部212或第二输出部213。也即，第二输入部212和第二输出部213依次交替设置。
在一些示例中，如图10所示，第二晶体管T2的控制极包括：设置在第二半导体部21远离衬底1一侧、且呈梳状的第二栅导电图案G2。其中，第二栅导电图案G2包括沿第一方向Y间隔排列的多个第二子栅极G21。第二子栅极G21在衬底1上的正投影，和第二沟道部211在衬底1上的正投影部分重叠。
示例性的，如图10所示，第二子栅极G21可以沿第二方向X延伸。一个第二子栅极G21和一个第二沟道部211相对应，且该第二子栅极G21的两端分别延伸出相应的第二沟道部211所在范围。
例如，如图10所示，第二栅导电图案G2还包括：沿第一方向Y延伸的第二栅连接部G22。该第二栅连接部G22与各第二子栅极G21的一端连接，以便于能够同步向各第二子栅极G21传输相应的信号。
例如，第二栅连接部G22和各第二子栅极G21呈一体结构。也即，第二栅连接部G22和各第二子栅极G21由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。这样有利于提高第二栅导电图案G2的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，如图10所示，第二栅导电图案G2所在的膜层，可以为第二栅导电层4。
在一些示例中，如图12所示，第二晶体管T2的第一极包括：设置在第二栅导电图案G2远离衬底1一侧、且呈梳状的第二输入电极图案S2。其中，第二输入电极图案S2包括沿第一方向Y间隔排列的多个第二子输入电极S21，第二子输入电极S21在衬底1上的正投影，和第二输入部212在衬底1上的正投影部分重叠。
示例性的，如图12所示，第二子输入电极S21可以沿第二方向X延伸。一个第二子输入电极S21和一个第二输入部212相对应，且该第二子输入电极S21的两端分别延伸出相应的第二输入部212所在范围。
进一步地，如图12所示，各第二子输入电极S21和相应的第二输入部212之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个过孔K，各第二子输入电极S21可以通过该多个过孔K和相应的第二输入部212电连接。此时，第二输入部212也可以作为第二晶体管T2的第一极的一部分。
例如，如图12所示，第二输入电极图案S2还包括：沿第一方向Y延伸的第二输入连接部S22。该第二输入连接部S22与各第二子输入电极S21的一端连接，以便于能够同步向各第二子输入电极S21传输相应的信号。
可选的，第二输入电极图案S2中，第二输入连接部S22和各第二子输入电极S21呈一体结构。这样有利于提高第二输入电极图案S2的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，上述第二晶体管T2的第一极可以通过第二输入电极图案S2和第二电压信号线VGLL电连接。
需要说明的是，如图7和图8所示，移位寄存器2a所包括的第二电容器C2，可以设置在第二晶体管T2和第一电压信号线VGHL1之间，并位于第十五晶体管T15和第十六晶体管T16之间。其中，关于第十五晶体管T15和第十六晶体管T16的布局方式可以参见下文，此处不再描述。
示例性的，如图10所示，第二电容器C2的第二极板C22，可以和第二晶体管T2的控制极所包括的第二栅导电图案G2电连接。例如，第二电容器C2的第二极板C22可以和第二栅导电图案G2中的第二栅连接部G22电连接。
此处，第二电容器C2的第二极板C22所在的膜层，可以为第二栅导电层4。进一步的，第二电容器C2的第二极板C22可以和上述第二栅连接部G22呈一体结构。这样有利于提高第二电容器C2的第二极板C22和第二栅导电图案G2的结构稳定性。
示例性的，如图7、图8和图11所示，第二电容器C2的第一极板C21，可以和第二时钟信号线CBL电连接。例如，如图11所示，第二电容器C2的第一极板C21所在的膜层，可以为第一栅导电层5。此时，第二电容器C2的第一极板C21可以通过过孔和第二时钟信号线CBL的电连接。
在一些示例中，如图12所示，第二晶体管T2的第二极包括：设置在第二栅导电图案G2远离衬底1一侧、且呈梳状的第二输出电极图案D2。其中，第二输出电极图案D2包括沿第一方向Y间隔排列的多个第二子输出电极D21。第二子输出电极D21在衬底1上的正投影，和第二输出部213在衬底1上的正投影部分重叠。
示例性的，如图12所示，第二子输出电极D21可以沿第二方向X延伸。一个第二子输出电极D21和一个第二输出部213相对应，且该第二子输出电极D21的两端分别延伸出相应的第二输出部213所在范围。
进一步地，各第二子输出电极D21和相应的第二输出部213之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的多个第一过孔K1，各第二子输出电极D21可以通过该多个第一过孔K1和相应的第二输出部213电连接。此时，第二输出部213也可以作为第二晶体管T2的第二极的一部分。
例如，如图12所示，第二输出电极图案D2还包括：沿第一方向Y延伸的第二输出连接部D22。该第二输出连接部D22与各第二子输出电极D21的一端连接，以便于能够同步向各第二子输出电极D21传输相应的信号。
可选的，第二输入电极图案S2中，第二输出连接部D22和各第二子输出电极D21呈一体结构。这样有利于提高第二输出电极图案D2的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
示例性的，上述第二晶体管T2的第二极可以通过第二输出电极图案S2与第一扫描信号线EL2电连接。例如，第二输出电极图案D2所在的膜层为源漏导电层6。第二输出电极图案D2例如可以通过过孔和第一扫描信号线EL2实现电连接。
可选的，如图12所示，第一输入电极图案S1和第一输出电极图案D1呈插指结构排布，第二输入电极图案S2和第二输出电极图案D2呈插指结构排布。其中，第一输入电极图案S1和第二输入电极图案S2的开口例如均朝向第二电压信号线VGLL，第一输出电极图案D1和第二输出电极图案D2的开口例如均远离第二电压信号线VGLL。此处，关于“呈插指结构排布”可以参见上述一些示例中的说明，此处不再赘述。
这样有利于优化第一扫描信号线EL2、第一晶体管T1和第二晶体管T2之间的布局，有利于减小第一扫描信号线EL2和第一晶体管T1之间、及第一扫描信号线EL2和第二晶体管T2之间的重叠面积，避免形成串扰。
下面对移位寄存器2a所包括的其他晶体管及电容器的布局方式进行示意性说明。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第五晶体管T5，设置 在第三晶体管T3和第四晶体管T4之间。
通过将上述第五晶体管T5设置在第三晶体管T3和第四晶体管T4之间的间隙内，可以避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，进而有利于使得第二电压信号线VGLL和第三电压信号线VGHL2之间具有较小的间距，便于使得显示基板100实现窄边框设计。
需要说明的是，第五晶体管T5可以位于第三晶体管T3和第四晶体管T4之间的任意位置，本公开对此不作限定。
在一些示例中，如图7和图8所示，第五晶体管T5可以设置在第二电压信号线VGLL和第三电压信号线VGHL2之间。也即，第五晶体管T5可以位于第二电压信号线VGLL、第三电压信号线VGHL2、第三晶体管T3及第四晶体管T4四者所限定的区域内。
示例性的，如图7和图8所示，在第一扫描信号线EL2和第二扫描信号线RL2均位于第三半导体部31和第四半导体部41之间的情况下，上述第五晶体管T5可以设置在第三晶体管T3和第一扫描信号线EL2之间。也即，第五晶体管T5可以位于第二电压信号线VGLL、第三电压信号线VGHL2、第三晶体管T3及第一扫描信号线EL2四者所限定的区域内。
这样不仅可以避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，还可以避免在第三晶体管T3和第一扫描信号线EL2之间形成交叠，进而可以避免形成串扰。
在一些示例中，如图7、图8和图9所示，上述第五晶体管T5可以包括第五半导体部51。其中，第五半导体部51包括：第五沟道部511及设置在第五沟道部511两侧的第五输入部512和第五输出部513。
示例性的，如图9所示，第五半导体部51所在的膜层，可以为半导体材料层3。
在一些示例中，如图10所示，上述第五晶体管T5的控制极包括：设置在第五半导体部51远离衬底1一侧的第五栅导电图案G5。第五栅导电图案G5在衬底1上的正投影，和第五沟道部511在衬底1上的正投影部分重叠。
示例性的，第五栅导电图案G5的延伸方向，垂直于第五沟道部511的长度方向。第五栅导电图案G5的两端分别延伸出第五沟道部511所在范围。此处，第五沟道部511的长度方向指的是，由第五输入部512和第五输出部513中的一者，指向另一者的方向。其余晶体管的沟道部的长度方向，可以参照此处的说明，本文不再赘述。
示例性的，如图10所示，第五栅导电图案G5所在的膜层，可以为第二栅导电层4。
示例性的，如图10所示，第五栅导电图案G5与第一晶体管T1的控制极电连接。在第一晶体管T1的控制极包括第一栅导电图案G1的情况下，第五晶体管T5的第五栅导电图案G5则可以与第一栅导电图案G1电连接。
可选的，如图10所示，第一栅导电图案G1包括多个第一子栅极G11。上述第五栅导电图案G5可以和某一个第一子栅极G11电连接。这样有利于优化扫描驱动电路2的布局，减少导电层之间的交叠面积。
由于第五栅导电图案G5和第一栅导电图案G1所在的膜层均为第二栅导电层4，因此，第五栅导电图案G5可以和与其电连接的第一子栅极G11呈一体结构。在如图10所示的结构上，可以认为，第一栅导电图案G1中的第一子栅极G11呈折线状向第五晶体管T5延伸，并复用为第五栅导电图案G5。
这样有利于提高第五栅导电图案G5和第一栅导电图案G1的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
在一些示例中，如图12所示，第五晶体管T5的第一极包括：设置在第五栅导电图案G5远离衬底1一侧的第五输入电极图案S5。其中，第五输入电极图案S5在衬底1上的正投影，和第五输入部512在衬底1上的正投影部分重叠。
示例性的，第五输入电极图案S5的一部分，覆盖第五输入部512。第五输入电极图案S5和第五输入部512之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第五输入电极图案S5可以通过该第一过孔K1和第五输入部512电连接。此时，第五输入部512也可以作为第五晶体管T5的第一极的一部分。
示例性的，如图12所示，第五晶体管T5的第一极可以通过第五输入电极图案S5与第二电压信号线VGLL电连接。
可选的，如图9所示，第五晶体管T5的第五沟道部511的长度方向沿第二方向X设置，且第五输入部512位于第五输出部513靠近第二电压信号线VGLL的一侧。
通过采用上述设置方式设置第五沟道部511，不仅可以减小第五沟道部511在第一方向Y上的占用尺寸，减小第三晶体管和第一扫描信号线EL2之间的间距，减小扫描驱动电路2在第一方向Y上的尺寸，还可以减小第五输入部512和第二电压信号线VGLL之间的间距，进一步避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，便于使得显示基板100实现窄边框设计。
示例性的，如图12所示，第五输入电极图案S5位于源漏导电层6，且和第二电压信号线VGLL呈一体结构。此时，例如可以将第二电压信号线VGLL的一部分作为第五输入电极图案S5，第二电压信号线VGLL中与第五晶体管T5相对应的位置处，仍呈直线状。
这样不仅有利于进一步减小第五输入部512和第二电压信号线VGLL之间的间距，进一步避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，便于使得显示基板100实现窄边框设计，还有利于提高第二电压信号线VGLL的结构稳定性，使得扫描驱动电路2的布局结构得到优化，减弱制备形成扫描驱动电路2的过程中的工艺波动对扫描驱动电路2的影响。
在一些示例中，如图12所示，第五晶体管T5的第二极包括：设置在第五栅导电图案G5远离衬底1一侧的第五输出电极图案D5。其中，第五输出电极图案D5在衬底1上的正投影，和第五输出部513在衬底1上的正投影部分重叠。
示例性的，第五输出电极图案D5的一部分，覆盖第五输出部513。第五输出电极图案D5和第五输出部513之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第五输出电极图案D5可以通过该第一过孔K1和第五输出部513电连接。此时，第五输出部513也可以作为第五晶体管T5的第二极的一部分。
示例性的，如图12所示，第五输出电极图案D5和第五输入电极图案S5相对设置，且第五输出电极图案D5所在的膜层，也可以为源漏导电层6。
示例性的，第五晶体管T5的第二极可以通过第五输出电极图案D5与第三晶体管T3的控制极电连接。
例如，在第三晶体管T3的控制极包括第三栅导电图案G3的情况下，第五输出电极图案D5可以和第三栅导电图案G3中的某一个第三子栅极G31电连接。
例如，如图10所示，第三栅导电图案G3中靠近第五晶体管T3的第三子栅极G31呈 拐角状向第五晶体管T5延伸。此时，该第三子栅极G31可以呈U型，且该第三子栅极G31向第五晶体管T5延伸的一端和第五输出电极图案D5部分重叠。第五输出电极图案D5便可以通过相应的过孔和该第三子栅极G31电连接。
通过选择靠近第五晶体管T3的第三子栅极G31与第五输出电极图案D5进行电连接，可以避免在各导电层之间形成交叠，进而可以避免形成串扰，优化扫描驱动电路2的结构。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第六晶体管T6，设置在第三晶体管T3和第四晶体管T4之间。
通过将上述第六晶体管T6设置在第三晶体管T3和第四晶体管T4之间的间隙内，可以避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，进而有利于使得第二电压信号线VGLL和第三电压信号线VGHL2之间具有较小的间距，便于使得显示基板100实现窄边框设计。
需要说明的是，第六晶体管T6可以位于第三晶体管T3和第四晶体管T4之间的任意位置，本公开对此不作限定。
在一些示例中，如图7和图8所示，第六晶体管T6可以设置在第二电压信号线VGLL和第三电压信号线VGHL2之间。也即，第六晶体管T6可以位于第二电压信号线VGLL、第三电压信号线VGHL2、第三晶体管T3及第四晶体管T4四者所限定的区域内。
示例性的，如图7和图8所示，在第一扫描信号线EL2和第二扫描信号线RL2均位于第三半导体部31和第四半导体部41之间的情况下，上述第六晶体管T6可以设置在第四晶体管T4和第一扫描信号线EL2之间。也即，第六晶体管T6可以位于第二电压信号线VGLL、第三电压信号线VGHL2、第四晶体管T4及第一扫描信号线EL2四者所限定的区域内。
这样不仅可以避免增大第二电压信号线VGLL和第三电压信号线VGHL2之间的间距，还可以避免在第四晶体管T4和第一扫描信号线EL2之间形成交叠，进而可以避免形成串扰。
在一些示例中，如图7、图8和图9所示，上述第六晶体管T6可以包括第六半导体部61。其中，第六半导体部61包括：第六沟道部611及设置在第六沟道部611两侧的第六输入部612和第六输出部613。
示例性的，如图9所示，第六半导体部61所在的膜层，可以为半导体材料层3。
在一些示例中，如图10所示，上述第六晶体管T6的控制极包括：设置在第六半导体部61远离衬底1一侧的第六栅导电图案G6。第六栅导电图案G6在衬底1上的正投影，和第六沟道部611在衬底1上的正投影部分重叠。
示例性的，第六栅导电图案G6的延伸方向，垂直于第六沟道部611的长度方向。第六栅导电图案G6的两端分别延伸出第六沟道部611所在范围。
示例性的，第六栅导电图案G6所在的膜层，可以为第二栅导电层4。
示例性的，如图10所示，第六栅导电图案G6和第四晶体管T4的控制极电连接。在第四晶体管T4的控制极包括第四栅导电图案G4的情况下，第六栅导电图案G6则可以与第四栅导电图案G4电连接。
可选的，第四栅导电图案G4包括多个第四子栅极G41。上述第六栅导电图案G6可以和某一个第四子栅极G41电连接。
例如，如图10所示，第四栅导电图案G4中靠近第六晶体管T6的第四子栅极G41呈 拐角状向第六晶体管T6延伸。此时，该第四子栅极G41可以呈U型，且该第四子栅极G41向第六晶体管T6延伸的一端和第六栅导电图案G6电连接。
通过选择靠近第六晶体管T6的第四子栅极G41与第六栅导电图案G6进行电连接，可以避免或减少在各导电层之间形成交叠，进而可以避免形成串扰，优化扫描驱动电路2的结构。
示例性的，由于第六栅导电图案G6和第四栅导电图案G4所在的膜层均为第二栅导电层4，因此，第六栅导电图案G6和第四栅导电图案G4可以呈一体结构。在如图10所示的结构上，可以认为，上述第四子栅极G41复用为第六栅导电图案G6。
这样有利于提高第六栅导电图案G6和第四栅导电图案G4的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
在一些示例中，如图12所示，第六晶体管T6的第一极包括：设置在第六栅导电图案G6远离衬底1一侧的第六输入电极图案S6。其中，第六输入电极图案S6在衬底1上的正投影，和第六输入部612在衬底1上的正投影部分重叠。
示例性的，第六输入电极图案S6的一部分，覆盖第六输入部612。第六输入电极图案S6和第六输入部612之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第六输入电极图案S6可以通过该第一过孔K1和第六输入部612电连接。此时，第六输入部612也可以作为第六晶体管T6的第一极的一部分。
示例性的，如图12所示，第六晶体管T6的第一极可以通过第六输入电极图案S6与第三电压信号线VGHL2电连接。
可选的，如图12所示，由于第四晶体管T4的第四输入电极图案S4和第三电压信号线VGHL2呈一体结构，因此，可以将第六晶体管T6的第六输入电极图案S6与第四输入电极图案S4进行电连接，进而实现第六输入电极图案S6和第三电压信号线VGHL2之间的电连接。
这样有利于避免在各导电层之间形成交叠，进而避免形成串扰。
示例性的，如图9所示，上述第六半导体部61中，第六沟道部611的长度方向沿第一方向Y设置，且第六输入部612位于第六输出部613靠近第四晶体管T4的一侧。
通过采用上述设置方式设置第六沟道部611，不仅可以减小第六输入部612和第四输入电极图案S4之间的间距，避免增大移位寄存器2a及扫描驱动电路2在第一方向Y上的尺寸，还可以减少第四栅导电图案G4中与第六晶体管T6电连接的第四子栅极G41的弯折次数，提高第六栅导电图案G6和第四栅导电图案G4的结构稳定性。
可选的，如图9所示，上述第六半导体部61，例如可以和第四晶体管T4的第四半导体部41呈一体结构。也即，第六半导体部61和第四半导体部41由同一膜层、在同一次构图工艺中制备形成，且两者之间未断开。这样有利于提高第六半导体部61和第四半导体部41的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
可以理解的是，在上述第四半导体部41包括沿第二方向X间隔排列的多个第四沟道部411，及设置在各第四沟道部411两侧的第四输入部412和第四输出部413的情况下，靠近第六半导体部61的第四输入部412，可以复用为第六输入部612。基于此，第四晶体管T4的第四输入电极图案S4中靠近第六半导体部61的第四子输入电极S41，可以复用为第六输入电极图案S6。
也即，第四半导体部41中靠近第六半导体部61的第四输入部412，既可以属于第四 晶体管T4的第一极，也可以属于第六晶体管T6的第一极。第四输入电极图案S4中靠近第六半导体部61的第四子输入电极S41，既可以属于第四晶体管T4的第一极，也可以属于第六晶体管T6的第一极。
这样有利于简化第四晶体管T4和第六晶体管T6的结构，提高两者的集成度，进而减小移位寄存器2a及扫描驱动电路2所占据的尺寸。
在一些示例中，如图12所示，第六晶体管T6的第二极包括：设置在第六栅导电图案G6远离衬底1一侧的第六输出电极图案D6。其中，第六输出电极图案D6在衬底2上的正投影，和第六输出部613在衬底1上的正投影部分重叠。
示例性的，第六输出电极图案D6的一部分，覆盖第六输出部613。第六输出电极图案D6和第六输出部613之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第六输出电极图案D6可以通过该第一过孔K1和第六输出部613电连接。此时，第六输出部613也可以作为第六晶体管T6的第二极的一部分。
示例性的，如图12所示，第六输出电极图案D6和第六输入电极图案S6相对设置，且第六输出电极图案D6所在的膜层，也可以为源漏导电层6。
示例性的，第六晶体管T6可以通过第六输出电极图案D6和第五晶体管T5的第五输出电极图案D5电连接。
可选的，如图12所示，第六输出电极图案D6和第五输出电极图案D5均沿第二方向X延伸，且两者分别位于第一扫描信号线EL2的两侧。此时，移位寄存器2a还可以包括：设置在第六输出电极图案D6和第五输出电极图案D5之间、且沿第一方向Y延伸的第四连接部CN4。该第四连接部CN4的一端和第六输出电极图案D6电连接，另一端和第五输出电极图案D5电连接。
通过设置第四连接部CN4，有利于减小甚至避免在第六晶体管T6和第一扫描信号线EL2之间及第五晶体管T5和第一扫描信号线EL2之间形成重叠面积，减小串扰。
例如，第六输出电极图案D6、第五输出电极图案D5和第四连接部CN4呈一体结构。这样有利于提高三者的结构稳定性。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第一电容器C1，可以设置在第二晶体管T2和第四晶体管T4之间。其中，第一电容器C1可以包括：设置在衬底1和第二电压信号线VGLL之间、且依次层叠的第一极板C11和第二极板C12。
也即，第一电容器C1位于衬底1和第二电压信号线VGLL之间。
通过将第一电容器C1设置在由第二晶体管T2、第四晶体管T4、衬底1和第二电压信号线VGLL四者所确定的空间内，可以合理利用空间，避免因第一电容器C1的设置而增大移位寄存器2a及扫描驱动电路2的尺寸，以便于能够使得显示基板100实现窄边框设计。
另外，第二电压信号线VGLL所传输第二电压信号为恒定电压信号，将第一电容器C1设置在衬底1和第二电压信号线VGLL之间，可以避免带来由于信号波动而引起的干扰。
示例性的，如图10所示，第一电容器C1的第一极板C11可以位于第二栅导电层4，且和第五晶体管T5的第五栅导电图案G5同层设置。第一电容器C1的第二极板C12可以位于第一栅导电层5，且和第一扫描信号线EL2、第二扫描信号线RL2同层设置。
在一些示例中，第一电容器C1的第一极板C11和第五晶体管T5的第五输出电极图案D5电连接。
示例性的，如图10所示，移位寄存器2a还可以包括：设置在第一电容器C1的第一极板C11和第六输出电极图案D6之间的第五连接部CN5。该第五连接部CN5的一端和第一电容器C1的第一极板C11靠近第五晶体管T5的端部电连接，另一端和第六输出电极图案D6电连接。此时，第一电容器C1的第一极板C11便可以依次通过第五连接部CN5、第六输出电极图案D6及第四连接部CN4，与第五晶体管T5的第五输出电极图案D5实现电连接。
由于第一电容器C1的第一极板C11和第五晶体管T5的第五输出电极图案D5位于不同层，这样第一电容器C1的第一极板C11和第五晶体管T5的第五输出电极图案D5便需要通过过孔进行电连接。
通过设置第五连接部CN5，并通过第六输出电极图案D6和第五输出电极图案D5实现电连接，既可以避免将过孔设置在第二电压信号线VGLL和衬底1之间，以便于确保第二电压信号线VGLL的平整度，还可以避免第一电容器C1的第一极板C11和第一扫描信号线EL2形成交叠，进而避免带来由于信号波动而引起的干扰。
例如，第一电容器C1的第一极板C11和第五连接部CN5呈一体结构。这样有利于提高两者的结构稳定性。
在一些示例中，如图11所示，第一电容器C1的第二极板C12和第七晶体管T7的第二极电连接。关于第七晶体管T7的布局方式，可以参见下文的说明，此处不再赘述。
在一些示例中，如图7和图8所示，第一电容器C1的第一极板C11和第一电容器C1的第二极板C12中的任一者在衬底1上的正投影，和第二电压信号线VGLL在衬底1上的正投影至少部分重叠。
示例性的，第一电容器C1的第一极板C11在衬底1上的正投影的一部分，和第二电压信号线VGLL在衬底1上的正投影的一部分重叠，或者位于第二电压信号线VGLL在衬底1上的正投影范围内。
示例性的，第一电容器C1的第二极板C12在衬底1上的正投影的一部分，和第二电压信号线VGLL在衬底1上的正投影的一部分重叠，或者位于第二电压信号线VGLL在衬底1上的正投影范围内。
这样可以使得第二晶体管T2和第四晶体管T4之间的间距较小，避免增大移位寄存器2a及扫描驱动电路2在第二方向X上的尺寸，进而避免影响显示基板100的窄边框设计。
在一些示例中，如图7和图8所示，第一电容器C1的第一极板C11和第一电容器C1的第二极板C12中的任一者在第二方向X上的尺寸，和第二电压信号线VGLL在第二方向X上的尺寸大致相等。
这样可以使得第一电容器C1的第一极板C11和第一电容器C1的第二极板C12中的任一者位于衬底1和第二电压信号线VGLL之间的部分，和第二电压信号线VGLL重合，进而有利于进一步减小第二晶体管T2和第四晶体管T4之间的间距，减小移位寄存器2a及扫描驱动电路2在第二方向X上的尺寸，避免影响显示基板100的窄边框设计。
在一些实施例中，如图7和图8所示，扫描驱动电路2还包括：设置在第一电压信号线VGHL1远离第二电压信号线VGLL的一侧、且沿第一方向Y延伸的第一时钟信号线CKL、第二时钟信号线CBL和第三时钟信号线STVL。
此处，第一时钟信号线CKL、第二时钟信号线CBL和第三时钟信号线STVL之间的排列方式可以根据实际需要选择设置，本公开对此不作限定。
示例性的，如图7和图8所示，第一时钟信号线CKL、第二时钟信号线CBL和第三时钟信号线STVL按顺序依次排列，且第一时钟信号线CKL相比于第三时钟信号线STVL更靠近第一电压信号线VGHL1。
例如，第一时钟信号线CKL、第二时钟信号线CBL和第三时钟信号线STVL，可以均位于源漏导电层6。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第七晶体管T7可以设置在第一电压信号线VGHL1和第二电压信号线VGLL之间。其中，在上述第一晶体管T1包括第一半导体部11、第二晶体管T2包括第二半导体部21，且第一半导体部11和第二半导体部21沿第一方向Y依次设置的情况下，第七晶体管T7可以设置在第二半导体部21远离第一半导体部11的一侧。
在一些示例中，如图9所示，上述第七晶体管T7可以包括第七半导体部71。由于第七晶体管T7可以设置在第二半导体部21远离第一半导体部11的一侧，因此，第七半导体部71可以设置在第二半导体部21远离第一半导体部11的一侧。
其中，第七半导体部71包括：第七沟道部711及设置在第七沟道部711两侧的第七输入部712和第七输出部713。
示例性的，如图9所示，第七半导体部71所在的膜层，可以为半导体材料层3。
在一些示例中，如图10所示，上述第七晶体管T7的控制极包括：设置在第七半导体部71远离衬底1一侧的第七栅导电图案G7。第七栅导电图案G7在衬底2上的正投影，和第七沟道部711在衬底1上的正投影部分重叠。
示例性的，第七栅导电图案G7的延伸方向，垂直于第七沟道部711的长度方向。第七栅导电图案G7的两端分别延伸出第七沟道部711所在范围。
示例性的，如图10所示，第七栅导电图案G7所在的膜层，可以为第二栅导电层4。
示例性的，如图10所示，第七栅导电图案G7和第一电容器C1的第一极板C11电连接。
可选的，如图10所示，移位寄存器2a还包括：设置在第七栅导电图案G7和第一电容器C1的第一极板C11之间、且沿第二方向X延伸的第六连接部CN6。该第六连接部CN6的一端和第七栅导电图案G7电连接，另一端和第一电容器C1的第一极板C11中靠近第七晶体管T7的一端电连接。
例如，第七栅导电图案G7、第一电容器C1的第一极板C11及第六连接部CN6均同层设置，且呈一体结构。在如图10所示的结构上，可以认为，上述第一电容器C1的第一极板C11靠近第七晶体管T7的一端，向第七晶体管T7延伸，并复用为第七栅导电图案G7。
这样有利于提高第七栅导电图案G7和第一电容器C1的第一极板C11的结构稳定性，提高扫描驱动电路2及显示基板100的结构稳定性。
在一些示例中，如图12所示，第七晶体管T7的第一极包括：设置在第七栅导电图案G7远离衬底1一侧的第七输入电极图案S7。其中，第七输入电极图案S7在衬底1上的正投影，和第七输入部712在衬底1上的正投影部分重叠。
示例性的，第七输入电极图案S7的一部分，覆盖第七输入部712。第七输入电极图案S7和第七输入部712之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第七输入电极图案S7可以通过该第一过孔K1和第七输入部712电连接。此时，第 七输入部712也可以作为第七晶体管T7的第一极的一部分。
示例性的，如图7和图8所示，第七输入电极图案S7还与第一时钟信号线CKL电连接。
可选的，如图10所示，移位寄存器2a还包括：设置在第七输入电极图案S7和第一时钟信号线CKL之间、且沿第二方向X延伸的第七连接部CN7。该第七连接部CN7的一端和第七输入电极图案S7电连接，另一端和第一时钟信号线CKL电连接。
例如，第七连接部CN7可以位于第二栅导电层4。此时，第七连接部CN7可以通过不同的过孔，分别和第七输入电极图案S7、第一时钟信号线CKL实现电连接。
在一些示例中，如图12所示，第七晶体管T7的第二极包括：设置在第七栅导电图案G7远离衬底1一侧的第七输出电极图案D7。其中，第七输出电极图案D7在衬底1上的正投影，和第七输出部713在衬底1上的正投影部分重叠。
示例性的，第七输出电极图案D7的一部分，覆盖第七输出部713。第七输出电极图案D7和第七输出部713之间，设置有贯穿第一绝缘层、第二绝缘层和第三绝缘层的第一过孔K1，第七输出电极图案D7可以通过该第一过孔K1和第七输出部713电连接。此时，第七输出部713也可以作为第七晶体管T7的第二极的一部分。
示例性的，第七输出电极图案D7和第七输入电极图案S7相对设置，两者所在的膜层，也可以为源漏导电层6。
示例性的，如图14所示，第七输出电极图案D7和第一电容器C1的第二极板C12电连接。
由于第七输出电极图案D7和第一电容器C1的第二极板C12分别位于不同的膜层，因此，两者可以通过过孔进行换层，进而实现电连接。
可选的，如图9所示，第七沟道部711的长度方向沿第二方向X设置，且第七输入部712位于第七输出部713远离第二电压信号线VGLL的一侧。
这样不仅可以减小第七晶体管T7在第一方向Y上的尺寸，避免增大移位寄存器2a及扫描驱动电路2在第一方向Y上的尺寸，还可以减小第七输入部712和第一时钟信号线CKL之间的间距，减小第七输出部713和第一电容器C1之间的间距，使得移位寄存器2a及扫描驱动电路2的结构得到优化。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第八晶体管T8，可以设置在第一电压信号线VGHL1和第七晶体管T7之间。其中，如图9和图10所示，第八晶体管T8包括第八半导体部81，第八晶体管T8的控制极包括：设置在第八半导体部81远离衬底1一侧的第八栅导电图案G8。
在一些示例中，如图9所示，第八半导体部81包括：第八沟道部811。上述第八栅导电图案G8在衬底1上的正投影，和第八沟道部811在衬底1上的正投影部分重叠。
示例性的，第八栅导电图案G8的延伸方向，垂直于第八沟道部811的长度方向。第八栅导电图案G8的两端分别延伸出第八沟道部811所在范围。
示例性的，第八半导体部81所在的膜层，可以为半导体材料层3。第八栅导电图案G8所在的膜层，可以为第二栅导电层4。
在一些示例中，如图10所示，第八栅导电图案G8沿第二方向X延伸，第八栅导电图案G8的一端与第七输入电极图案S7电连接，第八栅导电图案G8的另一端与第一时钟信号线CKL电连接。第七输入电极图案S7通过第八栅导电图案G8与第一时钟信号线CKL 电连接。
示例性的，第八晶体管T8和第七晶体管T7的连线方向，可以与第二方向X大致平行。
这样可以使得第八栅导电图案G8基本呈直线状，利于使得扫描驱动电路2的布局结构得到优化，减弱制备形成扫描驱动电路2的过程中的工艺波动对扫描驱动电路2的影响。
可选的，如图10所示，在移位寄存器2a还包括第七连接部CN7的情况下，第七连接部CN7的一部分和第八半导体部81的一部分相对设置，且两者在衬底1上的正投影重合。其中，该第七连接部CN7的一部分可以作为第八栅导电图案G8，该第八半导体部81的一部分则可以作为第八沟道部811。
此处，可以理解的是，扫描驱动电路2中，在各级移位寄存器2a输出的第一扫描信号作为下一级移位寄存器2a的输入信号的情况下，第一级移位寄存器2a中第八晶体管T8的第一极可以和第三时钟信号线STVL电连接，其余级移位寄存器2a中第八晶体管T8的第一极则可以和前一级移位寄存器2a的第三连接部CN3电连接。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12，可以设置在第二晶体管T2和第一电压信号线VGHL1之间的间隙及第一晶体管T1和第一电压信号线VGHL1之间的间隙内。
在一些示例中，如图7和图8所示，上述第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12，沿第一方向Y依次设置。也即，第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12的连线方向，与第一方向Y大致平行。
这样可以减小上述第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12在第二方向X上所占用的空间，有利于减小第一电压信号线VGHL1和第二电压信号线VGLL之间的尺寸，进而有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
在一些示例中，如图9所示，第九晶体管T9包括第九半导体部91，第九半导体部91包括：第九沟道部911。第十晶体管T10包括第十半导体部101，第十半导体部101包括：第十沟道部1011。第十一晶体管T11包括第十一半导体部111，第十一半导体部111包括：第十一沟道部1111。第十二晶体管T12包括第十二半导体部121，第十二半导体121包括：第十二沟道部1211。其中，第八沟道部811的长度方向、第九沟道部911的长度方向、第十沟道部1011的长度方向、第十一沟道部1111的长度方向和第十二沟道部1211的长度方向，均沿第一方向Y设置。
这样可以进一步减小上述第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11和第十二晶体管T12在第二方向X上所占用的空间，有利于进一步减小第一电压信号线VGHL1和第二电压信号线VGLL之间的尺寸，进而有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
此外，这样可以使得第九晶体管T9和第二时钟信号线CBL之间的连接走线、第十一晶体管T11和第二时钟信号线CBL之间的连接走线、及第十二晶体管T12和第二时钟信号线CBL之间的连接走线，均呈直线状，便于实现第二时钟信号的输入，有利于优化移位寄存器2a及扫描驱动电路2的布局。
示例性的，如图9所示，第九半导体部91还包括：设置在第九沟道部911两侧的第九输入部912和第九输出部913。第十半导体部101还包括：设置在第十沟道部1011两侧 的第十输入部1012和第十输出部1013。
例如，第九半导体部91和第十半导体部101呈一体结构，且均位于半导体材料层3。这样有利于提高第九半导体部91和第十半导体部101的结构稳定性。
可选的，如图9所示，第九输入部912和第十输出部1013可以呈一体结构，且两者既可以作为第九晶体管T9的第一极，还可以作为第十晶体管T10的第二极。这样不仅有利于简化移位寄存器2a及扫描驱动电路2的结构，优化布局，还有利于减小第九半导体部91和第十半导体部101在第一方向Y上的尺寸，进而有利于减小移位寄存器2a及扫描驱动电路2在第一方向Y上的尺寸。
例如，如图9所示，相比于第九输入部912，第九输出部913更靠近第八半导体部81。这样不仅有利于减小第九输出部913和第八半导体部81之间的距离，还可以使得第九输出部913和第八半导体部81之间的连接走线呈直线状，有利于优化移位寄存器2a及扫描驱动电路2的布局。
示例性的，如图9所示，第十一半导体部111还包括：设置在第十一沟道部1111两侧的第十一输入部1112和第十一输出部1113。第十二半导体部121还包括：设置在第十二沟道部1211两侧的第十二输入部1212和第十二输出部1213。
例如，第十一半导体部111和第十二半导体部121呈一体结构，且均位于半导体材料层3。这样有利于提高第十一半导体部111和第十二半导体部121的结构稳定性。
可选的，第十一输出部1113和第十二输入部1212可以呈一体结构，且两者既可以作为第十一晶体管T11的第二极的一部分，还可以作为第十二晶体管T12的第一极的一部分。这样不仅有利于简化移位寄存器2a及扫描驱动电路2的结构，优化布局，还有利于减小第十一半导体部111和第十二半导体部121在第一方向Y上的尺寸，进而有利于减小移位寄存器2a及扫描驱动电路2在第一方向Y上的尺寸。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第十三晶体管T13和第十四晶体管T14，可以设置在第八晶体管T8和第七晶体管T7之间、且沿第一方向Y依次设置。也即，第十三晶体管T13和第十四晶体管T14的连线方向，与第一方向Y大致平行。
这样可以减小上述第十三晶体管T13和第十四晶体管T14在第二方向X上所占用的空间，有利于减小第一电压信号线VGHL1和第二电压信号线VGLL之间的尺寸，进而有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
在一些示例中，如图9所示，第十三晶体管T13包括第十三半导体部131，第十三半导体部131包括：第十三沟道部1311。第十四晶体管T14包括第十四半导体部141，第十四半导体部141包括：第十四沟道部1411。其中，第十三沟道部1311的长度方向和第十四沟道部1411的长度方向，均沿第一方向Y设置。
这样可以进一步减小上述第十三晶体管T13和第十四晶体管T14在第二方向X上所占用的空间，有利于进一步减小第一电压信号线VGHL1和第二电压信号线VGLL之间的尺寸，进而有利于减小边框区B的尺寸，便于使得显示基板100实现窄边框设计。
可选的，如图9所示，第十三半导体部131还包括：设置在第十三沟道部1311两侧的第十三输入部1312和第十三输出部1313。第十四半导体部141还包括设置在第十四沟道部1411两侧的第十四输入部1412和第十四输出部1413。
第十三输出部1313和第十四输入部1412可以呈一体结构，且两者既可以作为第十三 晶体管T13的第二极的一部分，还可以作为第十四晶体管T14的第一极的一部分。这样不仅有利于简化移位寄存器2a及扫描驱动电路2的结构，优化布局，还有利于减小第十三半导体部131和第十四半导体部141在第一方向Y上的尺寸，进而有利于减小移位寄存器2a及扫描驱动电路2在第一方向Y上的尺寸。
示例性的，如图7和图8所示，第十三晶体管T13为双栅晶体管。第十三晶体管T13的控制极包括第十三栅导电图案G13。其中，第十三栅导电图案G13包括：沿第二方向X延伸的第一子栅导电图案G131、第二子栅导电图案G132，以及沿第一方向Y延伸的第三子栅导电图案G133，第三子栅导电图案G133的一端与第一子栅导电图案G131电连接，另一端与第二子栅导电图案G132电连接。第十三栅导电图案G13整体呈U型。
可选的，第一子栅导电图案G131、第二子栅导电图案G132和第三子栅导电图案G133呈一体结构，且位于第二栅导电层4。
例如，如图7和图8所示，第十三晶体管T13通过第三子栅导电图案G133与第八晶体管T8的第二极电连接，并通过第二子栅导电图案G132与第十六晶体管T16的第一极电连接。
在一些实施例中，如图7和图8所示，移位寄存器2a所包括的第十五晶体管T15、第十六晶体管T16和第十七晶体管T17，可以设置在第十三晶体管T13和第七晶体管T7之间、且沿第一方向Y依次设置。其中，第十五晶体管T15、第十六晶体管T16和第十七晶体管T17可以间隔设置，第三电容器C3可以设置在第十六晶体管T16和第十七晶体管T17之间，第二电容器C2可以设置在第十五晶体管T15和第十六晶体管T16之间。
在一些示例中，如图9所示，第十五晶体管T15包括第十五半导体部151，第十五半导体部151包括：第十五沟道部1511。第十六晶体管T16包括第十六半导体部161，第十六半导体部161包括：第十六沟道部1611。第十七晶体管T17包括第十七半导体部171，第十七半导体部171包括：第十七沟道部1711。其中，第十五沟道部1511的长度方向、第十六沟道部1611的长度方向和第十七沟道部1711的长度方向，均沿第二方向X设置。
这样可以使得第十五晶体管T15和第十六晶体管T16之间的连接走线、及第十六晶体管T16和第十七晶体管T17之间的连接走线，较为规则，有利于提高该连接走线的结构稳定性。
本公开的一些实施例所提供的扫描驱动电路2中，多个移位寄存器2a的级联关系可以包括多种，具体可以根据实际需要选择设置。
在一些实施例中，如图16所示，上述多个移位寄存器2a中，除最后一个移位寄存器2a外，第N个移位寄存器2a的第一扫描信号端EM_OUT与第N+1个移位寄存器2a的输入信号端STV电连接。其中，N为正整数。
也即，第N个移位寄存器2a所输出的第一扫描信号，可以作为第N+1个移位寄存器2a的输入信号。
在一些示例中，如图16所示，第一时钟信号线CKL可以和第2N-1个移位寄存器2a的第一时钟信号端CK电连接，并和第2N个移位寄存器2a的第二时钟信号端CB电连接。第二时钟信号线CBL可以和第2N-1个移位寄存器2a的第二时钟信号端CB电连接，并和第2N个移位寄存器2a的第一时钟信号端CK电连接。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都 应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (37)

  1. 一种显示基板，包括：
    衬底；及，设置在所述衬底上的至少一个扫描驱动电路；
    所述扫描驱动电路包括：
    沿第一方向延伸、且沿第二方向依次间隔设置的第一电压信号线、第二电压信号线和第三电压信号线；及，级联的多个移位寄存器；
    移位寄存器包括：
    设置在所述第一电压信号线和所述第二电压信号线之间的第一晶体管和第二晶体管；所述第一晶体管的第一极和所述第一电压信号线电连接，所述第一晶体管的第二极与第一输出端电连接；所述第二晶体管的第一极与所述第二电压信号线电连接，所述第二晶体管的第二极与所述第一输出端电连接；
    设置在所述第二电压信号线和所述第三电压信号线之间的第三晶体管和第四晶体管；所述第三晶体管的第一极和所述第二电压信号线电连接，所述第三晶体管的第二极与第二输出端电连接；所述第四晶体管的第一极与所述第三电压信号线电连接，所述第四晶体管的第二极与所述第二输出端电连接；
    与所述第一输出端电连接、且沿所述第二方向延伸的至少一条第一扫描信号线；及，
    与所述第二输出端电连接、且沿所述第二方向延伸的至少一条第二扫描信号线。
  2. 根据权利要求1所述的显示基板，其中，所述第一扫描信号线在所述衬底上的正投影，和所述第二扫描信号线在所述衬底上的正投影无重叠。
  3. 根据权利要求1或2所述的显示基板，其中，所述第一扫描信号线的数量为多条，所述第二扫描信号线的数量为多条；
    沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线依次交替设置。
  4. 根据权利要求3所述的显示基板，其中，一条所述第一扫描信号线和一条所述第二扫描信号线为一组输出信号线；
    相邻两组输出信号线之间间隔设置。
  5. 根据权利要求1～4中任一项所述的显示基板，其中，所述第一扫描信号线和所述第二扫描信号线同层设置，且位于第一栅导电层；
    和/或，
    所述第一电压信号线、所述第二电压信号线和所述第三电压信号线同层设置，且位于源漏导电层。
  6. 根据权利要求1～5中任一项所述的显示基板，其中，所述第三晶体管包括第三半导体部，所述第四晶体管包括第四半导体部；所述第三半导体部和所述第四半导体部沿所述第一方向依次间隔设置；
    沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线，均位于所述第三半导体部和所述第四半导体部之间；
    和/或，
    沿所述第一方向，所述第一扫描信号线和所述第二扫描信号线，均位于相邻两个所述移位寄存器之间。
  7. 根据权利要求6所述的显示基板，其中，所述第一扫描信号线和所述第二扫描信号线中的任一者在所述衬底上的正投影，和所述第三半导体部和所述第四半导体部中的任一者在所述衬底上的正投影无重叠。
  8. 根据权利要求6或7所述的显示基板，其中，所述第三半导体部包括：沿所述第一方向间隔排列的多个第三沟道部，及设置在各第三沟道部两侧的第三输入部和第三输出部；
    所述第三晶体管的控制极包括：设置在所述第三半导体部远离所述衬底一侧、且呈梳状的第三栅导电图案；所述第三栅导电图案包括沿所述第一方向间隔排列的多个第三子栅极，第三子栅极在所述衬底上的正投影，和所述第三沟道部在所述衬底上的正投影部分重叠；
    所述第三晶体管的第一极包括：设置在所述第三栅导电图案远离所述衬底一侧、且呈梳状的第三输入电极图案；所述第三输入电极图案包括沿所述第一方向间隔排列的多个第三子输入电极，第三子输入电极在所述衬底上的正投影，和所述第三输入部在所述衬底上的正投影部分重叠；所述第三输入电极图案和所述第二电压信号线电连接；
    所述第三晶体管的第二极包括：设置在所述第三栅导电图案远离所述衬底一侧、且呈梳状的第三输出电极图案；所述第三输出电极图案包括沿所述第一方向间隔排列的多个第三子输出电极，第三子输出电极在所述衬底上的正投影，和所述第三输出部在所述衬底上的正投影部分重叠；所述第三输出电极图案和所述第二扫描信号线电连接；
    其中，所述第三输入电极图案和所述第三输出电极图案呈插指结构排布；和/或，
    所述第三输入电极图案和所述第三输出电极图案同层设置，且位于源漏导电层。
  9. 根据权利要求8所述的显示基板，其中，所述第三输入电极图案和所述第二电压信号线呈一体结构。
  10. 根据权利要求8或9所述的显示基板，其中，所述第四半导体部包括：沿所述第一方向间隔排列的多个第四沟道部，及设置在各第四沟道部两侧的第四输入部和第四输出部；
    所述第四晶体管的控制极包括：设置在所述第四半导体部远离所述衬底一侧、且呈梳状的第四栅导电图案；所述第四栅导电图案包括沿所述第一方向间隔排列的多个第四子栅极，第四子栅极在所述衬底上的正投影，和所述第四沟道部在所述衬底上的正投影部分重叠；所述第四栅导电图案和所述第一扫描信号线电连接；
    所述第四晶体管的第一极包括：设置在所述第四栅导电图案远离所述衬底一侧、且呈梳状的第四输入电极图案；所述第四输入电极图案包括沿所述第一方向间隔排列的多个第四子输入电极，第四子输入电极在所述衬底上的正投影，和所述第四输入部在所述衬底上的正投影部分重叠；所述第四输入电极图案和所述第三电压信号线电连接；
    所述第四晶体管的第二极包括：设置在所述第四栅导电图案远离所述衬底一侧、且呈梳状的第四输出电极图案；所述第四输出电极图案包括沿所述第一方向间隔排列的多个第四子输出电极，第四子输出电极在所述衬底上的正投影，和所述第四输出部在所述衬底上的正投影部分重叠；所述第四输出电极图案和所述第二扫描信号线电连接；
    其中，所述第四输入电极图案和所述第四输出电极图案呈插指结构排布；和/或，
    所述第四输入电极图案和所述第四输出电极图案同层设置，且位于源漏导电层。
  11. 根据权利要求10所述的显示基板，其中，所述第四输入电极图案和所述第三电压信号线呈一体结构；
    和/或，
    所述第三输出电极图案和所述第四输出电极图案呈一体结构。
  12. 根据权利要求10或11所述的显示基板，其中，所述移位寄存器还包括：沿所述第一方向延伸、且设置在所述第四栅导电图案和所述第一扫描信号线之间的第一连接部；
    所述第一连接部的一端与所述第四栅导电图案电连接，所述第一连接部的另一端与所述第一扫描信号线电连接；
    所述第一连接部位于源漏导电层。
  13. 根据权利要求10～12中任一项所述的显示基板，其中，所述第一晶体管包括第一半导体部，所述第二晶体管包括第二半导体部；
    所述第一半导体部和所述第二半导体部沿所述第一方向依次设置，且呈一体结构。
  14. 根据权利要求13所述的显示基板，其中，所述第一半导体部包括：沿所述第一方向间隔排列的多个第一沟道部，及设置在各第一沟道部两侧的第一输入部和第一输出部；
    所述第一晶体管的控制极包括：设置在所述第一半导体部远离所述衬底一侧、且呈梳状的第一栅导电图案；所述第一栅导电图案包括沿所述第一方向间隔排列的多个第一子栅极，第一子栅极在所述衬底上的正投影，和所述第一沟道部在所述衬底上的正投影部分重叠；
    所述第一晶体管的第一极包括：设置在所述第一栅导电图案远离所述衬底一侧、且呈梳状的第一输入电极图案；所述第一输入电极图案包括沿所述第一方向间隔排列的多个第一子输入电极，第一子输入电极在所述衬底上的正投影，和所述第一输入部在所述衬底上的正投影部分重叠；所述第一输入电极图案还与所述第一电压信号线电连接；
    所述第一晶体管的第二极包括：设置在所述第一栅导电图案远离所述衬底一侧、且呈梳状的第一输出电极图案；所述第一输出电极图案包括沿所述第一方向间隔排列的多个第一子输出电极，第一子输出电极在所述衬底上的正投影，和所述第一输出部在所述衬底上的正投影部分重叠；所述第一输出电极图案还与所述第一扫描信号线电连接；
    所述第二半导体部包括：沿所述第一方向间隔排列的多个第二沟道部，及设置在各第二沟道部两侧的第二输入部和第二输出部；
    所述第二晶体管的控制极包括：设置在所述第二半导体部远离所述衬底一侧、且呈梳状的第二栅导电图案；所述第二栅导电图案包括沿所述第一方向间隔排列的多个第二子栅极，第二子栅极在所述衬底上的正投影，和所述第二沟道部在所述衬底上的正投影部分重叠；
    所述第二晶体管的第一极包括：设置在所述第二栅导电图案远离所述衬底一侧、且呈梳状的第二输入电极图案；所述第二输入电极图案包括沿所述第一方向间隔排列的多个第二子输入电极，第二子输入电极在所述衬底上的正投影，和所述第二输入部在所述衬底上的正投影部分重叠；所述第二输入电极图案还与所述第二电压信号线电连接；
    所述第二晶体管的第二极包括：设置在所述第二栅导电图案远离所述衬底一侧、且呈梳状的第二输出电极图案；所述第二输出电极图案包括沿所述第一方向间隔排列的多个第二子输出电极，第二子输出电极在所述衬底上的正投影，和所述第二输出部在所述衬底上的正投影部分重叠；所述第二输出电极图案还与所述第一扫描信号线电连接。
  15. 根据权利要求14所述的显示基板，其中，所述移位寄存器还包括：设置在所述第三晶体管和所述第四晶体管之间的第五晶体管；
    所述第五晶体管包括第五半导体部；所述第五半导体部包括：第五沟道部及设置在所 述第五沟道部两侧的第五输入部和第五输出部；
    所述第五晶体管的控制极包括：设置在所述第五半导体部远离所述衬底一侧的第五栅导电图案；所述第五栅导电图案在所述衬底上的正投影，和所述第五沟道部在所述衬底上的正投影部分重叠；所述第五栅导电图案与所述第一晶体管的控制极电连接；
    所述第五晶体管的第一极包括：设置在所述第五栅导电图案远离所述衬底一侧的第五输入电极图案；所述第五输入电极图案在所述衬底上的正投影，和所述第五输入部在所述衬底上的正投影部分重叠；所述第五输入电极图案还与所述第二电压信号线电连接；
    所述第五晶体管的第二极包括：设置在所述第五栅导电图案远离所述衬底一侧的第五输出电极图案；所述第五输出电极图案在所述衬底上的正投影，和所述第五输出部在所述衬底上的正投影部分重叠。
  16. 根据权利要求15所述的显示基板，其中，所述第一栅导电图案中的第一子栅极呈折线状向所述第五晶体管延伸，并复用为所述第五栅导电图案。
  17. 根据权利要求15或16所述的显示基板，其中，所述第五沟道部的长度方向沿所述第二方向设置；所述第五输入部位于所述第五输出部靠近所述第二电压信号线的一侧；
    和/或，
    所述第五输入电极图案位于源漏导电层，且和所述第二电压信号线呈一体结构。
  18. 根据权利要求15～17中任一项所述的显示基板，其中，所述第三栅导电图案中靠近所述第五晶体管的第三子栅极呈拐角状向所述第五晶体管延伸，并与所述第五输出电极图案电连接。
  19. 根据权利要求15～18中任一项所述的显示基板，其中，在所述第一扫描信号线和所述第二扫描信号线均位于所述第三半导体部和所述第四半导体部之间的情况下，
    所述第五晶体管设置在所述第三晶体管和所述第一扫描信号线之间。
  20. 根据权利要求15～19中任一项所述的显示基板，其中，所述移位寄存器还包括：设置在所述第三晶体管和所述第四晶体管之间的第六晶体管；
    所述第六晶体管包括第六半导体部；所述第六半导体部包括：第六沟道部及设置在所述第六沟道部两侧的第六输入部和第六输出部；
    所述第六晶体管的控制极包括：设置在所述第六半导体部远离所述衬底一侧的第六栅导电图案；所述第六栅导电图案在所述衬底上的正投影，和所述第六沟道部在所述衬底上的正投影部分重叠；所述第六栅导电图案和所述第四晶体管的控制极电连接；
    所述第六晶体管的第一极包括：设置在所述第六栅导电图案远离所述衬底一侧的第六输入电极图案；所述第六输入电极图案在所述衬底上的正投影，和所述第六输入部在所述衬底上的正投影部分重叠；所述第六输入电极图案还与所述第三电压信号线电连接；
    所述第六晶体管的第二极包括：设置在所述第六栅导电图案远离所述衬底一侧的第六输出电极图案；所述第六输出电极图案在所述衬底上的正投影，和所述第六输出部在所述衬底上的正投影部分重叠；在所述移位寄存器还包括第五晶体管的情况下，所述第六输出电极图案和所述第五晶体管的第五输出电极图案电连接。
  21. 根据权利要求20所述的显示基板，其中，所述第四栅导电图案中靠近所述第六晶体管的第四子栅极，呈拐角状向所述第六晶体管延伸，并复用为所述第六栅导电图案。
  22. 根据权利要求20或21所述的显示基板，其中，所述第六沟道部的长度方向沿所述第一方向设置；所述第六输入部位于所述第六输出部靠近所述第四晶体管的一侧。
  23. 根据权利要求20～22中任一项所述的显示基板，其中，所述第六半导体部和所述第四半导体部呈一体结构；
    靠近所述第六半导体部的第四输入部，复用为所述第六输入部；
    所述第四晶体管的第四输入电极图案中靠近所述第六半导体部的第四子输入电极，复用为所述第六输入电极图案。
  24. 根据权利要求20～23中任一项所述的显示基板，其中，在所述第一扫描信号线和所述第二扫描信号线均位于所述第三半导体部和所述第四半导体部之间的情况下，
    所述第六晶体管设置在所述第四晶体管和所述第一扫描信号线之间。
  25. 根据权利要求15～24中任一项所述的显示基板，其中，所述移位寄存器还包括：设置在所述第二晶体管和所述第四晶体管之间的第一电容器；
    所示第一电容器包括：设置在所述衬底和所述第二电压信号线之间、且依次层叠的第一极板和第二极板；
    所述第一电容器的第一极板和所述第五晶体管的第五输出电极图案电连接。
  26. 根据权利要求25所述的显示基板，其中，所述第一电容器的第一极板和所述第一电容器的第二极板中的任一者在所述衬底上的正投影，和所述第二电压信号线在所述衬底上的正投影至少部分重叠；
    和/或，
    所述第一电容器的第一极板和所述第一电容器的第二极板中的任一者在所述第二方向上的尺寸，和所述第二电压信号线在所述第二方向上的尺寸大致相等。
  27. 根据权利要求25或26所述的显示基板，其中，所述第一电容器的第一极板和所述第五晶体管的第五栅导电图案同层设置，且位于第二栅导电层；
    所述第一电容器的第二极板位于第一栅导电层。
  28. 根据权利要求25～27中任一项所述的显示基板，其中，所述扫描驱动电路还包括：设置在所述第一电压信号线远离所述第二电压信号线的一侧、且沿所述第一方向延伸的第一时钟信号线；
    所述移位寄存器还包括：设置在所述第一电压信号线和所述第二电压信号线之间的第七晶体管；
    所述第七晶体管包括第七半导体部；所述第七半导体部包括：第七沟道部及设置在所述第七沟道部两侧的第七输入部和第七输出部；
    所述第七晶体管的控制极包括：设置在所述第七半导体部远离所述衬底一侧的第七栅导电图案；所述第七栅导电图案在所述衬底上的正投影，和所述第七沟道部在所述衬底上的正投影部分重叠；所述第七栅导电图案和所述第一电容器的第一极板电连接；
    所述第七晶体管的第一极包括：设置在所述第七栅导电图案远离所述衬底一侧的第七输入电极图案；所述第七输入电极图案在所述衬底上的正投影，和所述第七输入部在所述衬底上的正投影部分重叠；所述第七输入电极图案还与所述第一时钟信号线电连接；
    所述第七晶体管的第二极包括：设置在所述第七栅导电图案远离所述衬底一侧的第七输出电极图案；所述第七输出电极图案在所述衬底上的正投影，和所述第七输出部在所述衬底上的正投影部分重叠；所述第七输出电极图案和所述第一电容器的第二极板电连接；
    其中，所述第七半导体部设置在所述第二半导体部远离所述第一半导体部的一侧。
  29. 根据权利要求28所述的显示基板，其中，所述第一电容器的第一极板靠近所述 第七晶体管的一端，向所述第七晶体管延伸，并复用为所述第七栅导电图案。
  30. 根据权利要求28或29所述的显示基板，其中，所述第七沟道部的长度方向沿所述第二方向设置；
    所述第七输入部位于所述第七输出部远离所述第二电压信号线的一侧。
  31. 根据权利要求28～30中任一项所述的显示基板，其中，所述移位寄存器还包括：设置在所述第一电压信号线和所述第七晶体管之间的第八晶体管；
    所述第八晶体管包括第八半导体部；所述第八半导体部包括：第八沟道部；
    所述第八晶体管的控制极包括：设置在所述第八半导体部远离所述衬底一侧的第八栅导电图案；所述第八栅导电图案在所述衬底上的正投影，和所述第八沟道部在所述衬底上的正投影部分重叠；
    所述第八栅导电图案沿所述第二方向延伸，所述第八栅导电图案的一端与所述第七输入电极图案电连接，所述第八栅导电图案的另一端与所述第一时钟信号线电连接；
    所述第七输入电极图案通过所述第八栅导电图案与所述第一时钟信号线电连接。
  32. 根据权利要求31所述的显示基板，其中，所述扫描驱动电路还包括：设置在所述第一电压信号线远离所述第二电压信号线的一侧、且沿所述第一方向延伸的第二时钟信号线；
    所述移位寄存器还包括：第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；
    所述第八晶体管的第二极和所述第九晶体管的第二极电连接；
    所述第九晶体管的控制极和所述第二时钟信号线电连接，所述第九晶体管的第一极和所述第十晶体管的第二极电连接；
    所述第十晶体管的控制极和所述第十一晶体管的控制极电连接，所述第十晶体管的第一极和所述第一电压信号线电连接；
    所述第十一晶体管的第一极和所述第二时钟信号线电连接，所述第十一晶体管的第二极和所述第十二晶体管的第一极电连接；
    所述第十二晶体管的控制极和所述第二时钟信号线电连接，所述第十二晶体管的第二极和所述第一晶体管的控制极电连接；
    其中，所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管和所述第十二晶体管，沿所述第一方向依次设置。
  33. 根据权利要求32所述的显示基板，其中，所述第九晶体管包括第九半导体部，所述第九半导体部包括：第九沟道部；
    所述第十晶体管包括第十半导体部，所述第十半导体部包括：第十沟道部；
    所述第十一晶体管包括第十一半导体部，所述第十一半导体部包括：第十一沟道部；
    所述第十二晶体管包括第十二半导体部，所述第十二半导体部包括：第十二沟道部；
    所述第八沟道部的长度方向、所述第九沟道部的长度方向、所述第十沟道部的长度方向、所述第十一沟道部的长度方向和所述第十二沟道部的长度方向，均沿所述第一方向设置。
  34. 根据权利要求32或33所述的显示基板，其中，所述移位寄存器还包括：设置在所述第八晶体管和所述第七晶体管之间、且沿所述第一方向依次设置的第十三晶体管和第十四晶体管；
    所述第十三晶体管是双栅晶体管，所述第十三晶体管的控制极和所述第八晶体管的第 二极电连接；所述第十三晶体管的第一极和所述第一时钟信号线电连接，所述第十三晶体管的第二极和所述第十四晶体管第一极电连接；
    所述第十四晶体管的控制极和所述第二电压信号线电连接，所述第十四晶体管的第二极和所述第十一晶体管的控制极电连接。
  35. 根据权利要求34所述的显示基板，其中，所述第十三晶体管包括第十三半导体部，所述第十三半导体部包括：第十三沟道部；
    所述第十四晶体管包括第十四半导体部，所述第十四半导体部包括：第十四沟道部；
    所述第十三沟道部的长度方向和所述第十四沟道部的长度方向，均沿所述第一方向设置。
  36. 根据权利要求34或35所述的显示基板，其中，所述移位寄存器还包括：
    设置在所述第十三晶体管和所述第七晶体管之间、且沿所述第一方向依次设置的第十五晶体管、第十六晶体管和第十七晶体管；
    设置在所述第十五晶体管和所述第十六晶体管之间的第二电容器；
    设置在所述第十六晶体管和所述第十七晶体管之间的第三电容器；及，
    设置在所述第十七晶体管远离所述第十六晶体管一侧的第四电容器；
    其中，所述第十五晶体管的控制极和所述第一时钟信号线电连接，所述第十五晶体管的第一极和所述第二电压信号线电连接，所述第十五晶体管的第二极和所述第十四晶体管第一极电连接；
    所述第十六晶体管的控制极和所述第二电压信号线电连接，所述第十六晶体管的第一极和所述第八晶体管的第二极电连接，所述第十六晶体管的第二极和所述第二晶体管的控制极电连接；
    所述第十七晶体管的控制极和所述第八晶体管的第二极电连接，所述第十七晶体管的第一极和所述第一电压信号线电连接，所述第十七晶体管的第二极和所述第一晶体管的控制极电连接；
    所述第二电容器的第一极板和所述第二时钟信号线电连接，所述第二电容器的第二极板和所述第二晶体管的控制极电连接；
    所述第三电容器的第一极板和所述第十一晶体管的控制极电连接，所述第三电容器的第二极板和所述第十一晶体管的第二极电连接；
    所述第四电容器的第一极板和所述第一晶体管的控制极电连接，所述第四电容器的第二极板和所述第一电压信号线电连接。
  37. 一种显示装置，包括：如权利要求1～36中任一项所述的显示基板。
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