CN116157856A - 显示基板及显示装置 - Google Patents

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CN116157856A CN202180001936.4A CN202180001936A CN116157856A CN 116157856 A CN116157856 A CN 116157856A CN 202180001936 A CN202180001936 A CN 202180001936A CN 116157856 A CN116157856 A CN 116157856A
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electrode
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袁志东
李永谦
张大成
许静波
袁粲
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Hefei BOE Zhuoyin Technology Co Ltd
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BOE Technology Group Co Ltd
Hefei BOE Zhuoyin Technology Co Ltd
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Abstract

一种显示基板(910)，包括：衬底基板(60)和多个像素单元组(P)。多个像素单元组(P)位于衬底基板(60)的显示区域(AA)。至少一个像素单元组(P)包括多个子像素组，至少一个子像素组包括像素电路。像素电路包括：第一子像素电路(71)、第二子像素电路(72)以及发光控制子电路(73)。第一子像素电路(71)和第二子像素电路(72)均与发光控制子电路(73)电连接。发光控制子电路(73)被配置为控制与第一子像素电路(71)电连接的第一发光元件(EL)发光，以及控制与第二子像素电路(72)电连接的第二发光元件(EL')发光。第一子像素电路(71)和第二子像素电路(72)关于子像素组在第一方向(Y)上的中心线(OY)大致对称。

Description

显示基板及显示装置 技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，以OLED或QLED为发光器件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的显示装置已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开至少一实施例提供一种显示基板及显示装置。
一方面，本公开至少一实施例提供一种显示基板，包括：衬底基板和多个像素单元组。衬底基板包括显示区域。多个像素单元组位于显示区域。至少一个像素单元组包括多个子像素组，至少一个子像素组包括像素电路。所述像素电路包括：第一子像素电路、第二子像素电路以及发光控制子电路，所述第一子像素电路和第二子像素电路均与所述发光控制子电路电连接。所述发光控制子电路被配置为控制与所述第一子像素电路电连接的第一发光元件发光，以及控制与所述第二子像素电路电连接的第二发光元件发光。所述第一子像素电路和第二子像素电路关于所述子像素组的像素电路在第一方向上的中心线大致对称。
在一些示例性实施方式中，在所述第一方向上，所述像素电路的发光控制子电路位于所述第一子像素电路和第二子像素电路之间。
在一些示例性实施方式中，所述发光控制子电路与发光控制线电连接，所述发光控制线沿第二方向延伸，且位于所述第一子像素电路和第二子像素电路之间；所述第二方向与所述第一方向交叉。
在一些示例性实施方式中，所述发光控制子电路包括：发光控制晶体管；所述发光控制晶体管的控制极与发光控制线电连接，所述发光控制晶体管的第一极与第一电源线电连接，所述发光控制晶体管的第二极与所述第一子像素电路和第二子像素电路电连接。
在一些示例性实施方式中，至少一个子像素组还包括：与所述第一子像素电路电连接的第一发光元件、与所述第二子像素电路电连接的第二发光元件。所述第一发光元件的第一极与所述第一子像素电路电连接，所述第二发光元件的第一极与所述第二子像素电路电连接。所述第一发光元件和所述第二发光元件的第二极均与第二电源线电连接。所述衬底基板还包括：位于所述显示区域周边的边框区域。所述显示区域设置有多条沿第一方向延伸的第一辅助电源线，至少一条第一辅助电源线在所述边框区域与所述第一发光元件和所述第二发光元件的第二极电连接。
在一些示例性实施方式中，在与所述第一方向交叉的第二方向上，至少一条第一辅助电源线位于至少一个像素单元组内的相邻子像素组之间。
在一些示例性实施方式中，所述衬底基板的显示区域还设置有多条沿所述第一方向延伸的第一电源线。至少一条第一电源线位于相邻像素单元组之间。
在一些示例性实施方式中，相邻像素单元组共用一条第一电源线。
在一些示例性实施方式中，至少一个像素单元组的每个子像素组包括所述像素电路，所述至少一个像素单元组关于所述像素单元组的多个像素电路在第二方向上的中心线大致对称，所述第二方向与所述第一方向交叉。
在一些示例性实施方式中，所述衬底基板的显示区域还设置有多条沿所述第一方向延伸的感测线。至少一条感测线位于所述至少一个像素单元组内的相邻子像素组之间。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间 设置有一条感测线和一条第一辅助电源线；所述感测线在所述衬底基板上的正投影位于所述第一辅助电源线在所述衬底基板上的正投影的一侧。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间设置有一条感测线和两条第一辅助电源线。所述两条第一辅助电源线在所述衬底基板上的正投影分别位于所述感测线在所述衬底基板上的正投影的两侧。
在一些示例性实施方式中，所述辅助电源线与感测线为同层结构。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间设置有一条第一辅助电源线、一条感测线和一条第二辅助电源线；所述第二辅助电源线沿所述第一方向延伸并与第一电源线电连接。所述第一辅助电源线在所述衬底基板上的正投影与所述感测线在所述衬底基板上的正投影存在交叠，且所述第二辅助电源线在所述衬底基板上的正投影位于所述感测线在所述衬底基板上的正投影的一侧。
在一些示例性实施方式中，在垂直于所述显示基板的平面内，所述第一辅助电源线位于所述感测线靠近所述衬底基板的一侧。
在一些示例性实施方式中，所述至少一个像素单元组包括：沿第二方向依次排布的六个子像素组，第一个子像素组和第二个子像素组的像素电路关于所述第一个和第二个子像素组的像素电路在所述第二方向上的中心线大致对称，所述第二方向与所述第一方向交叉。
在一些示例性实施方式中，所述衬底基板的显示区域还设置有沿所述第一方向延伸的多条数据线。所述第一个子像素组和第二个子像素组的像素电路之间排布有两条数据线，所述第二个子像素组和第三个子像素组的像素电路之间排布有一条数据线。
在一些示例性实施方式中，第一子像素电路包括：第一晶体管、第二晶体管、第三晶体管、以及第一存储电容。所述第一晶体管的控制极与第i条第一扫描线电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与所述第三晶体管的控制极电连接。所述第二晶体管的控制极与第i条第二扫描线电连接，所述第二晶体管的第一极与感测线电连接，所述第二晶体管的第二极与所述第三晶体管的第二极电连接。所述第三晶体管的第一极与所述发光控制子电路电连接。所述第一存储电容的第一极与所述 第三晶体管的控制极电连接，所述第一存储电容的第二极与所述第三晶体管的第二极电连接。所述第三晶体管的第二极与第一发光元件的第一极电连接。所述第二子像素电路包括：第四晶体管、第五晶体管、第六晶体管以及第二存储电容。所述第四晶体管的控制极与第i+1条第一扫描线电连接，所述第四晶体管的第一极与所述数据线电连接，所述第四晶体管的第二极与所述第六晶体管的控制极电连接。所述第五晶体管的控制极与第i+1条第二扫描线电连接，所述第五晶体管的第一极与所述感测线电连接，所述第五晶体管的第二极与所述第六晶体管的第二极电连接。所述第六晶体管的第一极与所述发光控制子电路电连接。所述第二存储电容的第一极与所述第六晶体管的控制极电连接，所述第二存储电容的第二极与所述第六晶体管的第二极电连接。所述第六晶体管的第二极与所述第二发光元件的第一极电连接。其中，i为自然数。
在一些示例性实施方式中，在垂直于所述显示基板的平面内，所述显示基板包括：设置在所述衬底基板上的第一导电层、半导体层、第二导电层和第三导电层。所述第一导电层至少包括：所述像素电路的第一存储电容的第二极和第二存储电容的第二极。所述半导体层至少包括：所述像素电路的多个晶体管的有源层、所述第一存储电容的第一极和第二存储电容的第二极。所述第二导电层至少包括：所述像素电路的多个晶体管的控制极、所述第一扫描线、所述第二扫描线、以及所述发光控制线。所述第三导电层至少包括：所述数据线以及所述感测线。
在一些示例性实施方式中，与所述第一发光元件和第二发光元件的第二极电连接的第一辅助电源线位于所述第一导电层或者所述第三导电层。
另一方面，本公开实施例还提供一种显示装置，包括如上所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开 的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的结构示意图；
图2为本公开至少一实施例的显示基板的平面示意图；
图3为本公开至少一实施例的子像素组的像素电路的等效电路图；
图4为本公开至少一实施例的像素电路的工作时序图；
图5为本公开至少一实施例的子像素组的像素电路的俯视图；
图6为图5中沿Q-Q’方向的局部剖面示意图；
图7为本公开至少一实施例的一个像素单元组的像素电路的俯视图；
图8为本公开至少一实施例的形成第一导电层后的像素单元组的像素电路的俯视图；
图9为本公开至少一实施例的形成半导体层后的像素单元组的像素电路的俯视图；
图10为本公开至少一实施例的形成第二导电层后的像素单元组的像素电路的俯视图；
图11为本公开至少一实施例的形成第三绝缘层后的像素单元组的像素电路的俯视图；
图12为本公开至少一实施例的形成第三导电层后的像素单元组的像素电路的俯视图；
图13为本公开至少一实施例的多个像素单元组的像素电路的俯视图；
图14为本公开至少一实施例的第一辅助电源线的排布示意图；
图15为本公开至少一实施例的像素单元组的像素电路的另一俯视图；
图16为本公开至少一实施例的像素单元组的像素电路的另一俯视图；
图17为本公开至少一实施例的像素单元组的像素电路的另一俯视图；
图18为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，晶体管是指至少包括栅极(栅电极)、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、 沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。另外，栅极还可以称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。
本公开实施例提供一种显示基板，包括：衬底基板和多个像素单元组。衬底基板包括显示区域，多个像素单元组位于显示区域。至少一个像素单元组包括多个子像素组，至少一个子像素组包括像素电路。至少一个子像素组的像素电路包括：第一子像素电路、第二子像素电路以及发光控制子电路。第一子像素电路和第二子像素电路均与发光控制子电路电连接。发光控制子电路被配置为控制与第一子像素电路电连接的第一发光元件元件，以及控制与第二子像素电路电连接的第二发光元件发光。第一子像素电路和第二子像素电路关于所述子像素组的像素电路在第一方向上的中心线大致对称。
本实施例提供的显示基板，通过在像素电路设置发光控制子电路，可以实现高灰阶等级，提高显示效果；而且，通过设置第一子像素电路和第二子像素电路关于子像素组在第一方向上的中心线大致对称，可以优化空间，在不影响正常显示的基础上，可以增加分辨率。
在一些示例性实施方式中，在第一方向上，像素电路的发光控制子电路位于第一子像素电路和第二子像素电路之间。在本示例中，像素电路的第一子像素电路、发光控制子电路和第二子像素电路可以沿着第一方向依次排布。在一些示例中，第一方向与第二方向交叉，例如，相互垂直。例如，第一方向平行于子像素列方向，第二方向平行于子像素行方向。然而，本实施例对此并不限定。
在一些示例性实施方式中，发光控制子电路与发光控制线电连接。发光控制线沿与第一方向交叉的第二方向延伸，且位于第一子像素电路和第二子像素电路之间。
在一些示例性实施方式中，发光控制子电路包括：发光控制晶体管。发光控制晶体管的控制极与发光控制线电连接，发光控制晶体管的第一极与第一电源线电连接，发光控制晶体管的第二极与第一子像素电路和第二子像素电路电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，至少一个子像素组还包括：与第一子像素电路电连接的第一发光元件、与第二子像素电路电连接的第二发光元件。第一发光元件的第一极与第一子像素电路电连接，第二发光元件的第一极与第二子像素电路电连接。第一发光元件和第二发光元件的第二极均与第二电源线电连接。衬底基板还包括：位于显示区域周边的边框区域。显示区域设置有多条沿第一方向延伸的第一辅助电源线，至少一条第一辅助电源线在边框区域与第一发光元件和第二发光元件的第二极电连接。本示例性实施方式通过在显示基板设置第一辅助电源线，可以降低第二电源线的IR压降。
在一些示例性实施方式中，在与第一方向交叉的第二方向上，至少一条第一辅助电源线位于至少一个像素单元组内的相邻子像素组之间。例如，至少一个像素单元组包括沿第二方向排布的六个子像素组，至少一条第一辅助电源线可以位于第三个子像素组和第四个子像素组之间。然而，本实施例对此并不限定。
在一些示例性实施方式中，衬底基板的显示区域还设置有多条沿第一方向延伸的第一电源线。至少一条第一电源线位于相邻像素单元组之间。然而，本实施例对此并不限定。
在一些示例性实施方式中，相邻像素单元组共用一条第一电源线。在本示例中，相邻像素单元组之间可以设置一条第一电源线，且相邻像素单元组均与该第一电源线电连接。然而，本实施例对此并不限定。例如，相邻像素单元组之间可以排布两条第一电源线，且一条第一电源线与一个像素单元组电连接。
在一些示例性实施方式中，至少一个像素单元组的每个子像素组包括所述像素电路，至少一个像素单元组关于所述像素单元组的多个像素电路在第二方向上的中心线大致对称。其中，第二方向与第一方向交叉。然而，本实施例对此并不限定。
在一些示例性实施方式中，衬底基板的显示区域还设置有多条沿第一方向延伸的感测线。至少一条感测线位于至少一个像素单元组内的相邻子像素组之间。在一些示例中，像素单元组包括沿第二方向排布的六个子像素组，一条感测线可以位于第三个子像素组和第四个子像素组之间，且所述六个子像素组的像素电路均与该条感测线电连接。然而，本实施例对此并不限定。例如，像素单元组包括的第三个子像素组和第四个子像素组之间可以设置两条感测线，且所述第一至第三个子像素组的像素电路可以与其中一条感测线电连接，第四至第六个子像素组的像素电路可以与另一条感测线电连接。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间设置有一条感测线和一条第一辅助电源线。感测线在衬底基板上的正投影位于第一辅助电源线在衬底基板上的正投影的一侧。在本示例中，感测线在衬底基板上的正投影与第一辅助电源线在衬底基板上的正投影可以没有交叠。在一些示例中，第一辅助电源线与感测线可以为同层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间设置有一条感测线和两条第一辅助电源线。所述两条第一辅助电源线在衬底基板上的正投影分别位于感测线在衬底基板上的正投影的两侧。在本示例中，感测线在衬底基板上的正投影与两条第一辅助电源线在衬底基板上的正投影可以没有交叠。在一些示例中，第一辅助电源线与感测线可以为同层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，至少一个像素单元组内的相邻子像素组之间可以设置有一条第一辅助电源线、一条感测线和一条第二辅助电源线。第二辅助电源线沿第一方向延伸并与第一电源线电连接。第一辅助电源线在衬底基板上的正投影与感测线在衬底基板上的正投影存在交叠，且第二辅助电源线在衬底基板上的正投影位于感测线在衬底基板上的正投影的一侧。在一些示例中，第二辅助电源线在衬底基板上的正投影与感测线和第一辅助电源线在衬底基板上的正投影可以没有交叠。在一些示例中，第二辅助电源线与感测线可以为同层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，在垂直于显示基板的平面内，第一辅助电源线可以位于感测线靠近衬底基板的一侧。
在一些示例性实施方式中，至少一个像素单元组包括：沿第二方向依次排布的六个子像素组，第一个子像素组和第二个子像素组的像素电路关于所述第一个和第二个子像素组的像素电路在第二方向上的中心线大致对称，第二方向与第一方向交叉。然而，本实施例对此并不限定。
在一些示例性实施方式中，衬底基板的显示区域还设置有沿第一方向延伸的多条数据线。第一个子像素组和第二个子像素组的像素电路之间可以排布两条数据线，第二个子像素组和第三个子像素组的像素电路之间可以排布一条数据线。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一子像素电路可以包括：第一晶体管、第二晶体管、第三晶体管以及第一存储电容。第一晶体管的控制极与第i条第一扫描线电连接，第一晶体管的第一极与数据线电连接，第一晶体管的第二极与第三晶体管的控制极电连接。第二晶体管的控制极与第i条第二扫描线电连接，第二晶体管的第一极与感测线电连接，第二晶体管的第二极与第三晶体管的第二极电连接。第三晶体管的第一极与发光控制子电路电连接。第一存储电容的第一极与第三晶体管的控制极电连接，第一存储电容的第二极与第三晶体管的第二极电连接。第三晶体管的第二极与第一发光元件的第一极电连接。第二子像素电路包括：第四晶体管、第五晶体管、第六晶体管以及第二存储电容。第四晶体管的控制极与第i+1条第一扫描线电连接，第四晶体管的第一极与所述数据线电连接，第四晶体管的第二极与第六晶体管的 控制极电连接。第五晶体管的控制极与第i+1条第二扫描线电连接，第五晶体管的第一极与所述感测线电连接，第五晶体管的第二极与第六晶体管的第二极电连接。第六晶体管的第一极与发光控制子电路电连接。第二存储电容的第一极与第六晶体管的控制极电连接，第二存储电容的第二极与第六晶体管的第二极电连接。第六晶体管的第二极与第二发光元件的第一极电连接。其中，i为自然数。
在一些示例性实施方式中，在垂直于显示基板的平面内，显示基板包括：设置在衬底基板上的第一导电层、半导体层、第二导电层和第三导电层。第一导电层至少包括：像素电路的第一存储电容的第二极和第二存储电容的第二极。半导体层至少包括：像素电路的多个晶体管的有源层、第一存储电容的第一极和第二存储电容的第二极。第二导电层至少包括：像素电路的多个晶体管的控制极、第一扫描线、第二扫描线、以及发光控制线。第三导电层至少包括：数据线以及感测线。
在一些示例性实施方式中，与第一发光元件和第二发光元件的第二极电连接的第一辅助电源线可以位于第一导电层或者第三导电层。然而，本实施例对此并不限定。
下面通过一些示例对本实施例的显示基板进行举例说明。
图1为本公开至少一实施例的显示基板的结构示意图。如图1所示，显示基板可以包括：时序控制器、数据驱动器、扫描驱动器、发光驱动器和像素阵列。像素阵列可以包括：多个扫描线(例如，G(1)到G(m))、多个数据线(例如，D(1)到D(n))、多个发光控制线(例如，EM(1)到EM(m))和多个子像素组。其中，m和n均为自然数。
在一些示例性实施方式中，时序控制器可以将适合于数据驱动器的规格的灰度值和控制信号提供到数据驱动器，可以将适合于扫描驱动器的规格的时钟信号、扫描起始信号等提供到扫描驱动器，可以将适合于发光驱动器的规格的时钟信号、发射停止信号等提供到发光驱动器。数据驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据线D(1)至D(n)的数据电压，n可以为自然数。例如，数据驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据线 D(1)至D(n)。扫描驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描线G(1)至G(m)的扫描信号，m可以为自然数。例如，扫描驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描线G(1)至G(m)。例如，扫描驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号。发光驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光控制线EM(1)至EM(m)的发射信号。例如，发光驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光控制线EM(1)至EM(m)。例如，发光驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号。像素阵列可以包括多个像素单元组，至少一个像素单元组可以包括多个子像素组。
图2为本公开至少一实施例的显示基板的平面示意图。在一些示例性实施方式中，如图2所示，显示基板可以包括以矩阵方式排布的多个像素单元组P，多个像素单元组P的至少一个可以包括多个子像素组。至少一个像素单元组P包括沿第二方向依次排布的六个子像素组(例如，两个第一子像素组P1、两个第二子像素组P2以及两个第三子像素组P3)。至少一个子像素组包括：像素电路、第一发光元件和第二发光元件。例如，至少一个子像素组的像素电路包括：沿第一方向依次排布的第一子像素电路、发光控制子电路和第二子像素电路；第一发光元件与第一子像素电路电连接，第二发光元件与第二子像素电路电连接。其中，第一方向与第二方向交叉，例如，第一方向和第二方向相互垂直。在一些示例中，第一子像素组P1可以出射第一颜色光线，第二子像素组P2可以出射第二颜色光线，第三子像素组P3可以出射第三颜色光线。例如，第一颜色光线可以为红光，第二颜色光线可以为绿光，第三颜色光线可以为蓝光。然而，本实施例对此并不限定。例如，同一子像素组中的两个发光元件可以出射相同或不同颜色光线。
在一些示例性实施方式中，第一子像素电路和发光控制子电路被配置为在扫描线和发光控制线的控制下，接收数据线传输的数据电压，向第一发光元件输出相应的电流。第二子像素电路和发光控制子电路被配置为在扫描线 和发光控制线的控制下，接收数据线传输的数据电压，向第二发光元件输出相应的电流。发光控制子电路被配置为控制与第一子像素电路电连接的第一发光元件发光，以及控制与第二子像素电路电连接的第二发光元件发光。第一发光元件配置为响应第一子像素电路输出的电流发出相应亮度的光，第二发光元件配置为响应第二子像素电路输出的电流发出相应亮度的光。在本示例中，至少一个子像素组可以包括共用发光控制子电路的两个子像素，例如，其中一个子像素可以包括第一子像素电路和第一发光元件，另一个子像素可以包括第二子像素电路和第二发光元件。然而，本实施例对此并不限定。
在一些示例性实施方式中，至少一个像素单元组P中的一个像素单元可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者可以包括红色子像素、绿色子像素、蓝色子像素和白色子像素，本公开在此不做限定。在一些示例性实施方式中，像素单元中子像素的形状可以是矩形状、菱形、五边形或六边形。像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列，像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形方式排列，本公开在此不做限定。
图3为本公开至少一实施例的子像素组的像素电路的等效电路图。在一些示例性实施方式中，如图3所示，子像素组的像素电路包括：第一子像素电路71、第二子像素电路72以及发光控制子电路73。第一子像素电路71和第二子像素电路72均与发光控制子电路73电连接。在图3中，以子像素组的第一子像素电路与第i行扫描线电连接，第二子像素电路与第i+1行扫描线电连接为例进行说明。i为自然数。
在一些示例性实施方式中，如图3所示，子像素组的第一子像素电路71包括：第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一存储电容Cst1。在一些示例中，第一晶体管T1可以称为开关晶体管，第二晶体管T2可以称为感测补偿晶体管，第三晶体管T3可以称为驱动晶体管。
在一些示例性实施方式中，如图3所示，第一晶体管T1的控制极与第一扫描线G1(i)电连接，第一晶体管T1的第一极与数据线D电连接，第一晶体管T1的第二极与第三晶体管T3的控制极电连接。第二晶体管T2的控制极与第二扫描线G2(i)电连接，第二晶体管T2的第一极与感测线SE电连接， 第二晶体管T2的第二极与第三晶体管T3的第二极电连接。第三晶体管T3的第一极与发光控制子电路73电连接。第一存储电容Cst1的第一极与第三晶体管T3的控制极电连接，第一存储电容Cst1的第二极与第三晶体管T3的第二极电连接。第一存储电容Cst1配置为存储第三晶体管T3的控制极的电位。第一发光元件EL的第一极与第三晶体管T3的第二极电连接，第一发光元件EL的第二极与第二电源线PL2电连接。
在一些示例性实施方式中，第一晶体管T1配置为在第一扫描线G1(i)的控制下，接收数据线D传输的数据信号，并使第三晶体管T3的控制极接收所述数据信号。第三晶体管T3配置为在其控制极所接收的数据信号的控制下，利用发光控制子电路73提供的第一电源信号在第二极产生相应的电流。第一发光元件EL配置为响应第三晶体管T3的第二极产生的电流而发出相应亮度的光。第二晶体管T2配置为响应补偿时序提取第三晶体管T3的阈值电压Vth以及迁移率，以对阈值电压Vth进行补偿。
在一些示例性实施方式中，如图3所示，子像素组的第二子像素电路72包括：第四晶体管T4、第五晶体管T5、第六晶体管T6以及第二存储电容Cst2。在一些示例中，第四晶体管T4可以称为开关晶体管，第五晶体管T5可以称为感测补偿晶体管，第六晶体管T6可以称为驱动晶体管。
在一些示例性实施方式中，如图3所示，第四晶体管T4的控制极与第一扫描线G1(i+1)电连接，第四晶体管T4的第一极与数据线D电连接，第四晶体管T4的第二极与第六晶体管T6的控制极电连接。第五晶体管T5的控制极与第二扫描线G2(i+1)电连接，第五晶体管T5的第一极与感测线SE电连接，第五晶体管T5的第二极与第六晶体管T6的第二极电连接。第六晶体管T6的第一极与发光控制子电路73电连接。第二存储电容Cst2的第一极与第六晶体管T6的控制极电连接，第二存储电容Cst2的第二极与第六晶体管T6的第二极电连接。第二发光元件EL’的第一极与第六晶体管T6的第二极电连接，第二发光元件EL’的第二极与第二电源线PL2电连接。
在一些示例性实施方式中，如图3所示，子像素组的发光控制子电路73可以包括：发光控制晶体管T7。发光控制晶体管T7的控制极与发光控制线EM(i)电连接，发光控制晶体管T7的第一极与第一电源线PL1电连接，发光 控制晶体管T7的第二极与第三晶体管T3的第一极和第六晶体管T6的第一极电连接。发光控制晶体管T7配置为在发光控制线EM(i)的控制下，向第三晶体管T3的第一极和第六晶体管T6的第一极传输第一电源线PL1提供的第一电源信号。
在本示例性实施方式中，子像素组内的第一子像素电路和第二子像素电路均与同一个发光控制子电路电连接。即，子像素组内的相邻子像素共用一个发光控制子电路。本示例性实施例的像素电路通过设置发光控制子电路，可以实现高灰阶等级显示，从而提高显示效果。
在一些示例性实施方式中，第一电源线PL1可以持续提供高电平信号，第二电源线PL2可以持续提供低电平信号。第一晶体管T1到第六晶体管T6以及发光控制晶体管T7可以是P型晶体管，或者可以是N型晶体管。像素驱动电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。
在一些示例性实施方式中，第一晶体管T1到第六晶体管T6以及发光控制晶体管T7可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点。在一些示例性实施方式中，可以将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优势，可以实现高分辨率(PPI，Pixel Per Inch)，低频驱动，可以降低功耗，可以提高显示品质。
在一些示例性实施方式中，第一发光元件EL和第二发光元件EL’可以是有机电致发光二极管(OLED)。第一发光元件EL和第二发光元件EL’可以各自包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
图4为本公开至少一实施例的像素电路的工作时序图。下面以像素电路的多个晶体管均为N型晶体管为例，对本实施例的像素电路的工作过程进行 说明。
在一些示例性实施方式中，本实施例的像素电路的工作过程包括：显示阶段S1和空闲阶段S2。在每两帧显示阶段之间的空闲阶段，可以完成对一行子像素的补偿操作，例如，完成对一行子像素的驱动晶体管的阈值电压Vth以及迁移率的侦测，以在显示阶段使用侦测到的数据得到补偿数据信号完成显示。
在一些示例性实施方式中，如图3和图4所示，以子像素组的第一子像素电路的工作过程为例，显示阶段可以包括数据写入阶段和发光阶段。
在数据写入阶段，第一扫描线G1(i)和第二扫描线G2(i)提供高电平信号，第一子像素电路的第一晶体管T1和第二晶体管T2导通。第一晶体管T1导通，将数据线D提供的数据信号写入第三晶体管T3的控制极，并给第一存储电容Cst1充电。第二晶体管T2导通，将感测线SE提供的复位电压提供至第一发光元件EL的第一极，对第一发光元件EL的第一极进行复位。发光控制线EM(i)提供低电平信号，发光控制晶体管T7断开。在本阶段，第一发光元件EL不发光。
在发光阶段，第一扫描线G1(i)和第二扫描线G2(i)提供低电平信号，第一子像素电路的第一晶体管T1和第二晶体管T2断开。发光控制线EM(i)提供高电平信号，发光控制晶体管T7导通。第一电源线PL1提供的高电平信号传输至第三晶体管T3的第一极，第三晶体管T3向第一发光元件EL提供驱动电流，以驱动第一发光元件EL发光。
如图4所示，子像素组的第一子像素电路完成数据写入之后，第二子像素电路在第一扫描线G1(i+1)和第二扫描线G2(i+1)的控制下进行数据写入。在发光控制线EM(i)的高电平信号的控制下，发光控制晶体管T7导通，使得第二子像素电路的第六晶体管T6向第二发光元件EL’提供驱动电流，以驱动第二发光元件EL’发光。
在一些示例性实施方式中，以空闲阶段S2完成第一子像素电路的补偿操作为例进行说明。在空闲阶段S2，第一扫描线G1(i)和第二扫描线G2(i)提供高电平信号，第一子像素电路的第一晶体管T1和第二晶体管T2导通，将数据线D提供的测试数据电压写入第三晶体管T3的控制极，通过第二晶体 管T2读取第三晶体管T3的第二极处的电信号，并通过感测线SE输出，以使外界补偿电路通过输出的电信号对第三晶体管T3的迁移率进行补偿。在空闲阶段S2，发光控制线EM(i)可以持续提供高电平信号，发光控制晶体管T7导通，以使第三晶体管T3可以产生驱动电流。
在本示例性实施方式中，给3T1C架构的第一子像素电路和第二子像素电路电连接一个发光控制晶体管，在数据写入阶段控制发光控制晶体管断开，避免数据写入过程驱动晶体管产生电流，保证在发光阶段向发光元件提供驱动电流，可以实现高灰阶等级，提高显示效果。
图5为本公开至少一实施例的子像素组的像素电路的俯视图。图6为图5中沿Q-Q’方向的局部剖面示意图。
在一些示例性实施方式中，如图5所示，在平行于显示基板的平面内，在第一方向Y上，子像素组的发光控制子电路位于第一子像素电路和第二子像素电路之间。子像素组的第一子像素电路和第二子像素电路关于所述子像素组的像素电路在第一方向Y上的中心线OY对称。在一些示例中，第一扫描线G1(i)和G1(i+1)在第一方向Y上的中心线与中心线OY重合。本示例中，第一方向Y与第二方向X交叉，例如，第一方向Y垂直于第二方向X。例如，第一方向Y平行于子像素列方向，第二方向X平行于子像素行方向。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图5所示，在平行于显示基板的平面内，子像素组的像素电路在第一方向Y上的长度可以小于200微米。上述长度可以为子像素组的第一子像素电路的第二晶体管T2的有源层20远离第二子像素电路的边界至第二子像素电路的第五晶体管T5的有源层远离第一子像素电路的边界之间的距离。本示例性实施方式可以优化像素电路的空间。
在一些示例性实施方式中，如图5所示，在平行于显示基板的平面内，在第一方向Y上，子像素组的第一子像素电路的第二晶体管T2、第三晶体管T3以及第一晶体管T1依次排布，第一存储电容Cst1位于第二晶体管T2和第三晶体管T3之间。在第一方向Y上，第二子像素电路的第四晶体管T4、第六晶体管T6、第二存储电容Cst2和第五晶体管T5沿着远离发光控制晶体管T7的一侧依次排布。发光控制晶体管T7在第一方向Y上位于第一晶体管 T1和第四晶体管T4之间。
在一些示例性实施方式中，如图5和图6所示，在垂直于显示基板的平面内，显示基板包括：衬底基板60、设置在衬底基板60上的第一导电层、半导体层、第二导电层和第三导电层。第一导电层和半导体层之间设置有第一绝缘层61，半导体层和第二导电层之间设置有第二绝缘层62，第二导电层和第三导电层之间设置有第三绝缘层63。在一些示例中，第一绝缘层61、第二绝缘层62和第三绝缘层63可以为无机绝缘层。在一些示例中，在第二导电层远离衬底基板60的一侧可以依次设置第四绝缘层、第五绝缘层、阳极层和像素定义层。例如，第四绝缘层可以为无机绝缘层，第五绝缘层可以为有机绝缘层。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图5和图6所示，第一导电层至少包括：存储电容的第二极(例如，第一存储电容Cst1的第二极52)。半导体层至少包括：多个晶体管的有源层(例如，第一晶体管T1的有源层10、第二晶体管T2的有源层20、第三晶体管T3的有源层30和发光控制晶体管T7的有源层40)、以及存储电容的第一极(例如，第一存储电容Cst1的第一极51)。第一导电层至少包括：多个晶体管的控制极(例如，第一晶体管T1的控制极13、第二晶体管T2的控制极23、第三晶体管T3的控制极33和发光控制晶体管T7的控制极43)、第一扫描线(例如，第一扫描线G1(i)和G1(i+1))、第二扫描线(例如，第二扫描线G2(i)和G2(i+1))、以及发光控制线(例如，发光控制线EM(i))。第二导电层可以包括：数据线D、第一电源线、感测线以及多个晶体管的第一极和第二极(例如，第一晶体管T1的第一极11和第二极12、第二晶体管T2的第二极22、第三晶体管T3的第一极31和第二极32、发光控制晶体管T7的第二极42)。
在一些示例性实施方式中，有源层包括沟道区和位于沟道区两侧的第一掺杂区和第二掺杂区。有源层的沟道区具有半导体特性，第一掺杂区和第二掺杂区具有导电性。有源层的第一掺杂区或第二掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。在一些示例中，半导体层的材料可以包括金属氧化物，例如IGZO。然而，本实施例对此并不限定。例如，半导体层的 材料例如可以包括多晶硅。
在一些示例性实施方式中，如图5和图6所示，第一晶体管T1的控制极13与第一扫描线G1(i)可以为一体结构。第一晶体管T1的第一极11与数据线D可以为一体结构。第一晶体管T1的第一极11通过第五过孔K5与第一晶体管T1的有源层10的第一掺杂区电连接。第一晶体管T1的第二极12通过第六过孔K6与第一晶体管T1的有源层10的第二掺杂区电连接，还通过第六过孔K6与第三晶体管T3的控制极33电连接。在本示例中，第五过孔K5内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面。第六过孔K6的一半区域内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面，另一半区域内的第三绝缘层63被刻蚀掉，暴露出第二导电层的表面。
在一些示例性实施方式中，如图5和图6所示，第二晶体管T2的控制极23与第二扫描线G2(i)可以为一体结构。第二晶体管T2的第二极22通过第一过孔K1与第二晶体管T2的有源层20的第二掺杂区电连接。第三晶体管T3的控制极33位于第一扫描线G1(i)和第二扫描线G2(i)之间。第三晶体管T3的第一极31通过第三过孔K3与第三晶体管T3的有源层30的第一掺杂区电连接。第三晶体管的第二极32和第二晶体管T2的第二极22为一体结构。第三晶体管T3的第二极32通过第二过孔K2与第三晶体管T3的有源层30的第二掺杂区电连接，还通过第七过孔K7与第一存储电容Cst1的第二极52电连接。在本示例中，第一过孔K1、第二过孔K2和第三过孔K3内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面。第七过孔K7内的第三绝缘层63、第二绝缘层62和第一绝缘层61被刻蚀掉，暴露出第一导电层的表面。
在一些示例性实施方式中，如图5和图6所示，发光控制晶体管T7的控制极43与发光控制线EM(i)可以为一体结构。发光控制晶体管T7的第二极42通过第四过孔K4与发光控制晶体管T7的有源层40的第二掺杂区电连接。发光控制晶体管T7的第二极42与第三晶体管T3的第一极31、以及第六晶体管T6的第一极可以为一体结构。在本示例中，第四过孔K4内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面。
在一些示例性实施方式中，如图5和图6所示，第一存储电容Cst1的第一极51与第一晶体管T1的有源层10可以为一体结构，且与第一晶体管T1的有源层10的第二掺杂区电连接。第一存储电容Cst1的第二极52与第二晶体管T2的第二极22和第三晶体管T3的第二极32电连接。在本示例中，第一存储电容Cst1的第二极52在衬底基板60上的正投影与第三晶体管T3的有源层30的沟道区在衬底基板60上的正投影存在交叠。第一存储电容Cst1的第二极52还可以作为遮光电极，防止衬底基板60一侧的环境光对驱动晶体管(即第三晶体管T3)造成影响。然而，本实施例对此并不限定。
在一些示例性实施方式中，第四晶体管T4的结构与第一晶体管T1的结构关于中心线OY大致对称，第五晶体管T5的结构与第二晶体管T2的结构关于中心线OY大致对称，第六晶体管T6的结构与第三晶体管T3的结构关于中心线OY大致对称，第二存储电容Cst2的结构与第一存储电容Cst1的结构关于中心线OY大致对称。故关于第四晶体管T4、第五晶体管T5、第六晶体管T6和第二存储电容Cst2的结构可以参照第一晶体管T1、第二晶体管T2、第三晶体管T3和第一存储电容Cst1的结构，于此不再赘述。
图7为本公开至少一实施例的像素单元组的像素电路的俯视图。在一些示例中，一个像素单元组包括：六个子像素组(例如，第j列子像素组至第j+5列子像素组，其中，j为正整数)。每一子像素组包括沿第一方向Y依次排布的第一子像素电路、发光控制子电路和第二子像素电路。
图8为本公开至少一实施例的形成第一导电层后的像素单元组的像素电路的俯视图。图9为本公开至少一实施例的形成半导体层后的像素单元组的像素电路的俯视图。图10为本公开至少一实施例的形成第二导电层后的像素单元组的像素电路的俯视图。图11为本公开至少一实施例的形成第三绝缘层后的像素单元组的像素电路的俯视图。图12为本公开至少一实施例的形成第三导电层后的像素单元组的像素电路的俯视图。
在一些示例性实施方式中，如图7所示，在平行于显示基板的平面内，第一扫描线G1(i)和G1(i+1)、第二扫描线G2(i)和G2(i+1)、发光控制线EM(i)均沿第二方向X延伸。在第一方向Y上，发光控制线EM(i)位于第一扫描线G1(i)和第一扫描线G1(i+1)之间。多条数据线、两条第一电源线PL1a和PL1b、 感测线SE和第一辅助电源线FL均沿第一方向Y延伸。在第二方向X上，按照第一电源线PL1a、三条数据线(例如，数据线D(j)、D(j+1)、D(j+2))、感测线SE、第一辅助电源线FL、三条数据线(例如，数据线D(j+3)、D(j+4)、D(j+5))以及第一电源线PL1b依次排布。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图7所示，在平行于显示基板的平面内，像素单元组内的多个子像素组的第一像素电路和第二像素电路关于子像素组的像素电路在第一方向Y上的中心线OY相互对称。像素单元组的像素电路，关于像素单元组的像素电路在第二方向X上的中心线OX相互对称。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图7所示，在第二方向X上，像素单元组的两侧分别设置一条第一电源线，例如左侧设置第一电源线PL1a，右侧设置第一电源线PL1b。换言之，第一电源线位于相邻像素单元组之间。第一电源线PL1a和PL1b沿第一方向Y延伸，且沿第二方向X依次排布。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图7所示，像素单元组内的相邻子像素组之间设置有一条感测线SE和一条第一辅助电源线FL。例如，感测线SE和第一辅助电源线FL位于像素单元组的第三个子像素组和第四个子像素组之间。感测线SE和第一辅助电源线FL均沿第一方向Y延伸，且沿第二方向X排布。第一辅助电源线FL在衬底基板60上的正投影与感测线SE在衬底基板60上的正投影没有交叠。第一辅助电源线FL在衬底基板60上的正投影位于感测线SE在衬底基板60上的正投影的一侧，例如，位于靠近第j+3列子像素组的一侧。然而，本实施例对此并不限定。在本示例性实施方式中，在第二方向X上，第一电源线和感测线间隔排布，且相邻第一电源线和感测线之间设置有三个子像素组。
在一些示例性实施方式中，如图7和图8所示，显示区域的第一导电层可以包括：第一辅助电源线FL、第一存储电容Cst1的第二极52、第二存储电容Cst2的第二极。在本示例中，第一存储电容和第二存储电容的第二极可以作为遮光电极。第一存储电容的第二极52在衬底基板上的正投影可以覆盖第三晶体管的有源层的沟道区在衬底基板上的正投影，第二存储电容的第二 极在衬底基板上的正投影可以覆盖第六晶体管的有源层的沟道区在衬底基板上的正投影，以避免环境光对沟道区产生影响。
在一些示例性实施方式中，如图7和图9所示，显示区域的半导体层可以包括：像素电路的多个晶体管的有源层、第一存储电容的第一极、第二存储电容的第一极。在本示例中，像素单元组的多个子像素组的像素电路的第二晶体管的有源层20可以为一体结构。像素单元组的多个子像素组的像素电路的第二晶体管的有源层20的第一掺杂区相互电连接。子像素组的像素电路的第一晶体管的有源层10和第三晶体管的有源层30在第二方向X上相邻。像素单元组的多个子像素组的像素电路的发光控制晶体管的有源层40可以为一体结构。多个子像素组的像素电路的发光控制晶体管的有源层40的第一掺杂区可以相互电连接。第一存储电容的第一极与第一晶体管的有源层可以为一体结构，第二存储电容的第一极与第四晶体管的有源层可以为一体结构。
在一些示例性实施方式中，如图7和图10所示，显示区域的第二导电层可以包括：像素电路的多个晶体管的控制极、多条第一扫描线、多条第二扫描线和多条发光控制线。同一行像素单元组的多个子像素组的像素电路的第一晶体管的控制极与一条第一扫描线可以为一体结构，同一行像素单元组的多个子像素组的像素电路的第二晶体管的控制极与一条第二扫描线可以为一体结构，同一行像素单元组的多个子像素组的像素电路的第四晶体管的控制极与一条第一扫描线可以为一体结构，同一行像素单元组的多个子像素组的像素电路的第五晶体管的控制极与一条第二扫描线可以为一体结构。同一行像素单元组的多个子像素组的发光控制晶体管的控制极与一条发光控制线可以为一体结构。例如，子像素组的第一子像素电路的第一晶体管的控制极与第一扫描线G1(i)可以为一体结构，子像素组的第二子像素电路的第四晶体管的控制极与第一扫描线G1(i+1)可以为一体结构；第一子像素电路的第二晶体管的控制极与第二扫描线G2(i)可以为一体结构，第二子像素电路的第五晶体管的控制极与第一扫描线G2(i+1)可以为一体结构；发光控制子电路的发光控制晶体管的控制极与发光控制线EM(i)可以为一体结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图7、图11和图12所示，第三导电层可 以包括：多条第一电源线、多条数据线、感测线SE以及像素电路的多个晶体管的第一极和第二极。感测线SE通过第八过孔K8与第一子像素电路的第二晶体管的有源层20的第一掺杂区电连接，通过第九过孔K9与第二子像素电路的第二晶体管的有源层的第一掺杂区电连接。在本示例中，一条感测线SE与一个像素单元组的多个子像素组的像素电路电连接。第一电源线PL1a通过第十过孔K10与发光控制子电路的发光控制晶体管T7的有源层的第一掺杂区电连接，第一电源线PL1b通过第十一过孔K11与发光控制子电路的发光控制晶体管T7的有源层的第一掺杂区电连接。
在一些示例性实施方式中，如图7至图12所示，一个像素单元组包括沿第二方向X依次排布的六个子像素组，第一个子像素组和第二个子像素组之间设置有两条数据线(即数据线D(j)和D(j+1))，第二个子像素组和第三个子像素组之间设置有一条数据线(即数据线D(j+2))。第一个子像素组的像素电路与第二个子像素组的像素电路，关于两者在第二方向X的中心线大致对称。例如，第一个子像素组的像素电路和第二个子像素组的像素电路在第二方向X上的中心线可以与数据线D(j)和D(j+1)在第二方向X上的中心线重合。然而，本实施例对此并不限定。在本示例中，第二个子像素组的像素电路和第三个子像素组的像素电路的结构可以大致相同，故于此不再赘述。像素单元组的像素电路关于像素单元组的像素电路在第二方向X上的中心线OX大致对称。
本示例性实施方式提供的显示基板，通过设置共用发光控制子电路的子像素组，可以减少发光控制线的数量，从而优化空间排布，有效增加分辨率。
图13为本公开至少一实施例的多个像素单元组的像素电路的俯视图。图13示意了排布为两行两列的四个像素单元组(例如，第b行第k列像素单元组、第b行第k+1列像素单元组、第b+1行第k列像素单元组、第b+1行第k+1列像素单元组，b和k均为整数)。如图13所示，在第二方向X上，相邻两个像素单元组共用一条第一电源线。例如，第b行第k列像素单元组和第b行第k+1列像素单元组共用第一电源线PL1b。然而，本实施例对此并不限定。
图14为本公开至少一实施例的第一辅助电源线的排布示意图。在一些示 例性实施方式中，如图14所示，显示基板包括：显示区域AA和位于显示区域AA周边的边框区域BB。边框区域BB具有第一连接区DD和第二连接区EE。显示区域AA设置有多条第一辅助电源线FL。多条第一辅助电源线FL沿第一方向Y延伸，且沿第二方向X排布。例如，至少一条第一辅助电源线FL位于像素单元组内的相邻子像素组之间，例如在第二方向X上，相邻两条第一辅助电源线FL之间可以设置有三个子像素组。第一辅助电源线FL沿第一方向Y可以从显示区域AA延伸至第一连接区DD和第二连接区EE。在第一连接区DD和第二连接区EE，第一辅助电源线FL可以通过连接电极与第一发光元件和第二发光元件的第二极电连接。在一些示例中，第一辅助电源线FL位于第一导电层，可以通过位于第三导电层和阳极层的连接电极与第一发光元件和第二发光元件的第二极电连接。本实施例的第一辅助电源线可以起到降低第一发光元件和第二发光元件的第二极的电阻的作用，进而降低第二电源线的IR压降(IR drop)。
下面通过显示基板的制备过程的示例说明显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶处理。沉积可以采用溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用喷涂和旋涂中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程中该“薄膜”需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
本公开所说的“A和B同层设置”是指，A和B通过同一次构图工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“A的投影包含B的投影”，是指B的投影的边界落入A的投影的边界范围内，或者A的投影的边界与B的投影的边界重叠。
在一些示例性实施方式中，显示基板的制备过程可以包括如下操作，如图5至图12所示。本示例性实施方式中以显示基板为顶发射型显示基板，并以一个像素单元组为例进行说明。
(1)、形成第一导电层图案。
在一些示例性实施方式中，在衬底基板60上沉积第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成第一导电层图案。如图8所示，第一导电层可以包括：第一辅助电源线FL、第一存储电容的第二极52以及第二存储电容的第二极。在本示例中，第一存储电容的第二极52和第二存储电容的第二极还可以作为遮光电极，保护像素电路的驱动晶体管的有源层的沟道区域。
在一些示例性实施方式中，衬底基板60可以为刚性衬底或柔性衬底。刚性衬底可以包括玻璃、金属箔片中的一种或多种。柔性衬底可以包括聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。然而，本实施例对此并不限定。
(2)、形成半导体层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板60上，依次沉积第一绝缘薄膜和半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成第一绝缘层61以及形成在第一绝缘层61上的半导体层图案。如图9所示，半导体层可以具有弯曲或弯折形状。半导体层可以包括：像素电路的多个晶体管的有源层、第一存储电容的第一极以及第二存储电容的第一极。在本示例中，第一子像素电路的第一晶体管的有源层与第一存储电容的第一极可以为一体结构，第二子像素电路的第四晶体管的有源层与第二存储电容的第一极可以为一体结构。
(3)、形成第二导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板60上，依次沉积第二绝缘薄膜和第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成第二绝缘层62以及形成在第二绝缘层62上的第二导电层。如图10所示，第二导电层可以包括：像素电路的多个晶体管的控制极、多条第一扫描线、多条第二扫描线和多条发光控制线。
(4)、形成第三导电层图案。
在一些示例性实施方式中，在形成前述图案的衬底基板60上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成第三绝缘层63图案。第三绝缘层63上开设有多个过孔图案。例如，第一过孔K1、第二过孔K2、第三过孔K3、第四过孔K4、第五过孔K5、第八过孔K8至第十一过孔K11内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面；第六过孔K6的一半区域内的第三绝缘层63和第二绝缘层62被刻蚀掉，暴露出半导体层的表面，另一半区域内的第三绝缘层63被刻蚀掉，暴露出第二导电层的表面；第七过孔K7内的第三绝缘层63、第二绝缘层62和第一绝缘层61被刻蚀掉，暴露出第一导电层的表面。多个过孔在衬底基板60上的正投影可以呈矩形或圆形。然而，本实施例对此并不限定。
在一些示例性实施方式中，在形成前述图案的衬底基板60上，沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，在第三绝缘层63上形成第三导电层图案。如图12所示，第三导电层可以包括：多条第一电源线、多条数据线、感测线SE以及像素电路的多个晶体管的第一极和第二极。
在一些示例性实施方式中，在形成前述图案的衬底基板60上，沉积第四绝缘薄膜，形成第四绝缘层。然后，涂覆第五绝缘薄膜，通过对第五绝缘薄膜的掩模、曝光和显影，形成第五绝缘层图案。第五绝缘层上开设有多个暴露出第四绝缘层的过孔。然后，对暴露出的第四绝缘层进行刻蚀，在第四绝缘层上形成多个过孔，以暴露出第三导电层的表面。
在一些示例性实施方式中，在形成有前述图案的衬底基板60上沉积第四导电薄膜，通过构图工艺对第四导电薄膜进行构图，在第五绝缘层上形成阳极层图案。阳极层至少包括：子像素组的第一发光元件的第一极、第二发光元件的第一极。第一发光元件的第一极可以通过第四绝缘层和第五绝缘层上的过孔与第一子像素电路的第三晶体管的第二极电连接。第二发光元件的第一极可以通过第四绝缘层和第五绝缘层上的过孔与第二子像素电路的第六晶体管的第二极电连接。在一些示例中，阳极层可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li)中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。
在一些示例性实施方式中，在形成前述图案的衬底基板60上涂覆像素定 义薄膜，通过掩模、曝光和显影工艺形成像素定义层图案。每个子像素组的像素定义层形成有暴露出第一发光元件的第一极的第一像素开口和暴露出第二发光元件的第二极的第二像素开口。
在一些示例性实施方式中，可以在形成的第一像素开口内形成第一发光元件的第一有机发光层，第一有机发光层与第一发光元件的第一极电连接；在形成的第二像素开口内形成第二发光元件的第二有机发光层，第二有机发光层与第二发光元件的第一极电连接。随后，沉积透明导电薄膜，通过构图工艺对透明薄膜进行构图，形成第一发光元件的第二极和第二发光元件的第二极图案。例如，第一发光元件和第二发光元件的第二极可以用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。随后，可以在第一发光元件和第二发光元件的第二极上形成封装层。封装层可以包括无机材料/有机材料/无机材料的叠层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一导电层、第二导电层和第三导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。在一些示例中，第一导电层所采用的金属材料的遮光性能可以强于第二导电层和第三导电层所采用的金属材料。第一绝缘层61、第二绝缘层62、第三绝缘层63、第四绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第五绝缘层和像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。半导体层可以采用金属氧化物或多晶硅。然而，本实施例对此并不限定。
本公开所示结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，像素电路和第一发光元件的第一极以及第二发光元件的第一极之间可以通过连接电极电连接。然而，本公开在此不做限定。
本公开的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
图15为本公开至少一实施例的像素单元组的像素电路的另一俯视示意图。在一些示例性实施方式中，如图15所示，像素单元组内的相邻子像素组之间设置有两条第一辅助电源线FLa和FLb、以及一条感测线SE。例如，像素单元组包括沿第二方向X依次排布的六个子像素组，两条第一辅助电源线FLa和FLb以及一条感测线SE可以位于像素单元组的第三个子像素组和第四个子像素组之间。两条第一辅助电源线FLa和FLb位于第一导电层，感测线SE位于第三导电层。两条第一辅助电源线FLa和FLb在衬底基板上的正投影在第二方向X上可以位于感测线SE在衬底基板上的正投影的相对两侧。两条第一辅助电源线FLa和FLb在衬底基板上的正投影与感测线SE在衬底基板上的正投影可以没有交叠。
在本示例性实施方式中，通过在像素单元组内的相邻子像素组之间设置两条第一辅助电源线，可以进一步降低第二电源线的IR压降。
关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
图16为本公开至少一实施例的像素单元组的像素电路的另一俯视示意图。在一些示例性实施方式中，如图16所示，像素单元组内的相邻子像素组之间设置有一条感测线SE、一条第一辅助电源线FL和一条第二辅助电源线HL。例如，像素单元组包括沿第二方向X依次排布的六个子像素组，一条第一辅助电源线FL、一条第二辅助电源线HL以及一条感测线SE可以位于像素单元组的第三个子像素组和第四个子像素组之间。感测线SE和第二辅助电源线HL可以位于第三导电层，第一辅助电源线FL可以位于第一导电层。第一辅助电源线FL在衬底基板上的正投影与感测线SE在衬底基板上的正投影存在交叠。第二辅助电源线HL在衬底基板上的正投影与感测线SE在衬底基板上的正投影可以没有交叠。在第二方向X上，第二辅助电源线HL可以位于感测线SE的一侧，例如，靠近第j+3列子像素组的一侧。第二辅助电源线HL可以通过第十二过孔K12与发光控制晶体管的有源层的第一掺杂区电连接。第二辅助电源线HL与第一电源线PL1a和PL1b可以通过发光控制晶体管的有源层实现电连接。在一些示例中，第二辅助电源线HL的宽度(即沿第二方向X的长度)可以小于第一电源线PL1a或PL1b的宽度。在本公开 中，宽度表示在延伸方向的垂直方向的特征尺寸。
本示例性实施方式中，通过在像素单元组内的相邻子像素组之间设置第二辅助电源线，可以降低第一电源线的IR压降。
在另一些示例性实施方式中，像素单元组包括沿第二方向X依次排布的六个子像素组，一条第一辅助电源线、一条第二辅助电源线以及一条感测线可以位于像素单元组的第三个子像素组和第四个子像素组之间。第二辅助电源线可以与第一辅助电源线为同层结构，例如均位于第一导电层。感测线可以位于第三导电层。第二辅助电源线可以通过第一绝缘层上的过孔与发光控制晶体管的有源层的第一掺杂区电连接。在一些示例中，感测线在衬底基板上的正投影可以位于第一辅助电源线和第二辅助电源线在衬底基板上的正投影的中间。感测线、第一辅助电源线和第二辅助电源线在衬底基板上的正投影可以没有交叠。然而，本实施例对此并不限定。例如，感测线、第一辅助电源线和第二辅助电源线可以位于第二个子像素组和第三个子像素组之间，或者，第四个子像素组和第五个子像素组之间。
关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
图17为本公开至少一实施例的像素单元组的像素电路的另一俯视示意图。在一些示例性实施方式中，如图17所示，像素单元组内的相邻子像素组之间设置有一条感测线SE和一条第一辅助电源线FL。例如，像素单元组包括沿第二方向X依次排布的六个子像素组，一条第一辅助电源线FL以及一条感测线SE可以位于像素单元组的第三个子像素组和第四个子像素组之间。感测线SE和第一辅助电源线FL均位于第三导电层。第一辅助电源线FL可以位于感测线SE的一侧，例如，靠近第j+3列子像素组的一侧。然而，本实施例对此并不限定。例如，第一辅助电源线FL可以位于感测线SE靠近第j+2列子像素组的一侧。
在另一些示例性实施方式中，像素单元组内的相邻子像素组之间(例如，第三个子像素组和第四个子像素组之间)可以设置一条感测线和两条第一辅助电源线。感测线和两条第一辅助电源线可以均位于第三导电层，且在第二方向X上两条第一辅助电源线可以位于感测线的相对两侧。
在另一些示例性实施方式中，像素单元组内的相邻子像素组之间(例如，第三个子像素组和第四个子像素组之间)可以设置一条感测线、一条第一辅助电源线和一条第二辅助电源线。感测线、第一辅助电源线和第二辅助电源线可以均位于第三导电层，且在第二方向上第一辅助电源线和第二辅助电源线可以位于感测线的相对两侧。第二辅助电源线可以与发光控制晶体管的有源层的第一掺杂区电连接。
关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
本示例性实施例提供的显示基板，通过设置多条第一辅助电源线，可以降低第二电源线的IR压降。而且，通过设置第二辅助电源线，可以降低第一电源线的IR压降。
图18为本公开至少一实施例的显示装置的示意图。如图18所示，本实施例提供一种显示装置91，包括前述实施例的显示基板910。在一些示例中，显示基板910可以为OLED显示基板或者QLED显示基板。显示装置91可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。然而，本实施例对此并不限定。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (21)

  1. 一种显示基板，包括：
    衬底基板，包括显示区域；
    多个像素单元组，位于所述显示区域；
    至少一个像素单元组包括多个子像素组，至少一个子像素组包括像素电路；所述像素电路包括：第一子像素电路、第二子像素电路以及发光控制子电路，所述第一子像素电路和第二子像素电路均与所述发光控制子电路电连接，所述发光控制子电路被配置为控制与所述第一子像素电路电连接的第一发光元件发光，以及控制与所述第二子像素电路电连接的第二发光元件发光；
    所述第一子像素电路和第二子像素电路关于所述子像素组的像素电路在第一方向上的中心线大致对称。
  2. 根据权利要求1所述的显示基板，其中，在所述第一方向上，所述像素电路的发光控制子电路位于所述第一子像素电路和第二子像素电路之间。
  3. 根据权利要求1或2所述的显示基板，其中，所述发光控制子电路与发光控制线电连接，所述发光控制线沿第二方向延伸，且位于所述第一子像素电路和第二子像素电路之间；所述第二方向与所述第一方向交叉。
  4. 根据权利要求1至3中任一项所述的显示基板，其中，所述发光控制子电路包括：发光控制晶体管；所述发光控制晶体管的控制极与发光控制线电连接，所述发光控制晶体管的第一极与第一电源线电连接，所述发光控制晶体管的第二极与所述第一子像素电路和第二子像素电路电连接。
  5. 根据权利要求1至4中任一项所述的显示基板，其中，所述至少一个子像素组还包括：与所述第一子像素电路电连接的所述第一发光元件、与所述第二子像素电路电连接的所述第二发光元件；所述第一发光元件的第一极与所述第一子像素电路电连接，所述第二发光元件的第一极与所述第二子像素电路电连接，所述第一发光元件和所述第二发光元件的第二极均与第二电源线电连接；
    所述衬底基板还包括：位于所述显示区域周边的边框区域；
    所述显示区域设置有多条沿所述第一方向延伸的第一辅助电源线，至少 一条第一辅助电源线在所述边框区域与所述第一发光元件和所述第二发光元件的第二极电连接。
  6. 根据权利要求5所述的显示基板，其中，在与所述第一方向交叉的第二方向上，至少一条第一辅助电源线位于至少一个像素单元组内的相邻子像素组之间。
  7. 根据权利要求1至6中任一项所述的显示基板，其中，所述衬底基板的显示区域还设置有多条沿所述第一方向延伸的第一电源线；至少一条第一电源线位于相邻像素单元组之间。
  8. 根据权利要求7所述的显示基板，其中，相邻像素单元组共用一条所述第一电源线。
  9. 根据权利要求1至8中任一项所述的显示基板，其中，至少一个像素单元组的每个子像素组包括所述像素电路，所述至少一个像素单元组关于所述像素单元组的多个像素电路在第二方向上的中心线大致对称，所述第二方向与所述第一方向交叉。
  10. 根据权利要求1至9中任一项所述的显示基板，其中，所述衬底基板的显示区域还设置有多条沿所述第一方向延伸的感测线；至少一条感测线位于所述至少一个像素单元组内的相邻子像素组之间。
  11. 根据权利要求10所述的显示基板，其中，至少一个像素单元组内的相邻子像素组之间设置有一条感测线和一条第一辅助电源线；所述感测线在所述衬底基板上的正投影位于所述第一辅助电源线在所述衬底基板上的正投影的一侧。
  12. 根据权利要求10所述的显示基板，其中，至少一个像素单元组内的相邻像子像素组之间设置有一条感测线和两条第一辅助电源线；
    所述两条第一辅助电源线在所述衬底基板上的正投影分别位于所述感测线在所述衬底基板上的正投影的两侧。
  13. 根据权利要求11或12所述的显示基板，其中，所述第一辅助电源线与感测线为同层结构。
  14. 根据权利要求10所述的显示基板，其中，至少一个像素单元组内的 相邻子像素组之间设置有一条第一辅助电源线、一条感测线和一条第二辅助电源线；所述第二辅助电源线沿所述第一方向延伸并与第一电源线电连接；
    所述第一辅助电源线在所述衬底基板上的正投影与所述感测线在所述衬底基板上的正投影存在交叠，且所述第二辅助电源线在所述衬底基板上的正投影位于所述感测线在所述衬底基板上的正投影的一侧。
  15. 根据权利要求11、12或14所述的显示基板，其中，在垂直于所述显示基板的平面内，所述第一辅助电源线位于所述感测线靠近所述衬底基板的一侧。
  16. 根据权利要求1至15中任一项所述的显示基板，其中，所述至少一个像素单元组包括：沿第二方向依次排布的六个子像素组，第一个子像素组和第二个子像素组的像素电路关于所述第一个和第二个子像素组的像素电路在所述第二方向上的中心线大致对称，所述第二方向与所述第一方向交叉。
  17. 根据权利要求16中任一项所述的显示基板，其中，所述衬底基板的显示区域还设置有沿所述第一方向延伸的多条数据线；所述第一个子像素组和第二个子像素组的像素电路之间排布有两条数据线，所述第二个子像素组和第三个子像素组的像素电路之间排布有一条数据线。
  18. 根据权利要求1至17中任一项所述的显示基板，其中，所述第一子像素电路包括：第一晶体管、第二晶体管、第三晶体管以及第一存储电容；
    所述第一晶体管的控制极与第i条第一扫描线电连接，所述第一晶体管的第一极与数据线电连接，所述第一晶体管的第二极与所述第三晶体管的控制极电连接；所述第二晶体管的控制极与第i条第二扫描线电连接，所述第二晶体管的第一极与感测线电连接，所述第二晶体管的第二极与所述第三晶体管的第二极电连接；所述第三晶体管的第一极与所述发光控制子电路电连接；所述第一存储电容的第一极与所述第三晶体管的控制极电连接，所述第一存储电容的第二极与所述第三晶体管的第二极电连接；所述第三晶体管的第二极与所述第一发光元件的第一极电连接；
    所述第二子像素电路包括：第四晶体管、第五晶体管、第六晶体管以及第二存储电容；
    所述第四晶体管的控制极与第i+1条第一扫描线电连接，所述第四晶体管的第一极与所述数据线电连接，所述第四晶体管的第二极与所述第六晶体管的控制极电连接；所述第五晶体管的控制极与第i+1条第二扫描线电连接，所述第五晶体管的第一极与所述感测线电连接，所述第五晶体管的第二极与所述第六晶体管的第二极电连接；所述第六晶体管的第一极与所述发光控制子电路电连接；所述第二存储电容的第一极与所述第六晶体管的控制极电连接，所述第二存储电容的第二极与所述第六晶体管的第二极电连接；所述第六晶体管的第二极与所述第二发光元件的第一极电连接；其中，i为自然数。
  19. 根据权利要求18所述的显示基板，其中，在垂直于所述显示基板的平面内，所述显示基板包括：设置在所述衬底基板上的第一导电层、半导体层、第二导电层和第三导电层；
    所述第一导电层至少包括：所述像素电路的第一存储电容的第二极和第二存储电容的第二极；
    所述半导体层至少包括：所述像素电路的多个晶体管的有源层、所述第一存储电容的第一极和第二存储电容的第二极；
    所述第二导电层至少包括：所述像素电路的多个晶体管的控制极、所述第一扫描线、所述第二扫描线、以及所述发光控制线；
    所述第三导电层至少包括：所述数据线以及所述感测线。
  20. 根据权利要求19所述的显示基板，其中，与所述第一发光元件和第二发光元件的第二极电连接的第一辅助电源线位于所述第一导电层或者所述第三导电层。
  21. 一种显示装置，包括如权利要求1至20中任一项所述的显示基板。
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