CN116155245B - 跨时钟域低电平脉冲同步电路和低电平脉冲同步方法 - Google Patents

Abstract

本发明公开一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法，同步电路包括：多路选择器、源时钟域模块和目的时钟域模块；源时钟域模块包括锁存触发器和二级同步触发器，二级同步触发器的复位端连接于目的时钟域模块的输出端，二级同步触发器的输出端连接于脉冲锁存触发器的置位端，锁存触发器用于接收并锁存源时钟域的脉冲信号；多路选择器的输出端连接于锁存触发器的输入端，锁存触发器的输出端连接于多路选择器的一个输入端；目的时钟域模块的三级同步触发器的输入端连接于锁存触发器的输出端，逻辑单元连接于二级同步触发器和三级同步触发器之间，逻辑单元用于输出同步到目的时钟域的低电平脉冲信号。

Description

跨时钟域低电平脉冲同步电路和低电平脉冲同步方法

技术领域

本发明涉及电路技术领域，更具体地，涉及一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法。

背景技术

现有的脉冲跨时钟域同步电路采用的电路如图1所示，工作原理为：

A时钟域产生的脉冲信号valid为低时选通MUX的固定低电平输入端，MUX输出低电平作为或门的一个输入端，或门的另外一个输入端strobeA_clr_n初始值为0, 从而MUX的低电平输出被#1号D触发器器锁存为一个低电平信号strobeA；

strobeA的低电平被B时钟域的两个D触发器#2和#3两级同步后使得strobeB变为低电平；

strobeB低电平被A时钟域的两个D触发器#4和#5两级同步后使得strobeA_clr变为低电平；

strobeA_clr低电平经过反相器成为高电平的strobeA_clr_n；

高电平的strobeA_clr_n作为或门的输入使得或门输出高电平，或门的高电平被A时钟域的#1 D触发器锁存使得strobeA从低变高；

strobeA的高电平被B时钟域的#2和#3 D触发器两级同步后使得strobeB从低变高，这样完成了一次A时钟域的valid脉冲到B时钟域的strobeB脉冲的同步；

strobeB高电平被A时钟域的两个D触发器#4和#5两级同步后使得strobeA_clr变为高电平；

strobeA_clr高电平经过反相器成为低电平的strobeA_clr_n；

strobeA_clr_n变为低电平后可以发起新的valid脉冲开始新一轮跨时钟域同步。

现有的跨时钟同步电路采用两级触发器握手的方式实现，从波形图（图2）可以看出从步骤1）到步骤8）的过程是一次完整的脉冲同步过程，实现步骤1）到步骤8）的过程至少需要6个源时钟（clkA）周期和4个目的时钟（clkB）周期。

存在的问题为：

1、完成一次脉冲跨时钟同步所需要的总时钟周期较多，完成同步需要的时间较长，从而两次同步之间的时间间隔较长，对于实时性要求比较高的系统该结构难以满足需求；

2、要求源时钟和目的时钟必须一直活动跳变，或者源时钟和目的时钟必须交替活动跳变，至少需要满足1个clkA + 2个clkB + 3个clkA + 2个clkB + 2个clkA这样的顺序。对于非一直活动的源时钟和目的时钟的系统，满足上述活动顺序较复杂。

发明内容

本发明的目的是提出一种跨时钟域低电平脉冲同步电路和低电平脉冲同步方法，能够减少一次脉冲跨时钟同步所需要的时钟周期数，缩短连续两次同步之间的时间间隔，满足系统的实时性需要。

基于上述目的，本发明提供了一种跨时钟域低电平脉冲同步电路，包括：

多路选择器、源时钟域模块和目的时钟域模块；

所述源时钟域模块包括锁存触发器、第五触发器和第六触发器；

所述目的时钟域模块包括第二触发器、第三触发器、第四触发器和逻辑单元；所述逻辑单元包括第一反相器、第二反相器、与门；

所述多路选择器的输出端连接于所述锁存触发器的输入端，所述锁存触发器的输出端连接于所述多路选择器的一个输入端；

所述锁存触发器、所述第五触发器和所述第六触发器的时钟信号输入端用于接收源时钟域的时钟信号，所述第二触发器、所述第三触发器和所述第四触发器的时钟信号输入端用于接收目的时钟域的时钟信号；

所述锁存触发器、所述第二触发器、所述第三触发器、所述第四触发器依次连接；所述锁存触发器用于接收并锁存源时钟域的脉冲信号；

所述第三触发器的输出端还设有另一输出支路，连接于所述第一反相器，所述第一反相器的输出端和所述第四触发器的输出端作为所述与门的输入，所述与门的输出连接于所述第二反相器，所述第二反相器的输出为同步到所述目的时钟域的低电平脉冲信号；

所述第二反相器的输出端还连接于所述第五触发器和所述第六触发器的RDN复位端，所述第五触发器的输出端连接于所述第六触发器的输入端，所述第六触发器的输出端连接于所述锁存触发器的SDN置位端。

可选方案中，所述多路选择器的选择端为高时选择端口1的输入，选择端为低时选择端口0的输入；

所述锁存触发器的输出端还连接于所述多路选择器的端口1的输入端；

所述多路选择器的选择端输入为源时钟域低电平脉冲信号。

可选方案中，所述第五触发器的输入端输入为高电平。

可选方案中，所述锁存触发器、第二触发器、第三触发器、第四触发器、第五触发器、第六触发器均为D触发器。

本发明还提供了一种跨时钟域低电平脉冲同步方法，包括：

源时钟域产生的低电平脉冲信号valid为低时选通选择器的固定低电平输入端，从而使所述低时选通选择器的低电平输出被锁存触发器锁存为低电平信号，且所述锁存触发器的异步置位端信号strobeA_clr_n初始值为1，置位不生效；

所述锁存触发器的输出信号strobeA被目的时钟域依次经过第二触发器、第三触发器、第四触发器同步，第三触发器输出端反向和第四触发器输出端做与逻辑后再取反产生同步到目的时钟域的低电平的脉冲信号strobeB；

所述脉冲信号strobeB将所述源时钟域的依次连接的第五触发器和第六触发器的输出复位为0，从而使所述锁存触发器的置位端信号strobeA_clr_n变为0，进而将所述锁存触发器的输出信号strobeA也置位为1；

所述脉冲信号strobeB从0变1后，所述第五触发器和所述第六触发器的异步复位端不生效，经过源时钟两个周期同步后，所述脉冲信号strobeB使所述strobeA_clr_n变为1；

所述strobeA_clr_n变为1后发起新的脉冲信号valid，开始新一轮跨时钟域同步。

能够减少一次脉冲跨时钟同步所需要的时钟周期数，缩短连续两次同步之间的时间间隔，满足系统的实时性需要；且实现同步的过程中源时钟和目的时钟可以一直有效，也可以用最简单的顺序先后各跳变两次目的时钟和源时钟即可。

本发明具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。

附图说明

通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。

图1示出了现有技术一种跨时钟域脉冲同步电路的电路图。

图2示出了图1结构电路工作原理对应的波形图。

图3示出了根据本发明一实施例的一种跨时钟域脉冲同步电路的电路图。

图4示出了图3结构电路工作原理对应的波形图。

具体实施方式

下面将更详细地描述本发明。虽然本发明提供了优选的实施例，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本发明更加透彻和完整，并且能够将本发明的范围完整地传达给本领域的技术人员。

实施例一

本实施例提供了一种跨时钟域低电平脉冲同步电路，参照图3，该电路包括：

多路选择器、源时钟域模块和目的时钟域模块；

所述源时钟域模块包括锁存触发器（#1触发器）、第五触发器（#5触发器）和第六触发器（#6触发器）；

所述目的时钟域模块包括第二触发器（#2触发器）、第三触发器（#3触发器）、第四触发器（#4触发器）和逻辑单元；所述逻辑单元包括第一反相器（INV1）、第二反相器（INV2）、与门；

所述多路选择器的输出端连接于所述锁存触发器（#1触发器）的输入端，所述锁存触发器（#1触发器）的输出端连接于所述多路选择器的一个输入端；

所述锁存触发器（#1触发器）、所述第五触发器（#5触发器）和所述第六触发器（#6触发器）的时钟信号输入端用于接收源时钟域的时钟信号，所述第二触发器（#2触发器）、所述第三触发器（#3触发器）和所述第四触发器（#4触发器）的时钟信号输入端用于接收目的时钟域的时钟信号；

所述锁存触发器（#1触发器）、所述第二触发器（#2触发器）、所述第三触发器（#3触发器）、所述第四触发器（#4触发器）依次连接；所述锁存触发器（#1触发器）用于接收并锁存源时钟域的脉冲信号；

所述第三触发器（#3触发器）的输出端还设有另一输出支路，连接于所述第一反相器（INV1），所述第一反相器（INV1）的输出端和所述第四触发器（#4触发器）的输出端作为所述与门的输入，所述与门的输出连接于所述第二反相器（INV2），所述第二反相器（INV2）的输出为同步到所述目的时钟域的低电平脉冲信号；

所述第二反相器（INV2）的输出端还连接于所述第五触发器（#5触发器）和所述第六触发器（#6触发器）的RDN复位端，所述第五触发器（#5触发器）的输出端连接于所述第六触发器（#6触发器）的输入端，所述第六触发器（#6触发器）的输出端连接于所述锁存触发器（#1触发器）的SDN置位端。

具体地，本实施例中，所述多路选择器的选择端为高时选择端口1的输入，选择端为低时选择端口0的输入；所述锁存触发器的输出端还连接于所述多路选择器的端口1的输入端；所述多路选择器的选择端输入为源时钟域低电平脉冲信号。第五触发器的输入端输入为高电平。

本实例中，锁存触发器、第二触发器、第三触发器、第四触发器、第五触发器、第六触发器均为D触发器。

本实施例的结构，在脉冲同步过程中，使用目的时钟域同步源时钟下的锁存的电平信号，然后目的时钟产生的单周期脉冲去异步置位源时钟域下锁存的电平信号，该异步置位信号在源时钟域下同步撤销。从而使源时钟域也产生一个脉冲信号。这样无需握手即可实现异步脉冲的同步。且用较少的时钟周期个数和较简单的时钟顺序实现跨时钟域的脉冲同步。

本实施例使用的新的电路结构只需要6个时钟周期完成一次脉冲同步（源时钟域3个周期加目的时钟域3个周期），可以节省40%的同步时间或时钟个数。在非连续时钟的系统中，源时钟和目的时钟按照较简单的先后顺序跳变即可完成一次脉冲同步。

实施例二

参照图3和图4，本实施例提供了一种跨时钟域低电平脉冲同步方法，包括：

源时钟域产生的低电平脉冲信号valid为低时选通选择器的固定低电平输入端，从而使所述低时选通选择器的低电平输出被锁存触发器锁存为低电平信号，且所述锁存触发器的异步置位端信号strobeA_clr_n初始值为1，置位不生效；

所述锁存触发器的输出信号strobeA被目的时钟域依次经过第二触发器、第三触发器、第四触发器同步，第三触发器输出端反向和第四触发器输出端做与逻辑后再取反产生同步到目的时钟域的低电平的脉冲信号strobeB；

所述脉冲信号strobeB将所述源时钟域的依次连接的第五触发器和第六触发器的输出复位为0，从而使所述锁存触发器的置位端信号strobeA_clr_n变为0，进而将所述锁存触发器的输出信号strobeA也置位为1；

所述脉冲信号strobeB从0变1后，所述第五触发器和所述第六触发器的异步复位端不生效，经过源时钟两个周期同步后，所述脉冲信号strobeB使所述strobeA_clr_n变为1；

所述strobeA_clr_n变为1后发起新的脉冲信号valid，开始新一轮跨时钟域同步。

本实施例，从波形图可以看出，从步骤1）到步骤4）的过程是一次完整的脉冲同步过程，实现步骤1）到步骤4）的过程需要3个源时钟（clkA）周期和3个目的时钟（clkB）周期。

从而相对现有的技术方案，以上两个实施例优点在于：

一．现有方案需要6个源时钟（clkA）周期和4个目的时钟（clkB）周期；而本实施例只需要3个源时钟（clkA）周期和3个目的时钟（clkB）周期，可节省40%的时钟周期数。

二．对于非连续的时钟场景，至少需要满足1个clkA + 3个clkB + 2个clkA这样的顺序。相比现有的握手方案，时钟活动顺序简单的许多。

以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims (4)

1.一种跨时钟域低电平脉冲同步电路，其特征在于，包括：

多路选择器、源时钟域模块和目的时钟域模块；

所述源时钟域模块包括锁存触发器、第五触发器和第六触发器；

所述目的时钟域模块包括第二触发器、第三触发器、第四触发器和逻辑单元；所述逻辑单元包括第一反相器、第二反相器、与门；

所述多路选择器的输出端连接于所述锁存触发器的输入端，所述多路选择器包括端口1的输入端和端口0的输入端，所述锁存触发器的输出端连接于所述多路选择器的端口1的输入端，所述端口0的输入为固定低电平；

所述锁存触发器、所述第五触发器和所述第六触发器的时钟信号输入端用于接收源时钟域的时钟信号，所述第二触发器、所述第三触发器和所述第四触发器的时钟信号输入端用于接收目的时钟域的时钟信号；

所述锁存触发器、所述第二触发器、所述第三触发器、所述第四触发器依次连接；所述锁存触发器用于接收并锁存源时钟域的脉冲信号；

所述第三触发器的输出端还设有另一输出支路，连接于所述第一反相器，所述第一反相器的输出端和所述第四触发器的输出端作为所述与门的输入，所述与门的输出连接于所述第二反相器，所述第二反向器的输出为同步到所述目的时钟域的低电平脉冲信号；

所述第二反相器的输出端还连接于所述第五触发器和所述第六触发器的RDN复位端，所述第五触发器的输出端连接于所述第六触发器的输入端，所述第五触发器的输入端输入为高电平，所述第六触发器的输出端连接于所述锁存触发器的SDN置位端。

2.根据权利要求1所述的跨时钟域低电平脉冲同步电路，其特征在于， 所述多路选择器的选择端为高时选择端口1的输入，选择端为低时选择端口0的输入；

所述多路选择器的选择端输入为源时钟域低电平脉冲信号。

3.根据权利要求1所述的跨时钟域低电平脉冲同步电路，其特征在于，所述锁存触发器、第二触发器、第三触发器、第四触发器、第五触发器、第六触发器均为D触发器。

4.一种跨时钟域低电平脉冲同步方法，基于权利要求1-3任意一项所述的跨时钟域低电平脉冲同步电路，其特征在于，包括：

源时钟域产生的低电平脉冲信号valid为低时选通多路选择器的固定低电平输入端，从而使所述多路选择器的低电平输出被锁存触发器锁存为低电平信号，且所述锁存触发器的异部置位端信号strobeA_clr_n初始值为1，置位不生效；

所述锁存触发器的输出信号strobeA被目的时钟域依次经过第二触发器、第三触发器、第四触发器同步，第三触发器输出端反向和第四触发器输出端做与逻辑后再取反产生同步到目的时钟域的低电平的脉冲信号strobeB；

所述脉冲信号strobeB将所述源时钟域的依次连接的第五触发器和第六触发器的输出复位为0，从而使所述锁存触发器的置位端信号strobeA_clr_n变为0，进而将所述锁存触发器的输出信号strobeA也置位为1；

所述脉冲信号strobeB从0变1后，所述第五触发器和所述第六触发器的异步复位端不生效，经过源时钟两个周期同步后，所述脉冲信号strobeB使所述strobeA_clr_n变为1；

所述strobeA_clr_n变为1后发起新的脉冲信号valid，开始新一轮跨时钟域同步。