CN116153891A - 集成芯片结构和形成集成芯片结构的方法 - Google Patents

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dielectric structure
integrated chip
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bond
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庄学理
邓立峯
吴伟成
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本发明涉及集成芯片结构。集成芯片结构包括设置在衬底上方的介电结构内的一个或多个互连件。接合焊盘具有沿着所述介电结构的顶表面布置的顶表面。其中，如在截面图中所观察的，接合焊盘的顶表面包括彼此横向分隔开非零距离的多个离散的顶表面段，该非零距离在接合焊盘的内侧壁之间延伸。介电结构直接设置在接合焊盘的内侧壁之间。本发明的实施例还提供了形成集成芯片结构的方法。

Description

集成芯片结构和形成集成芯片结构的方法
技术领域
本发明的实施例涉及集成芯片结构和形成集成芯片结构的方法。
背景技术
多维集成芯片是具有多个衬底和/或管芯的集成电路，这些衬底和/或管芯垂直堆叠在彼此上并且彼此电互连。通过电互连堆叠的衬底和/或管芯，多维集成芯片充当单个器件，与传统集成芯片相比，它提供了改进的性能、降低的功耗和减少的占用面积。因此，多维集成芯片为继续满足下一代集成电路的性能/成本需求提供了途径。
发明内容
本发明的一些实施例提供了一种集成芯片结构，包括：一个或多个互连件，设置在衬底上方的介电结构内；接合焊盘，具有沿着所述介电结构的顶表面布置的顶表面，其中，如在截面图中所观察的，所述接合焊盘的所述顶表面包括彼此横向分隔开一个或多个非零距离的多个离散的顶表面段，所述一个或多个非零距离在所述接合焊盘的内侧壁之间延伸；以及其中，所述介电结构直接设置在所述接合焊盘的所述内侧壁之间。
本发明的另一些实施例提供了一种集成芯片结构，包括：一个或多个互连件，由设置在衬底上的介电结构围绕；接合焊盘，由所述介电结构围绕，并且所述接合焊盘包括在沿着所述接合焊盘的底部布置的下部侧壁的外边缘之间延伸的下部段，以及在沿着所述接合焊盘的顶部布置的上部侧壁的外边缘之间延伸的上部段；以及其中，所述接合焊盘的所述上部段包括在所述接合焊盘的顶表面的边缘之间的间隔开非零距离的一个或多个内侧壁，所述介电结构位于所述接合焊盘的所述顶表面的所述边缘之间。
本发明的又一些实施例提供了一种形成集成芯片结构的方法，包括：在形成在下部介电结构上方的第一上部介电结构内形成第一接合焊盘开口，所述下部介电结构围绕衬底上方的一个或多个互连件；在所述第一接合焊盘开口内形成第一阻挡层和第一导电芯；在所述第一上部介电结构上方形成第二上部介电结构；在所述第二上部介电结构内形成第二接合焊盘开口以暴露所述第一导电芯并且以围绕所述第二上部介电结构的一个或多个内侧壁；在所述第二接合焊盘开口内形成阻挡材料和导电材料；以及去除所述阻挡材料和所述导电材料的部分，其中，去除所述阻挡材料和所述导电材料的所述部分形成具有内侧壁的接合焊盘，所述接合焊盘的所述内侧壁形成延伸进入所述接合焊盘的一个或多个空腔。
本发明的再一些实施例提供了堆叠晶圆结构中的开槽的接合焊盘。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的方面。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了包括接合焊盘的集成芯片结构的一些实施例，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
图2示出了包括分别具有一个或多个空腔的接合焊盘的多维集成芯片结构的一些实施例的截面图。
图3A至图3B示出了包括具有一个或多个空腔的接合焊盘的集成芯片结构的一些附加实施例。
图4A至图4B示出了包括具有一个或多个空腔的接合焊盘的集成芯片结构的一些附加实施例。
图5示出了包括分别具有一个或多个空腔的接合焊盘的多维集成芯片结构的一些实施例的截面图。
图6A至图6B示出了包括具有一个或多个空腔的接合焊盘的集成芯片结构的一些附加实施例。
图7A至图7C示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的一些附加实施例的俯视图，该一个或多个空腔具有不同形状和/或空间配置。
图8A至图8C示出了包括具有一个或多个空腔的接合焊盘的集成芯片结构的一些附加实施例。
图9A至图9C示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的一些附加实施例的俯视图，该一个或多个空腔具有不同形状和/或空间配置。
图10A至图10C示出了包括具有一个或多个空腔的公开的接合焊盘的集成芯片结构的一些附加实施例。
图11至图18示出了形成包括所公开的接合焊盘的集成芯片结构的方法的一些实施例，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
图19至图28示出了形成包括所公开的接合焊盘的集成芯片结构的方法的一些附加实施例，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
图29至图35示出了形成包括所公开的接合焊盘的集成芯片结构的方法的一些附加实施例，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
图36示出了形成包括所公开的接合焊盘的集成芯片结构的方法的一些实施例的流程图，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
多维集成芯片结构(例如，晶圆上芯片(CoW)结构、晶圆上晶圆(WoW)结构、三维集成芯片(3DIC)结构等)是通过通过将多个集成芯片管芯彼此堆叠形成的。通过在一个或多个半导体衬底上面的ILD层内形成互连件来单独生产多个集成芯片管芯。然后在互连件的顶部上方形成一个或多个接合焊盘。可以通过在延伸穿过ILD层上方的介电材料的接合焊盘开口内沉积导电材料(例如，诸如铜的金属)，然后进行平坦化工艺(例如，化学机械平坦化工艺)来形成一个或多个接合焊盘。然后将集成芯片管芯的接合焊盘放在一起以电耦接集成芯片管芯。
当对一个或多个接合焊盘的导电材料(例如，铜)执行平坦化工艺时，使抛光垫与导电材料和周围的介电材料两者接触。因为导电材料比周围的介电材料更软，抛光垫将会以比周围的电介质更快的速率去除导电材料，从而导致导电材料凹进或“凹陷”。这种凹陷导致一个或多个接合焊盘具有下凹的上表面，该下凹的上表面下降到周围的介电材料的顶部之下。当随后将两个集成芯片管芯的接合焊盘放在一起时，可能在接合焊盘的下凹上表面之间形成空隙(例如，间隔)。空隙会导致集成芯片管芯之间的不良电连接，这会降低多维集成芯片结构的性能和/或最终导致多维集成芯片结构的故障。
本发明涉及具有接合焊盘的集成芯片结构，该接合焊盘被配置为减轻沿着接合焊盘顶部的凹陷。所公开的集成芯片结构包括设置在衬底上方的介电结构内的接合焊盘。接合焊盘包括限定由接合焊盘围绕的一个或多个空腔的内侧壁。一个或多个空腔填充有介电结构的介电材料，以使得接合焊盘的顶表面包括多个离散的顶面段，如在截面图中所观察的，该多个离散的顶面段通过介电结构彼此横向间隔开。因为介电材料直接设置在多个离散的顶表面段之间，所以用于形成接合焊盘的抛光垫将具有与顶表面段中的各个顶表面段相对较小的重叠。相对较小的重叠减少了各个顶表面段的凹陷。当将单独的集成芯片管芯的接合焊盘放在一起时，减少的凹陷减少了空隙的形成，从而改进了多维集成芯片结构的电性能和/或可靠性。
图1A示出了包括接合焊盘的集成芯片结构100的一些实施例的截面图，该接合焊盘具有被配置为减少接合焊盘的凹陷的一个或多个空腔。
集成芯片结构100包括设置在衬底102上方的介电结构104内的一个或多个互连件106。接合焊盘112设置在一个或多个互连件106上方的介电结构104内。接合焊盘112包括沿着介电结构104的顶表面设置的顶表面。在一些实施例中，接合焊盘112的顶表面与介电结构104的顶表面基本上共面。多个互连件106包括设置在介电结构104内的最顶部互连件108。最顶部互连件108包括直接接触接合焊盘112的最底表面的上表面108u。在一些实施例中，上表面108u可以连续地延伸超过接合焊盘112的底表面的最外侧壁。
在一些实施例中，接合焊盘112包括下部段114和位于下部段114上方的上部段116。下部段114在接合焊盘112的下部侧壁的相对最外边缘之间横向延伸。下部侧壁沿着接合焊盘112的底部布置。上部段116在接合焊盘112的上部侧壁的相对最外边缘之间横向延伸。上部侧壁沿着接合焊盘112的顶部布置。在一些实施例中，上部段116包括从下部段114的正上方横向延伸到横向超过一个或多个下部侧壁的底表面。
接合焊盘112还包括一个或多个内侧壁112s，该一个或多个内侧壁112s在接合焊盘112的顶表面内限定一个或多个空腔113(例如，一个或多个狭缝)。如沿着图1A的截面图观察的，一个或多个空腔113将接合焊盘112的顶表面分隔成多个离散的顶表面段112u。介电结构104设置在一个或多个空腔113内并且直接设置在多个离散的顶表面段112u之间。在一些实施例中，接合焊盘112的最底表面横向且连续地延伸超过限定一个或多个空腔113的一个或多个内侧壁112s。
因为介电结构104直接设置在多个离散的顶表面段112u之间，所以多个离散的顶表面段112u中的各个顶表面段与用于形成接合焊盘112的化学机械抛光(CMP)垫之间的重叠比不具有一个或多个空腔的接合焊盘与用于形成接合焊盘的化学机械抛光(CMP)垫之间的重叠小。较小的重叠减小了多个离散的顶表面段112u中的各个顶表面段的凹陷。当使接合焊盘112与另一个接合焊盘接触时，减少的凹陷减轻了空隙的形成，从而改进了多维集成芯片结构的电性能和/或可靠性。
图1B示出了沿着截面线A-A'截取的图1A的集成芯片结构100的一些实施例的俯视图118。在一些实施例中，图1A的截面图可以沿着俯视图118的截面线B-B'截取。
如俯视图118所示，接合焊盘112由介电结构104包围。接合焊盘112的上部段116在填充有介电结构104的一个或多个空腔113(例如，一个或多个狭缝)周围延伸。在一些实施例中，上部段116沿着第一方向120和/或沿垂直于第一方向120的第二方向122在接合焊盘112的最外侧壁之间连续延伸。在一些实施例中，上部段116以闭合且不间断的回路的方式连续地环绕一个或多个空腔113。上部段116位于下部段114的部分的正上方。在一些实施例中，一个或多个空腔113也可以位于下部段114的部分的正上方。
图2示出了包括具有一个或多个空腔的接合焊盘的多维集成芯片结构200的一些实施例的截面图。
多维集成芯片结构200包括具有布置在衬底102上的介电结构104内的多个互连件106的第一集成芯片(IC)管芯202。在一些实施例中，多个互连件106包括与布置在介电结构104内的接合焊盘112接触的最顶部互连件108。在一些实施例中，多个互连件106可以将接合焊盘112电耦接至衬底102上和/或衬底102内的一个或多个半导体器件204。在各个实施例中，一个或多个半导体器件204可以包括晶体管器件(例如，平面FET、FinFET、全环栅(GAA)器件等)、图像传感器器件(例如，光电二极管)、MEMS(微机电系统)器件等。接合焊盘112具有背离衬底102的顶表面。接合焊盘112的顶表面沿着介电结构104的背离衬底102的顶表面设置。如截面图中所观察的，顶表面包括由填充有介电结构104的一个或多个空腔113分隔开的多个离散顶表面段。
多维集成芯片结构200还包括具有布置在附加衬底212上的附加介电结构210内的多个附加互连件214的第二IC管芯208。在一些实施例中，一个或多个附加互连件214包括与布置在附加介电结构210内的附加接合焊盘218接触的附加最顶部互连件216。在一些实施例中，多个附加互连件214可以将附加接合焊盘218电耦接至附加衬底212上和/或附加衬底212内的一个或多个附加半导体器件222(例如，晶体管器件、图像传感器器件、MEMS器件等)。附加接合焊盘218具有背离附加衬底212的表面。附加接合焊盘218的表面沿着附加介电结构210的背离附加衬底212的表面设置。如截面图中所观察的，附加接合焊盘218顶表面包括由填充有附加介电结构210的一个或多个附加空腔220分隔开的多个离散段。
在一些实施例中，一个或多个伪接合焊盘206可以沿着背离衬底102的介电结构104的顶表面布置。一个或多个伪焊盘206可以具有与接合焊盘112相同的布局。例如，一个或多个伪接合焊盘206可以具有背离衬底102的顶表面，并且如截面图中所观察的，该顶表面包括由填充有介电结构104的一个或多个空腔间隔开的多个离散顶表面段。在一些实施例中，一个或多个附加伪接合焊盘224可以沿着附加介电结构210的背离附加衬底212的表面布置。一个或多个附加伪接合焊盘224可以具有与附加接合焊盘218相同的布局。
第一IC管芯202沿着混合接合界面接合至第二IC管芯208，在混合接合界面中，接合焊盘112沿着导电界面接触附加接合焊盘218，并且介电结构104沿着介电界面接触附加介电结构210。在一些实施例中，一个或多个空腔113内的介电结构104沿着介电界面接触一个或多个附加空腔220内的附加介电结构210。在一些实施例中，接合焊盘112的多个离散的顶表面段可以与附加接合焊盘218的多个离散的表面段横向重叠。在一些实施例中，附加接合焊盘218的至少一个侧壁可以位于接合焊盘112的顶表面正上方。
因为介电结构104直接设置在接合焊盘112的多个离散的顶表面段之间，所以接合焊盘112的顶表面基本上是平坦的。类似地，因为附加介电结构210直接设置在附加接合焊盘218的多个离散段之间，所以附加接合焊盘218的表面基本上是平坦的。接合焊盘112的基本上平坦的顶表面和附加接合焊盘218的基本上平坦的表面减轻了沿着接合焊盘112和附加接合焊盘218之间的界面的空隙，从而改进了多维集成芯片结构200的电性能和/或可靠性。
图3A示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的一些附加实施例的截面图。
集成芯片结构300包括位于衬底102上方的介电结构104。在一些实施例中，介电结构104包括彼此堆叠的多个层间介电(ILD)层104a-104d。可以通过多个蚀刻停止层105a-105c将多个ILD层104a-104d彼此垂直分隔开。顶部介电层105t沿着介电结构104的顶部布置。在一些实施例中，多个ILD层104a-104d可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等中的一种或多种。在一些实施例中，多个蚀刻停止层105a-105c和/或顶部介电层105t可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等。
多个互连件106设置在介电结构104的下部介电结构104L内。在一些实施例中，多个互连件106包括导电接触件、互连线、互连通孔等。多个互连件106包括最顶部互连件108。在一些实施例中，最顶部互连件108可以包括由阻挡层108b围绕的导电芯108c。在一些实施例中，导电芯108c可以包括铜、铝等。在一些实施例中，阻挡层108b可以包括钛、氮化钛、钽、氮化钽等。
接合焊盘112设置在介电结构104内并且接触最顶部互连件108。接合焊盘112包括沿着介电结构104的顶表面布置的顶表面。在一些实施例中，接合焊盘112包括下部段114和位于下部段114上方的上部段116。下部段114在耦接至接合焊盘112的一个或多个底表面的下部侧壁的相对最外边缘之间横向延伸。在一些实施例中，下部段114可以具有在约0.2μm(微米)至约3μm之间、在约0.4μm至约2μm之间、或其他类似值的范围内的第一宽度302。上部段116在接合焊盘112的上部最外侧壁的相对最外边缘之间横向延伸。在一些实施例中，上部段116可以具有大于约1.5μm、大于约2μm或其他类似值的第二宽度304。通常，具有相对较大尺寸(例如，大于约1.5μm)的顶表面的接合焊盘会出现显著的凹陷，该凹陷可能导致空隙的形成。然而，通过在接合焊盘112的上部段116内具有一个或多个填充有介电结构104的空腔113，接合焊盘112能够具有相对较大的尺寸(例如，大于约1.5μm)，在避免了显著凹陷的同时，该相对较大的尺寸的接合焊盘112提供了与另一IC的电连接。
上部段116的下表面物理接触下部段114的上表面。在一些实施例中，下部段114可以包括围绕第一导电芯114c的第一阻挡层114b。在一些实施例中，上部段116可以包括围绕第二导电芯116c的第二阻挡层116b。在一些实施例中，第二阻挡层116b可以直接设置在第二导电芯116c和第一导电芯114c之间。在一些实施例中，第一导电芯114c和第二导电芯116c可以包括铜、铝、钨等。在一些实施例中，第一阻挡层114b和第二阻挡层116b可以包括钛、氮化钛、钽、氮化钽等。
在一些实施例中，上部段116的第二阻挡层116b可以在第一阻挡层114b和/或第一导电芯114c的顶部之下延伸非零距离。在一些实施例中，第一导电芯114c可以沿着第二阻挡层116b的侧壁延伸。在一些这样的实施例中，接合焊盘112的上部最外侧壁可以在接合焊盘112的下部侧壁的顶部之下垂直地延伸。
接合焊盘112的顶表面包括多个离散的顶表面段112u，多个离散的顶表面段112u通过由接合焊盘112的内侧壁112s限定的一个或多个空腔113彼此横向分隔开。在一些实施例中，上部段116还可以包括通过一个或多个空腔113彼此分隔开的离散下表面，如在截面图中所观察的。在一些实施例中，离散的下表面可以分别具有在约0.2μm(微米)至约3μm之间、在约0.4μm至约2μm之间或其他类似值的范围内的第三宽度306。介电结构104直接设置在接合焊盘112的内侧壁112s之间。
图3B示出了沿着截面线A-A'截取的图3A的集成芯片结构300的一些实施例的俯视图308。在一些实施例中，图3A的截面图可以沿着俯视图308的截面线B-B'截取。
如俯视图308所示，接合焊盘112由介电结构104围绕。接合焊盘112的上部段116在下部段114的边界周围延伸。在一些实施例中，一个或多个空腔113延伸穿过上部段116并且直接置于下部段114的部分上面。在一些实施例中，一个或多个空腔113可以是由上部段116的连续环围绕的矩形形状的空腔。在一些实施例中，上部段116的连续环沿着上部段116的外周边延伸。
图4A示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构400的一些附加实施例的截面图。
集成芯片结构400包括设置在衬底102上方的介电结构104内的接合焊盘112。接合焊盘112包括下部段114和位于下部段114上方的上部段116。下部段114在耦接至接合焊盘112底部的相对最外侧壁之间横向延伸。上部段116在耦接至接合焊盘112顶部的相对最外侧壁之间横向延伸。在一些实施例中，上部段116包括内侧壁112s，内侧壁112s耦接至背离衬底102的水平延伸表面112h以在接合焊盘112的顶表面内形成一个或多个空腔113。水平延伸表面112h位于上部段116的底表面117正上方。
在一些实施例中，一个或多个空腔113具有小于上部段116的高度的深度，以使得上部段116沿着一个或多个空腔113的底部延伸。在一些实施例中，上部段116的底表面117横向且连续地延伸超过下部段114的相对最外侧壁并且超过一个或多个空腔113。在一些实施例中，底表面117完全覆盖下部段114的顶表面。
图4B示出了沿着截面线A-A'截取的图4A的集成芯片结构400的一些实施例的俯视图402。在一些实施例中，图4A的截面图可以沿着俯视图402的截面线B-B'截取。
如俯视图402所示，接合焊盘112由介电结构104围绕。接合焊盘112的上部段116在下部段114的边界周围延伸。在一些实施例中，一个或多个空腔113延伸穿过上部段116并且置于下部段114正上方。
图5示出了多维集成芯片结构500的一些附加实施例的截面图，该多维集成芯片结构500包括分别具有一个或多个空腔的所公开的接合焊盘。
多维集成芯片结构500包括第一IC管芯202，该第一IC管芯202具有布置在衬底102上方的介电结构104内的接合焊盘112。接合焊盘112具有背离衬底102的顶表面。该顶表面包括多个离散的顶表面段，该多个离散的顶表面段通过由侧壁和接合焊盘112的水平延伸表面限定的由一个或多个空腔113分隔开。一个或多个空腔113填充有介电结构104。
多维集成芯片结构500还包括第二IC管芯208，该第二IC管芯208具有布置在附加衬底212上的附加介电结构210内的附加接合焊盘218。附加接合焊盘218具有背离附加衬底212的表面。该表面包括通过由侧壁和附加接合焊盘218的水平延伸表面限定的一个或多个附加空腔220分隔开的多个离散段。一个或多个附加空腔220填充有附加介电结构210。
在一些实施例中，一个或多个伪接合焊盘206可以沿着介电结构104的背离衬底102的顶表面布置。一个或多个伪接合焊盘206可以具有与接合焊盘112相同的布局。在一些实施例中，一个或多个附加伪接合焊盘224可以沿着附加介电结构210的背离附加衬底212的表面布置。一个或多个附加伪接合焊盘224可以具有与附加接合焊盘218相同的布局。
第一IC管芯202沿着混合接合界面接合至第二IC管芯208，在该混合接合界面中，接合焊盘112沿着导电界面接触附加接合焊盘218，并且介电结构104沿着介电界面接触附加介电结构210(例如，一个或多个空腔113内的介电结构104沿着介电界面接触一个或多个附加空腔220内的附加介电结构210)。在一些实施例中，接合焊盘112的多个离散顶表面段和/或附加接合焊盘218的多个离散段可以具有轻微的凹陷，该轻微的凹陷导致沿着导电界面形成小的空隙502。然而，因为一个或多个空腔减轻了CMP凹陷，小空隙502对多维集成芯片结构500的性能具有最小的影响。在一些实施例中，小空隙502可以沿着导电界面的部分但不是全部横向地延伸(例如，小空隙502可以从接合焊盘112的多个离散顶表面段的相对侧缩进非零距离)。
尽管将所公开的多维集成芯片结构(例如，多维集成芯片结构200和/或500)示出为三维集成芯片(3DIC)结构，但应当理解，所公开的接合焊盘不限于这种结构，而是可以被集成在各种多维集成芯片结构内。例如，在可选的实施例中，所公开的接合焊盘可以被集成在晶圆上芯片(CoW)结构、晶圆上晶圆(WoW)结构等内。
图6A示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构600的一些附加实施例的截面图。
集成芯片结构600包括设置在衬底102上方的介电结构104内一个或多个互连件106。在一些实施例中，介电结构104包括彼此堆叠的多个层间介电(ILD)层104a-104e。多个ILD层104a-104e可以通过多个蚀刻停止层105a-105d彼此垂直地分隔开。顶部介电层105t沿着介电结构104的顶部布置。
接合焊盘112设置在介电结构104内。接合焊盘112接触多个互连件106的最顶部互连件108。接合焊盘112包括下部段114和位于下部段114上方的上部段116。下部段114在耦接至接合焊盘112底部的相对外侧壁之间横向延伸。上部段116在接合焊盘112的相对最外侧壁之间横向延伸。在一些实施例中，下部段114可以包括围绕第一导电芯114c的第一阻挡层114b。在一些实施例中，上部段116可以包括围绕第一导电芯114c的部分的第一阻挡层114b的部分和围绕第二导电芯116c的第二阻挡层116b。在一些实施例中，第二阻挡层116b可以直接设置在第二导电芯116c和第一导电芯114c之间。在一些实施例中，第二阻挡层116b可以在上部段116的底部之上(例如，在接合焊盘112的相对最外侧壁的底部之上)的位置处接触第一导电芯114c。在一些实施例中，第二阻挡层116b可以在第一阻挡层114b和/或第一导电芯114c的顶部之下延伸非零距离。
在一些实施例中，一个或多个空腔113延伸进入接合焊盘112的上部段116中。一个或多个空腔可以由第二阻挡层116b的侧壁和第一导电芯114c的上表面限定。一个或多个腔可以具有小于上部段116的高度(例如，小于接合焊盘112的相对最外侧壁的高度)的高度。
图6B示出了沿着截面线A-A'截取的图6A的集成芯片结构600的一些实施例的俯视图602。在一些实施例中，图6A的截面图可以沿着俯视图602的截面线B-B'截取。
如俯视图602所示，接合焊盘112的上部段116由介电结构104围绕并且在下部段114的边界周围延伸。在一些实施例中，一个或多个空腔113延伸穿过上部段116并且置于下部段114的部分正上方。在一些实施例中，一个或多个空腔113可以是由上部段116的连续环围绕的矩形形状的区域。在一些实施例中，一个或多个空腔113可以置于下部段114的部分正上方。
应当理解，在各个实施例中，所公开的接合焊盘的上部段可以具有限定具有不同形状和/或空间配置的一个或多个空腔的内侧壁。图7A至图7C示出了具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的各个实施例的俯视图，该一个或多个空腔具有不同形状和/或空间配置。
图7A示出了包括具有一个或多个空腔113的接合焊盘112的集成芯片结构的一些实施例的俯视图700，该一个或多个空腔113分别具有正方形形状。正方形形状的空腔沿着第一方向120延伸至第一距离702并且沿着垂直于第一方向120的第二方向122延伸至第二距离704。第一距离702约等于第二距离704。正方形形状的空腔由环绕正方形形状空腔的接合焊盘112的上部段116的连续外环围绕。在一些实施例中，接合焊盘112的上部段116包括耦接至上部段116的外环的十字形区域。十字形区域沿着第一方向120和沿着第二方向122将一个或多个空腔113彼此分隔开。正方形形状的空腔和十字形区域位于接合焊盘112的下部段114正上方。上部段116的外环在接合焊盘112的下部段114的横向外侧。
图7B示出了包括具有一个或多个空腔113的接合焊盘112的集成芯片结构的一些实施例的俯视图706，该一个或多个空腔113分别具有十字形。十字形空腔由接合焊盘112的上部段116的离散部分围绕。接合焊盘112的上部段116的离散部分位于接合焊盘112的下部段114正上方。十字形空腔具有沿着第一方向120和沿着垂直于第一方向120的第二方向122将上部段116的离散部分彼此完全分隔开的分支。
图7C示出了包括具有一个或多个空腔113的接合焊盘112的集成芯片结构的一些实施例的俯视图708，该一个或多个空腔113分别具有正方形形状。正方形形状的空腔由环绕正方形形状空腔的接合焊盘112的上部段116的连续外环围绕。正方形形状的空腔置于延伸穿过接合焊盘112的下部段114的正方形形状空腔正上方。在一些实施例中，接合焊盘112的下部段具有与接合焊盘112的上部段116相同的图案。
图8A示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构800的一些附加实施例的俯视图。
集成芯片结构800包括布置在介电结构104内的接合焊盘112。接合焊盘包括下部段114和位于下部段114上方的上部段116。上部段116包括内侧壁，该内侧壁限定了由接合焊盘112的连续环围绕的一个或多个空腔113。一个或多个空腔113填充有介电结构104。
下部段114可以包括布置成阵列的多个离散的下部段114d。多个离散的下部段114d可以沿着第一方向120分隔开第一距离802并且沿着垂直于第一方向120的第二方向122分隔开第二距离804。在一些实施例中，多个离散的下部段114d可以包括正方形形状段。在其他实施例(未示出)中，多个离散的下部段114d可以包括其他形状(例如，圆形形状段、八边形形状段、多边形形状段等)。在一些实施例中，多个离散的下部段114d由上部段116完全覆盖。
图8B示处了沿着线A-A'截取的图8A的集成芯片结构的一些附加实施例的截面图806。
如截面图806所示，一个或多个空腔113完全延伸穿过接合焊盘112，以使得位于接合焊盘112的一个或多个侧壁之间的介电结构104的部分从接合焊盘112的顶部连续地延伸至接合焊盘112的底部。在一些实施例中，位于接合焊盘112的一个或多个侧壁之间的介电结构104的部分从接合焊盘112的顶部连续地延伸至介电结构104内的最顶部互连件108。
接合焊盘112的下部段114在接合焊盘112的下部侧壁的相对外边缘之间在第一方向120上横向地延伸。下部侧壁沿着接合焊盘112的底部布置。在一些实施例中，多个离散的下部段114d包括接触最顶部互连件108的多个离散的下表面和接触上部段116的多个离散的上表面。多个下部段114d的多个离散的下表面和多个离散的上表面两者都在第一方向120上通过介电结构104彼此横向分隔开。
接合焊盘112的上部段116在接合焊盘112的最外侧壁之间横向延伸。最外侧壁沿着接合焊盘112的顶部布置。在一些实施例中，上部段116可以包括通过介电结构104彼此横向间隔开的多个离散的下表面。在一些实施例中，上部段116的多个离散下表面可以分别具有比多个离散的下部段114d的多个离散上表面中的相应上表面更大的宽度。在一些实施例中，上部段116的多个离散下表面可以分别延伸超过多个离散的下部段114d的多个离散上表面的一个或多个外边缘。
图8C示出了沿线B-B'截取的图8A的集成芯片结构的一些附加实施例的截面图808。
如截面图808所示，下部段114内的多个离散的下部段114d沿着第二方向122彼此分隔开。上部段116具有位于多个离散的下部段114d上方的在第二方向122上连续地延伸的下表面。
应当理解，在各个实施例中，所公开的接合焊盘的下部段可以具有多个具有不同形状和/或空间配置的离散的下部段。图9A至图9C示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的一些附加实施例的俯视图。
图9A示出了集成芯片结构的俯视图900，该集成芯片结构包括具有下部段114和上部段116的接合焊盘112。下部段114包括布置成在第一方向120和第二方向122上延伸的阵列的多个离散的下部段114d。上部段116置于阵列内的多个离散的下部段114d正上面。上部段116包括限定具有矩形形状的一个或多个空腔113的侧壁。矩形形状的空腔沿着第一方向120延伸至第一距离902并且沿着第二方向122延伸至第二距离904。第二距离904小于第一距离902。矩形形状的空腔由上部段116的连续外环围绕。十字条在上部段116的连续外环的部分之间延伸以分隔矩形形状的空腔。
图9B示出了包括具有下部段114和上部段116的接合焊盘112的集成芯片结构的俯视图906。下部段114包括布置成在第一方向120和第二方向122上延伸的阵列的多个离散的下部段114d。上部段116置于阵列内的多个离散的下部段114d正上方。上部段116包括限定分别具有正方形形状的一个或多个空腔113的侧壁。正方形形状的空腔由上部段116的连续外环围绕。上部段116的十字形区域由连续外环围绕并且沿着第一方向120和沿着第二方向122将正方形形状的空腔分隔开。十字形区域包括在第一方向120上延伸的第一十字条和在第二方向122上延伸的第二十字条。
图9C示出了包括具有下部段114和上部段116的接合焊盘112的集成芯片结构的俯视图908。下部段114包括布置成在第一方向120和第二方向122上延伸的阵列的多个离散的下部段114d。上部段116包括布置成在第一方向120和第二方向122上延伸的阵列的多个离散的上部段116d。在一些实施例中，多个离散的下部段114d可以具有比多个离散的上部段116d更小的尺寸。在一些这样的实施例中，多个离散的上部段116d可以完全覆盖多个离散的下部段114d。
图10A示出了包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构1000的一些附加实施例的俯视图。
集成芯片结构1000包括布置在介电结构104内的接合焊盘112。接合焊盘112包括下部段114和位于下部段114上方的上部段116。下部段114和上部段116分别包括限定一个或多个空腔113的内侧壁，该一个或多个空腔113填充有介电结构104。在一些实施例中，一个或多个空腔113分别具有矩形形状。下部段114和上部段116在一个或多个空腔113周围以闭合回路的方式连续延伸。在一些实施例中，下部段114完全由上部段116覆盖。在一些这样的实施例中，与上部段116的内侧壁相比，下部段114的内侧壁沿着第一方向和沿着第二方向分隔开更大的距离。
在一些实施例中，上部段116包括围绕一个或多个空腔113的上部外环段和在上部外环段的部分之间延伸的上部十字条。下部段114在一个或多个空腔113周围以闭合回路方式连续地延伸。在一些实施例中，下部段114包括围绕一个或多个空腔的下部外环段和在下部外环段的部分之间延伸的下部十字条。上部外环段位于下部外圈段正上方，并且上部十字条位于下部十字条正上方。一个或多个空腔113填充有介电结构104。
图10B示出了沿着线A-A'截取的图10A的集成芯片结构1000的一些附加实施例的截面图1002。
如截面图1002所示，接合焊盘112包括具有离散上表面的下部段114和具有离散下表面的上部段116。多个离散上表面和多个离散下表面通过介电结构104沿着第一方向120彼此分隔开。
图10C示出了沿着线B-B'截取的图10A的集成芯片结构的一些附加实施例的截面图1004。
如截面图1004所示，接合焊盘112包括下部段114，下部段114具有分别在耦接至下表面的下部侧壁的外边缘之间延伸的下表面和上表面。接合焊盘112还包括上部段116，该上部段116具有分别在耦接至顶表面的上部侧壁的外边缘之间延伸的下表面和上表面。在一些实施例中，上部段116的下表面连续地延伸超过下部段114的上表面的相对侧。
图11至图18示出了形成包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的方法的一些实施例，该一个或多个空腔被配置为减少接合焊盘的凹陷。尽管关于方法描述了图11至图18，但是应当理解，图11至图18中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。
如图11的截面图1100所示，提供例了衬底102。在各个实施例中，衬底102可以是任何类型的半导体本体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯，以及与其相关联的任何其他类型的半导体和/或外延层。在一些实施例(未示出)中，一个或多个半导体器件形成在衬底102上和/或衬底102内。在各个实施例中，一个或多个半导体器件可以包括晶体管器件、图像传感器器件、MEMS器件等。
在形成在衬底102上方的下部介电结构104L内形成一个或多个互连件106。下部介电结构104L可以包括由一个或多个蚀刻停止层105a分隔开的的一个或多个下部层间介电(ILD)层104a-104b。在一些实施例中，一个或多个互连件106可以包括包含阻挡层108b和导电芯108c的最顶部互连件108。在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)来形成最顶部互连件108。通过在衬底102上形成ILD层、蚀刻ILD层以形成通孔洞和/或沟槽、用阻挡层和用导电材料填充通孔洞和/或沟槽以及执行平坦化工艺(例如，CMP工艺)来执行镶嵌工艺。在一些实施例中，下部介电结构104L可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、多孔介电材料等。在一些实施例中，可以通过一种或多种沉积工艺(例如，物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PE-CVD)工艺、原子层沉积(ALD)工艺等)来形成下部介电结构104L，并且可以使用沉积工艺和/或镀工艺(例如电镀、化学镀等)来形成导电材料(例如钨、铜、铝等)。
如图12的截面图1200所示，在下部介电结构104L上方形成第一上部介电结构1201。在一些实施例中，第一上部介电结构1201包括形成在下部介电结构104L上方的第一接合焊盘蚀刻停止层105b和形成在第一接合焊盘蚀刻停止层105b上的第一接合焊盘ILD层104c。在一些实施例中，第一接合焊盘蚀刻停止层105b可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等。在一些实施例中，第一接合焊盘ILD层104c可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、多孔介电材料等。在一些实施例中，可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成第一接合焊盘蚀刻停止层105b和第一接合焊盘ILD层104c。
在第一上部介电结构1201内形成第一接合焊盘开口1202。在一些实施例中，可以根据第一图案化工艺形成第一接合焊盘开口1202。在一些实施例中，可以通过根据第一掩模1206将第一上部介电结构1201选择性地暴露于第一蚀刻剂1204来执行第一图案化工艺。第一图案化工艺形成限定第一接合焊盘开口1202的第一上部介电结构1201的侧壁。在一些实施例中，第一蚀刻剂1204可以包括具有基于氟的蚀刻化学剂的等离子体蚀刻剂(例如，SF6等离子体等)。在一些实施例中，第一掩模1206可以包括光敏材料(例如，光刻胶)、硬掩模等。
如图13的截面图1300所示，在第一接合焊盘开口1202内形成第一阻挡层114b和第一导电芯114c。在这样的实施例中，可以沿着限定第一接合焊盘开口1202的第一上部介电结构1201的内表面形成第一阻挡层114b。随后可以在第一阻挡层114b上方和第一接合焊盘开口1202内形成第一导电芯114c。在一些实施例中，可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成第一阻挡层114b。在一些实施例中，可以通过使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)沉积第一导电材料来形成第一导电芯114c。在各个实施例中，第一阻挡层114b可以包括钛、钽、氮化钛、氮化钽等。在各个实施例中，第一导电材料可以包括铜、铝、钨等。在第一接合焊盘开口1202内沉积第一导电材料之后，可以执行平坦化工艺以从第一上部介电结构1201上方去除多余的第一导电材料并且限定接合焊盘的下部段114。在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在其他实施例中，平坦化工艺可以包括例如蚀刻工艺和/或研磨工艺。
如图14的截面图1400所示，在第一上部介电结构1201上方形成第二上部介电结构1401。在一些实施例中，第二上部介电结构1401包括形成在第一接合焊盘ILD层104c上方的第二接合焊盘蚀刻停止层105c、形成在第二接合焊盘蚀刻停止层105c上的第二接合焊盘ILD层104d和形成在第二接合焊盘ILD层104d上的顶部介电层105t。在一些实施例中，第二接合焊盘蚀刻停止层105c和/或顶部介电层105t可以包括氮化物(例如，氮化硅、氮氧化硅等)、碳化物(例如，碳化硅、碳氧化硅等)等。在一些实施例中，第二接合焊盘ILD层104d可以包括二氧化硅、碳掺杂的二氧化硅、氮氧化硅、BSG、PSG、BPSG、FSG、多孔介电材料等。在一些实施例中，可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成第二接合焊盘蚀刻停止层105c、第二接合焊盘ILD层104d和顶部介电层105t。
如图15的截面图1500所示，在第二上部介电结构1401内形成第二接合焊盘开口1502。在一些实施例中，可以根据第二图案化工艺形成第二接合焊盘开口1502。在一些实施例中，可以通过根据第二掩模1506将第二上部介电结构1401选择性地暴露于第二蚀刻剂1504来执行第二图案化工艺。第二图案化工艺形成限定第二接合焊盘开口1502的第二上部介电结构1401的侧壁。在一些实施例中，第二蚀刻剂1504可以包括具有基于氟的蚀刻化学剂的等离子体蚀刻剂(例如，SF6等离子体等)。在一些实施例中，第二掩模1506可以包括光敏材料(例如，光刻胶)、硬掩模等。
如图16的截面图1600所示，在第二接合焊盘开口1502内和顶部介电层105t上方形成阻挡材料1602和第二导电材料1604。可以沿着限定第二接合焊盘开口1502的内表面形成阻挡材料1602。随后可以在阻挡材料1602上方和第二接合焊盘开口1502内形成第二导电材料1604。在一些实施例中，可以通过沉积工艺(例如，PVD工艺、CVD工艺、PE-CVD工艺、ALD工艺等)来形成阻挡材料1602。在一些实施例中，可以通过沉积工艺和/或镀工艺(例如，电镀、化学镀等)来形成第二导电材料1604。在各个实施例中，阻挡材料1602可以包括钛、钽、氮化钛、氮化钽等。在各个实施例中，第二导电材料可以包括铜、铝、钨等。
如图17A的截面图1700和图17B的俯视图1706所示，在第二接合焊盘开口(例如，图16的1502)内形成第二导电材料(例如，图16的1604)之后，可以执行平坦化工艺(沿着线1702)。平坦化工艺从顶部介电层105t上方去除多余的第二导电材料，以在第一IC管芯202上限定接合焊盘112的上部段116。接合焊盘112的上部段116包括第二阻挡层116b和位于第二阻挡层116b上方的第二导电芯116c。接合焊盘112的上部段116包括具有多个离散的顶表面段112u的顶表面，该多个离散的顶表面段112u通过由接合焊盘112的内侧壁限定的一个或多个空腔113彼此横向间隔开，如截面图1700中观察的。一个或多个空腔113填充有第二上部介电结构(例如，顶部介电层105t、第二接合焊盘ILD层104d和第二接合焊盘蚀刻停止层105c)。
在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在CMP工艺期间，使第一IC管芯202的上表面与抛光垫1704接触，以使得顶部介电层105t和接合焊盘112的上部段116与抛光垫1704接触。因为顶部介电层105t直接设置在接合焊盘112的上部段116的内侧壁之间，所以抛光垫1704与多个离散的顶表面段112u中的各个顶表面段之间的重叠减少。减少抛光垫1704与多个离散的顶表面段112u中的各个顶表面段之间的重叠减少了多个离散的顶表面段112u中的各个顶表面段的凹陷。
如图18的截面图1800所示，将第一IC管芯202的接合焊盘112接合至第二IC管芯208的附加接合焊盘218以形成多维集成芯片结构。在接合期间，使接合焊盘112的多个离散的顶表面段与附加接合焊盘218的多个离散段接触。此外，使介电结构104的顶表面与第二IC管芯208的附加介电结构210的表面接触，以便在第一IC管芯202和第二IC管芯208之间形成混合接合界面。接合焊盘112的多个离散的顶表面段的减少的凹陷降低了接合焊盘112和附加接合焊盘218之间的空隙的形成，从而改进了多维集成芯片结构的电性能和/或可靠性。
图19至图28示出了形成包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的方法的一些附加实施例，该一个或多个空腔被配置为减少接合焊盘的凹陷。尽管关于方法描述了图19至图28，但是应当理解，图19至图28中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。
如图19的截面图1900所示，提供了衬底102。一个或多个互连件106形成在下部介电结构104L内，下部介电结构104L形成在衬底102上方。在一些实施例中，一个或多个互连件106可以包括包含阻挡层108b和导电芯108c的最顶部互连件108。
如图20的截面图2000所示，在下部介电结构104L上方形成第一上部介电结构2001。在一些实施例中，第一上部介电结构2001包括形成在下部介电结构104L上方的第一接合焊盘蚀刻停止层105b、形成在第一接合焊盘蚀刻停止层105b上的第一接合焊盘ILD层104c、形成在第一接合焊盘ILD层104c上的第二接合焊盘蚀刻停止层105c，以及形成在第二接合焊盘蚀刻停止层105c上的第二接合焊盘ILD层104d。
在第一上部介电结构2001内形成中间的第一接合焊盘开口2002。在一些实施例中，可以根据第一图案化工艺形成中间第一接合焊盘开口2002。在一些实施例中，可以通过根据第一掩模2006将第一上部介电结构2001选择性地暴露于第一蚀刻剂2004来执行第一图案化工艺。
如图21的截面图2100所示，在中间的第一接合焊盘开口2002内形成牺牲掩模2102。牺牲掩模2102可以包括介电材料、光刻胶材料等。
如图22的截面图2200所示，在第一上部介电结构2001内形成第一接合焊盘开口2202。在一些实施例中，可以根据第二图案化工艺形成第一接合焊盘开口2202。在一些实施例中，可以通过根据第二掩模2206将第一上部介电结构2001选择性地暴露于第二蚀刻剂2204来执行第二图案化工艺。
如图23的截面图2300所示，从第一接合焊盘开口2202内去除牺牲掩模(例如，图22的2102)。在各个实施例中，可以通过化学显影剂、蚀刻工艺等来去除牺牲掩模2102。
如图24的截面图2400所示，在第一接合焊盘开口2202内形成第一阻挡层114b，并且在第一阻挡层114b上和第一接合焊盘开口2202内形成第一导电芯114c。在这样的实施例中，可以沿着限定第一接合焊盘开口2202的内表面形成第一阻挡层114b。随后可以在阻挡层114b上方和第一接合焊盘开口2202内形成第一导电芯114c。
如图25的截面图2500所示，在第一上部介电结构2001上方形成第二上部介电结构2501。在一些实施例中，第二上部介电结构2501包括形成在第二接合焊盘ILD层104d上方的第三接合焊盘蚀刻停止层105d、形成在第三接合焊盘蚀刻停止层105d上的第三接合焊盘ILD层104e和形成在第三接合焊盘ILD层104e上方的顶部介电层105t。
在第二上部介电结构2501内形成第二接合焊盘开口2502。在一些实施例中，可以根据第三图案化工艺形成第二接合焊盘开口2502。在一些实施例中，可以通过根据第三掩模2506将第二上部介电结构2501选择性地暴露于第三蚀刻剂2504来执行第三图案化工艺。第三图案化工艺形成限定第二接合焊盘开口2502的第二上部介电结构2501的侧壁。
如图26的截面图2600所示，在第二接合焊盘开口2502内和顶部介电层105t上方形成阻挡材料2602和导电材料2604。在这样的实施例中，可以沿着限定第二接合焊盘开口2502的内表面形成阻挡材料2602。随后可以在阻挡材料2602上方和第二接合焊盘开口2502内形成导电材料2604。
如图27A的截面图2700和图27B的俯视图2706所示，在第二接合焊盘开口2502内形成导电材料(例如，图26的2604)之后，可以执行平坦化工艺执行(沿着线2702)。平坦化工艺从第二上部介电结构上方去除多余的导电材料，以在第一IC管芯202上限定接合焊盘112的上部段116。接合焊盘112的上部段116包括第一阻挡层114b的部分、第一导电芯114c的部分、第二阻挡层116b和位于第二阻挡层116b上方的第二导电芯116c。接合焊盘112的上部段116包括一个顶表面，该顶表面包括多个离散的顶表面段112u，该多个离散的顶表面段112u通过由接合焊盘112的内侧壁限定的一个或多个空腔113彼此横向隔开。一个或多个空腔113填充有第二上部介电结构。
在一些实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。在CMP工艺期间，使第一IC管芯202的上表面与抛光垫2704接触，以使得顶部介电层105t和接合焊盘112的上部段116与抛光垫2704接触。因为顶部介电层105t直接设置在接合焊盘112的上部段116的内侧壁之间，所以抛光垫2704与多个离散的顶表面段112u中的各个顶表面段之间的重叠减少。减少抛光垫1704与多个离散的顶表面段112u中的各个顶表面段之间的重叠减少了多个离散的顶表面段112u中的各个顶表面段的凹陷。
如图28的截面图2800所示，第一IC管芯202的接合焊盘112接合至第二IC管芯208的附加接合焊盘218。在接合期间，使接合焊盘112的多个离散的顶表面段与附加接合焊盘218的多个附加离散段接触。此外，使介电结构104的上表面与第二IC管芯208的附加介电结构210的表面接触，以便在第一IC管芯202和第二IC管芯208之间形成混合接合界面。
在一些可选的实施例中，可以省略图25至图27B的动作，并且可以沿着混合接合界面(例如，沿着第一阻挡层114b和第一导电芯114c的顶部延伸)将具有图24的结构的接合焊盘的第一管芯接合至具有图24的结构的接合焊盘的附加管芯。
图29至图35示出了形成包括具有一个或多个空腔的所公开的接合焊盘集成芯片结构的方法的一些附加实施例，该一个或多个空腔被配置为减少接合焊盘的凹陷。尽管关于方法描述了图29至图35，但是应当理解，图29至图35中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而独立存在。
如图29的截面图2900所示，提供了衬底102。一个或多个互连件106形成在形成于衬底102上方的下部介电结构104L内。在一些实施例中，一个或多个互连件106可以包括包含阻挡层108b和导电芯108c的最顶部互连件108。
如图30的截面图3000所示，在下部介电结构104L上方形成第一上部介电结构3001。在一些实施例中，第一上部介电结构3001包括形成在下部介电结构104L上方的第一接合焊盘蚀刻停止层105b和形成在第一接合焊盘蚀刻停止层105b上的第一接合焊盘ILD层104c。在第一上部介电结构3001内形成一个或多个第一接合焊盘开口3002。在一些实施例中，可以根据第一图案化工艺形成一个或多个第一接合焊盘开口3002。在一些实施例中，可以通过根据第一掩模3006将第一上部介电结构3001选择性地暴露于第一蚀刻剂3004来执行第一图案化工艺。
如图31A的截面图3100所示，在一个或多个第一接合焊盘开口3002内形成第一阻挡层114b和第一导电芯114c。在一些实施例中，可以沿着限定一个或多个第一接合焊盘开口3002的第一上部介电结构3001的内表面形成第一阻挡层114b。随后可以在第一阻挡层114b上方和一个或多个第一接合焊盘开口3002内形成第一导电芯114c。在一个或多个第一接合焊盘开口3002内沉积第一导电材料之后，可以执行平坦化工艺以从第一上部介电结构3001上方去除多余的第一导电材料并限定接合焊盘的下部段114。
在一些实施例中，如图31B的俯视图3102所示，接合焊盘的下部段114可以包括多个离散的下部段114d。多个离散的下部段114d可以形成为阵列。多个离散的下部段114d可以沿着第一方向120和沿着垂直于第一方向120的第二方向122分隔开。在一些实施例中，图31A的截面图3100是沿着图31B的截面线A-A'截取的。
在一些可选的实施例中，如图31C的俯视图3104所示，接合焊盘的下部段114可以包括单个连续段，该单个连续段在一个或多个空腔113周围以闭合回路连续地延伸。在一些实施例中，一个或多个空腔113分别具有矩形的形状。在一些实施例中，图31A的截面图3100是沿着图31C的截面线A-A'截取的。
如图32的截面图3200所示，在第一上部介电结构3001上方形成第二上部介电结构3201。在一些实施例中，第二上部介电结构3201包括形成在第一接合焊盘ILD层104c上方的第二接合焊盘蚀刻停止层105c、形成在第二接合焊盘蚀刻停止层105c上的第二接合焊盘ILD层104d和形成在第二接合焊盘ILD层104d上的顶部介电层105t。
如图33的截面图3300所示，在第二上部介电结构3201内形成一个或多个第二接合焊盘开口3302。在一些实施例中，可以根据第三图案化工艺形成一个或多个第二接合焊盘开口3302。在一些实施例中，可以通过根据第三掩模3306将第二上部介电结构3201选择性地暴露于第三蚀刻剂3304来执行第三图案化工艺。第三图案化工艺形成限定一个或多个第二接合焊盘开口3302的第二上部介电结构3201的侧壁。
如图34A的截面图3400所示，在一个或多个第二接合焊盘开口3302内形成第二阻挡层116b和第二导电芯116c。在一些实施例中，可以沿着限定一个或多个第二接合焊盘开口3302的第二上部介电结构3201的内表面形成第二阻挡层116b。随后可以在第二阻挡层116b上方和一个或多个第二接合焊盘开口3302内形成第二导电芯116c。可以执行平坦化工艺以去除第二阻挡层116b和第二导电芯116c的部分以形成接合焊盘的上部段116。
在一些实施例中，如图34B的俯视图3402所示，接合焊盘的上部段116可以包括多个离散的上部段116d。多个离散的上部段116d可以形成为阵列。多个离散的上部段116d可以沿着第一方向120和沿着第二方向122分隔开。在一些实施例中，图34A的截面图3400是沿着图34B的截面线A-A'截取的。
在一些可选的实施例中，如图34C的俯视图3404和图34D的俯视图3406所示，接合焊盘的上部段116可以包括单个连续段，该单个连续段在一个或多个空腔113周围以闭合回路的方式连续延伸。在一些实施例中，单个连续段可以置于多个离散的下部段114d(例如，如图31B所示)的正上方，而在其他实施例中，单个连续段可以直接单个连续下部段(例如，如图31C所示)的正上方。在一些实施例中，图34A的截面图3400沿着图34C的截面线A-A'或沿着图34D的截面线A-A'截取。
如图35的截面图3500所示，第一IC管芯202的接合焊盘112接合至第二IC管芯208的附加接合焊盘218。在接合期间，使接合焊盘112的多个离散顶表面段与附加接合焊盘218的多个附加离散段接触。此外，使介电结构104的上表面与第二IC管芯208的附加介电结构210的表面接触，以便在第一IC管芯202和第二IC管芯208之间形成混合接合界面。
图36示出了形成包括具有一个或多个空腔的所公开的接合焊盘的集成芯片结构的方法3600的一些实施例的流程图，该一个或多个空腔被配置为减少接合焊盘的凹陷。
虽然方法3600在本文中示出和描述为一系列动作或者事件，但是应该理解的是，这样的动作或者事件的示出顺序不应以限制性的意义来解释。例如，除了本文示出和/或描述的那些动作或者事件之外，一些动作可以以不同的顺序发生，和/或与其他动作或者事件同时发生。另外，可能不需要全部所示出的动作来实现本文的描述的一个或者多个方面或者实施例。此外，并且本文所描绘的一个或者多个动作可以在一个或者多个单独的动作和/或阶段中执行。
在动作3602处，在衬底上方的下部介电结构内形成一个或多个互连件。图11示出了对应于动作3602的一些实施例的截面图1100。图19示出了对应于动作3602的一些附加实施例的截面图1900。图29示出了对应于动作3602的一些附加实施例的截面图2900。
在动作3604处，在下部介电结构上方形成第一上部介电结构。图12示出了对应于动作3604的一些实施例的截面图1200。图20示出了对应于动作3604的一些附加实施例的横截面图2000。图30示出了对应于动作3604的一些附加实施例的截面图3000。
在动作3606处，在第一上部介电结构内形成第一接合焊盘开口。图12示出了对应于动作3606的一些实施例的截面图1200。图20至图23示出了对应于动作3606的一些附加实施例的截面图2000-2300。图30示出了对应于动作3606的一些附加实施例的截面图3000。
在动作3608处，在第一接合焊盘开口内形成第一阻挡层和第一导电芯。图13示出了对应于动作3608的一些实施例的截面图1300。图24示出了对应于动作3608的一些附加实施例的横截面图2400。图31A示出了对应于动作3608的一些附加实施例的截面图3100。
在动作3610处，在第一上部介电结构上方形成第二上部介电结构。图14示出了对应于动作3610的一些实施例的截面图1400。图25示出了对应于动作3610的一些附加实施例的截面图2500。图32示出了对应于动作3610的一些附加实施例的截面图3200。
在动作3612处，在第二上部介电结构内形成第二接合焊盘开口以暴露第一导电芯并且以围绕第二上部介电结构的一个或多个内侧壁。图15示出了对应于动作3612的一些实施例的截面图1500。图25示出了对应于动作3612的一些附加实施例的截面图2500。图33示出了对应于动作3612的一些附加实施例的截面图3300。
在动作3614处，在第二接合焊盘开口内形成阻挡材料和导电材料。图16示出了对应于动作3614的一些实施例的截面图1600。图26示出了对应于动作3614的一些附加实施例的截面图2600。图34A示出了对应于动作3614的一些附加实施例的横截面图3400。
在动作3616处，执行化学机械平坦化(CMP)工艺以去除阻挡材料和导电材料的部分，以便限定具有内侧壁的接合焊盘，该内侧壁形成延伸进入接合焊盘中的一个或多个空腔。内侧壁耦接至接合焊盘的顶部。图17A至图17B示出了对应于动作3616的一些实施例。图27A至图27B示出了对应于动作3616的一些附加实施例。图34A示出了对应于动作3616的一些附加实施例的截面图3400。
在动作3618处，使包括接合焊盘的集成芯片管芯与包括附加接合焊盘的附加集成芯片管芯沿着混合接合界面接触。图18示出了对应于动作3618的一些实施例的截面图1800。图28示出了对应于动作3618的一些附加实施例的截面图2800。图35示出了对应于动作3618的一些附加实施例的截面图3500。
因此，本发明涉及具有接合焊盘的集成芯片结构，该接合焊盘具有一个或多个空腔，该一个或多个空腔由接合焊盘围绕并且填充有介电材料，该一个或多个空腔被配置为减轻沿着接合焊盘的上表面的凹陷。
在一些实施例中，本发明涉及集成芯片结构。集成芯片结构包括设置在衬底上方的介电结构内的一个或多个互连件；具有沿着介电结构的顶表面布置的顶表面的接合焊盘，如在截面图中所观察的，接合焊盘的顶表面包括彼此横向分隔开一个或多个非零距离的多个离散的顶表面段，该一个或多个非零距离在接合焊盘的内侧壁之间延伸；以及介电结构直接设置在接合焊盘的内侧壁之间。在一些实施例中，接合焊盘的底表面横向且连续地延伸超过接合焊盘的内侧壁中的一个或多个。在一些实施例中，接合焊盘的顶表面与介电结构的顶表面基本上共面。在一些实施例中，一个或多个互连件包括设置在介电结构内的最顶部互连件，最顶部互连件具有上表面，该最顶部互连件的上表面直接接触接合焊盘的底表面并且连续地延伸超过接合焊盘的底表面的最外侧壁。在一些实施例中，一个或多个互连件包括设置在介电结构内的最顶部互连件，位于接合焊盘的内侧壁之间的介电结构从介电结构的顶表面连续地延伸到最顶部互连件。在一些实施例中，接合焊盘包括在耦接至接合焊盘底部的相对侧壁之间横向延伸的下部段；以及具有设置在下部段的上表面上的下表面的上部段，该上部段在接合焊盘的相对最外侧壁之间横向延伸。在一些实施例中，上部段的下表面物理接触下部段的上表面。在一些实施例中，接合焊盘的内侧壁布置在上部段内并且耦接至上部段的下表面正上方的水平延伸表面。在一些实施例中，如在接合焊盘的俯视图中所观察的，接合焊盘以不间断回路的方式连续延伸。
在其他实施例中，本发明涉及集成芯片结构。集成芯片结构包括由设置在衬底上的介电结构围绕的一个或多个互连件；由介电结构围绕的接合焊盘，并且接合焊盘具有在沿着接合焊盘的底部布置的下部侧壁的外边缘之间延伸的下部段，以及在沿着接合焊盘的顶部布置的上部侧壁的外边缘之间延伸的上部段；以及接合焊盘的上部段包括在接合焊盘的顶表面的边缘之间间隔开非零距离的一个或多个内侧壁，介电结构位于接合焊盘的顶表面的边缘之间。在一些实施例中，上部段具有连续地延伸超过下部段的相对外边缘的下表面。在一些实施例中，集成芯片结构还包括：一个或多个附加互连件，由设置在第二衬底上的附加介电结构围绕；附加接合焊盘，由附加介电结构围绕并且具有由附加介电结构分隔开的一个或多个附加内侧壁；以及接合焊盘沿着导电界面接触附加接合焊盘，并且位于接合焊盘的顶表面的边缘之间的介电结构沿着介电界面接触将一个或多个附加内侧壁分隔开的附加介电结构。在一些实施例中，上部侧壁在下部侧壁的顶部之下垂直延伸。在一些实施例中，上部段包括阻挡层和导电芯，介电结构接触阻挡层的侧壁。在一些实施例中，如在接合焊盘的截面图中所观察的，接合焊盘的顶表面包括多个离散的顶表面段，多个离散的顶表面段彼此分隔开非零距离。在一些实施例中，接合焊盘的内侧壁还耦接至接合焊盘的背离衬底的水平延伸表面。在一些实施例中，接合焊盘包括以不间断回路的方式连续延伸的外环段。
在又一实施例中，本发明涉及形成集成芯片结构的方法。该方法包括在形成在下部介电结构上方的第一上部介电结构内形成第一接合焊盘开口，该下部介电结构围绕衬底上方的一个或多个互连件；在第一接合焊盘开口内形成第一阻挡层和第一导电芯；在第一上部介电结构上方形成第二上部介电结构；在第二上部介电结构内形成第二接合焊盘开口以暴露第一导电芯并且以围绕第二上部介电结构的一个或多个内侧壁；在第二接合焊盘开口内形成阻挡材料和导电材料；以及去除阻挡材料和导电材料的部分，去除阻挡材料和导电材料的部分形成具有内侧壁的接合焊盘，该接合焊盘的内侧壁形成延伸进入接合焊盘中的一个或多个空腔。在一些实施例中，一个或多个空腔填充有第二上部介电结构。在一些实施例中，如沿着截面图所观察的，接合焊盘具有由第二上部介电结构彼此分隔开的多个离散的上表面。
前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片结构，包括：
一个或多个互连件，设置在衬底上方的介电结构内；
接合焊盘，具有沿着所述介电结构的顶表面布置的顶表面，其中，如在截面图中所观察的，所述接合焊盘的所述顶表面包括彼此横向分隔开一个或多个非零距离的多个离散的顶表面段，所述一个或多个非零距离在所述接合焊盘的内侧壁之间延伸；以及
其中，所述介电结构直接设置在所述接合焊盘的所述内侧壁之间。
2.根据权利要求1所述的集成芯片结构，其中，所述接合焊盘的底表面横向且连续地延伸超过所述接合焊盘的所述内侧壁中的一个或多个。
3.根据权利要求1所述的集成芯片结构，其中，所述接合焊盘的所述顶表面与所述介电结构的所述顶表面基本上共面。
4.根据权利要求1所述的集成芯片结构，其中，所述一个或多个互连件包括设置在所述介电结构内的最顶部互连件，所述最顶部互连件具有上表面，所述最顶部互连件的所述上表面直接接触所述接合焊盘的底表面并且连续地延伸超过所述接合焊盘的所述底表面的最外侧壁。
5.根据权利要求1所述的集成芯片结构，其中，所述一个或多个互连件包括设置在所述介电结构内的最顶部互连件，位于所述接合焊盘的所述内侧壁之间的所述介电结构从所述介电结构的所述顶表面连续地延伸到所述最顶部互连件。
6.根据权利要求1所述的集成芯片结构，其中，所述接合焊盘包括：
下部段，在耦接至所述接合焊盘的底部的相对侧壁之间横向延伸；以及
上部段，具有设置在所述下部段的上表面上的下表面，所述上部段在所述接合焊盘的相对最外侧壁之间横向延伸。
7.根据权利要求6所述的集成芯片结构，其中，所述上部段的所述下表面物理接触所述下部段的所述上表面。
8.根据权利要求6所述的集成芯片结构，其中，所述接合焊盘的所述内侧壁布置在所述上部段内并且耦接至所述上部段的所述下表面正上方的水平延伸表面。
9.一种集成芯片结构，包括：
一个或多个互连件，由设置在衬底上的介电结构围绕；
接合焊盘，由所述介电结构围绕，并且所述接合焊盘包括在沿着所述接合焊盘的底部布置的下部侧壁的外边缘之间延伸的下部段，以及在沿着所述接合焊盘的顶部布置的上部侧壁的外边缘之间延伸的上部段；以及
其中，所述接合焊盘的所述上部段包括在所述接合焊盘的顶表面的边缘之间的间隔开非零距离的一个或多个内侧壁，所述介电结构位于所述接合焊盘的所述顶表面的所述边缘之间。
10.一种形成集成芯片结构的方法，包括：
在形成在下部介电结构上方的第一上部介电结构内形成第一接合焊盘开口，所述下部介电结构围绕衬底上方的一个或多个互连件；
在所述第一接合焊盘开口内形成第一阻挡层和第一导电芯；
在所述第一上部介电结构上方形成第二上部介电结构；
在所述第二上部介电结构内形成第二接合焊盘开口以暴露所述第一导电芯并且以围绕所述第二上部介电结构的一个或多个内侧壁；
在所述第二接合焊盘开口内形成阻挡材料和导电材料；以及
去除所述阻挡材料和所述导电材料的部分，其中，去除所述阻挡材料和所述导电材料的所述部分形成具有内侧壁的接合焊盘，所述接合焊盘的所述内侧壁形成延伸进入所述接合焊盘的一个或多个空腔。
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