CN116153864A - 半导体装置及其制造方法 - Google Patents

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CN116153864A CN202310062131.1A CN202310062131A CN116153864A CN 116153864 A CN116153864 A CN 116153864A CN 202310062131 A CN202310062131 A CN 202310062131A CN 116153864 A CN116153864 A CN 116153864A
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王俊元
陈敏璋
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Abstract

提供了一种半导体装置及其制造方法。用于制造半导体装置的方法包括：在半导体基板上方沉积栅极介电层；通过原子层沉积(ALD)工艺在栅极介电层上方沉积功函数层，其中功函数层包含金属元素及非金属元素，并且ALD工艺包含多个循环。循环的每一者包含：将包含金属元素的前驱物气体引入腔室以在腔室中的半导体基板上形成前驱物表面层；从腔室吹净掉前驱物气体的剩余部分；使用包含非金属元素的反应性气体电浆执行反应性气体电浆处理以将前驱物表面层转化为功函数层的单层；从腔室吹净掉反应性气体电浆的剩余部分，及在腔室中执行惰性气体电浆处理。

Description

半导体装置及其制造方法
技术领域
本揭露是关于半导体装置及其制造方法。
背景技术
在IC发展过程中，功能密度(亦即，单位晶片面积互连装置的数量)已增加而几何大小(亦即，可使用制造工艺产生的最小部件(或接线))已减小。此缩小工艺通过增加生产效率并降低相关联成本来提供益处。此种缩小亦产生相对高的功率耗散值，此可通过使用低功率耗散装置(诸如互补金属氧化物半导体(CMOS)装置)来解决。CMOS装置已经形成为具有栅极氧化物及多晶硅栅电极。随着特征大小持续减小，已经期望用高介电常数栅极介电质及金属栅电极替代栅极氧化物及多晶硅栅电极以改进装置效能。
发明内容
根据本揭示的一些实施例，提供了一种用于制造半导体装置的方法。方法包括：在半导体基板上方沉积栅极介电层；通过原子层沉积(ALD)工艺在栅极介电层上方沉积功函数层，其中功函数层包含金属元素及非金属元素，并且ALD工艺包含多个循环。循环的每一者包含：将包含金属元素的前驱物气体引入腔室以在腔室中的半导体基板上形成前驱物表面层；从腔室吹净掉前驱物气体的剩余部分；使用包含非金属元素的反应性气体电浆执行反应性气体电浆处理以将前驱物表面层转化为功函数层的单层；从腔室吹净掉反应性气体电浆的剩余部分；以及在腔室中执行惰性气体电浆处理。
根据本揭示的一些实施例，提供了一种用于制造半导体装置的方法。方法包括：在半导体基板上方沉积栅极介电层；通过原子层沉积(ALD)工艺在栅极介电层上方沉积氮化钛层。ALD工艺包含至少第一循环，包含：将半导体基板暴露于含金属前驱物；在将半导体基板暴露于含金属前驱物之后将半导体基板暴露于含氮电浆；以及将半导体基板暴露于惰性气体电浆。
根据本揭示的一些实施例，一种半导体装置包括半导体基板、栅极结构、及源极/漏极特征。栅极结构是在半导体基板的通道区域上方，其中栅极结构包含栅极介电层、栅极金属、及在栅极介电层与栅极金属之间的金属氮化物层，并且金属氮化物层是无掺杂剂的并且具有小于4.5eV的功函数。n型掺杂的源极/漏极特征是在通道区域的相对侧上。
附图说明
当结合附图阅读时，自以下详细描述将很好地理解本揭示的态样。注意到，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1是根据本揭示的一些实施例的互补金属氧化物半导体(CMOS)装置的示意图；
图2是根据本揭示的一些实施例的用于原子层沉积(ALD)的设备；
图3图示了根据本揭示的一些实施例的在ALD循环中的脉冲与时间的关系；
图4是根据本揭示的一些实施例的ALD循环的流程图；
图5A至图5F示出了根据本揭示的一些实施例的在ALD循环中的各个阶段；
图6A图示了根据本揭示的一些实施例的在x射线反射(XRR)下的各个沉积的TiN膜的结果；
图6B是图6A的一部分的放大视图；
图6C图示了根据本揭示的一些实施例的通过拟合图6A的结果的各个沉积的TiN膜的厚度及密度；
图7图示了根据本揭示的一些实施例的在掠入射X射线绕射(GIXRD)下的各个沉积的TiN膜的结果；
图8图示了根据本揭示的一些实施例的各个沉积的TiN膜的化学计量；
图9图示了根据本揭示的一些实施例的各个沉积的TiN膜的电阻率；
图10图示了根据本揭示的一些实施例的具有各个沉积的TiN膜的NMOS装置的电容与电压(C-V)的曲线；
图11图示了根据本揭示的一些实施例的各个沉积的TiN膜的平带电压与等效氧化物厚度(equivalent oxide thickness；EOT)的关系；
图12图示了根据本揭示的一些实施例的各个沉积的TiN膜的有效功函数；
图13至图21B示出了根据本揭示的一些实施例的在形成多栅极装置中的中间阶段的透视图及横截面图；
图22A至图23B示出了根据本揭示的一些实施例的在形成鳍式场效晶体管(FinFET)装置中的中间阶段的透视图及横截面图；
图24至图25示出了根据本揭示的一些实施例的在形成平面装置中的中间阶段的透视图及横截面图。
【符号说明】
100:互补金属氧化物半导体装置
110:基板
120:金属栅极结构
122:栅极介电层
124:功函数金属层
124a:含钛及氮单层
124aH:氢原子
124aN:氮原子
124b:含钛及氮单层
124bM:Me2N
124bN:氮
124bP:含钛前驱物
124bT:钛原子
126:导电层
130:源极/漏极特征
200:设备
210:处理腔室
210I:入口
210O:排放出口
212:腔室壁
214:腔室底板
216:腔室顶板
220:基板支撑件
220V:基板电压源
230:电浆源
230C:上部腔室
230O:入口
240:电浆气体供应器
250:递送系统
260:气体抽空系统
261:收集器
262:自动压力控制器
263:涡轮分子泵
264:旋转泵
265:阀
270:喷淋头
272:喷淋头孔洞
400:多栅极装置
402:沟槽
410:基板
412:基板部分
420:堆叠
422:磊晶层
424:磊晶层
430:鳍
442:隔离特征
444:介电鳍结构
444a:介电层
444b:填充介电鳍
446:介电盖
450:牺牲磊晶结构
460:栅极结构
462:栅极介电层
464:虚设栅电极层
466:氧化物层
468:氮化物层
470:栅极侧壁间隔件
472:第一间隔件
474:第二间隔件
480:内部间隔件
490D:漏极磊晶结构
490S:源极磊晶结构
492:第一磊晶层
494:第二磊晶层
500:接触蚀刻终止层
510:层间介电层
520:栅极结构
522:介面层
524:高介电常数栅极介电层
526:栅极金属层
526a:功函数金属层
526b:填充金属
530:CESL
540:ILD层
550:栅极触点
610:基板
630:鳍
642:STI特征
660:栅极结构
662:虚设栅极介电层
664:虚设栅电极层
668:硬遮罩
670:栅极侧壁间隔件
690D:源极/漏极区域
690S:源极/漏极区域
720:栅极结构
722:介面层
724:高介电常数栅极介电层
726:栅极金属层
726a:功函数金属层
726b:填充金属
810:基板
842:STI特征
860:栅极结构
862:虚设栅极介电层
864:虚设栅电极层
868:硬遮罩
870:栅极侧壁间隔件
890D:源极/漏极区域
890S:源极/漏极区域
910:硬遮罩层
912:氧化物层
914:氮化物层
920:栅极结构
922:介面层
924:高介电常数栅极介电层
926:栅极金属层
926a:功函数金属层
926b:填充金属
D:漏极区域
GT1:栅极沟槽
M:循环
O1:开口
PA1:Ar电浆
PA2:Ar电浆
S:源极区域
D:漏极区域
MS1:步骤
MS2:步骤
MS3:步骤
MS4:步骤
MS5:步骤
MS6:步骤
S0:样品
S1:样品
S2:样品
S3:样品
S4:样品
T1:组
T2:组
T3:组
T4:组
T5:组
CO:开口
X-X:线
Y-Y:线
具体实施方式
以下揭示内容提供许多不同的实施例或实例，用于实施所提供标的的不同特征。下文描述部件及布置的具体实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。此外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“下方”、“之下”、“下部”、“之上”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件或特征的关系。除了诸图所描绘的定向外，空间相对性术语意欲涵盖使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可同样地解读本文所使用的空间相对性描述词。
栅极全包围(GAA)晶体管结构可通过任何适宜方法来图案化。例如，结构可使用一或多个光微影工艺(包括双图案化或多图案化工艺)来图案化。大体上，双图案化或多图案化工艺结合光微影及自对准工艺，从而允许产生具有例如与可使用单个、直接光微影工艺获得的间距相比较小的间距的图案。例如，在一些实施例中，牺牲层在基板上方形成并且使用光微影工艺图案化。间隔件使用自对准工艺在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔件来图案化GAA结构。
由于多晶硅栅电极随着特征大小持续减小而用金属栅极替代以改进装置效能，定制金属栅极的功函数对于MOSFET装置的电子效能是关键的。本揭示的实施例是关于一种用于在低温(例如，低于约400℃，诸如约300℃)下调整金属栅极的功函数的方法，其中原子层退火(atomic layer annealing；ALA)技术(亦即，逐层原位氩电浆处理)整合到每个原子层沉积循环中。此导致金属栅极的功函数的可调谐性变得宽广。足够低的功函数高度有利于n型MOSFET中的低功率消耗。结果指示ALA技术是用于通过具有原子尺度准确性的精确能量转移来调节纳米尺度MOS装置中的金属栅极的物理性质及材料性质的有利途径。在上下文中，在ALA技术中使用的气体可以是Ar、He、Ar及He的混合物、类似者、或其组合。
图1是根据本揭示的一些实施例的互补金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)装置100的示意图。装置100包括半导体基板110、金属栅极结构120、及源极/漏极特征130。金属栅极结构120是在半导体基板110的通道区域上方。在一些实施例中，金属栅极结构120包括栅极介电层122、功函数金属层124、及导电层126。源极/漏极特征130是在金属栅极结构120的相对侧上。
栅极介电层122可包括介面层及在介面层上方的高介电常数介电层。介面层可是氧化硅层(SiO2)、氮氧化硅(SiON)层、及类似者。高介电常数介电层可包括高介电常数材料，诸如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HMO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、其组合、及/或其他适宜材料。栅极介电层122可包括氧化物(例如，SiO2、ZrO2、HfO2、TiO2、Al2O3、Y2O3)及/或氮化物(例如，AlN、SiN、SiCN、SiOCN)。
功函数金属层124用于为晶体管提供期望的功函数以增强装置效能，包括改进的阈值电压。在形成NMOS晶体管的实施例中，功函数金属层124可以是n型功函数金属层。n型功函数金属层能够提供适用于此装置的功函数值，诸如等于或小于约4.5eV。在形成PMOS晶体管的实施例中，功函数金属层124可以是p型功函数金属层。p型功函数金属层能够提供适用于此装置的功函数值，诸如等于或大于约4.8eV。功函数金属层可包括金属、金属碳化物、金属氮化物、金属碳化物、导电金属氧化物、或其组合。可精细调节功函数层的厚度及/或成分(例如，掺杂)以调整功函数位准。
在本实施例中，可通过循环沉积来沉积功函数金属层124，诸如通过原子层沉积(atomic layer deposition；ALD)。在循环沉积中，多个循环的前驱物流动到基板表面以在其上方沉积层。例如，对于TiN功函数金属层124。每个循环包括提供钛前驱物(例如，氯化钛(TiCl4))的脉冲及氮电浆(例如，氨气(NH3))的脉冲以形成TiN。
导电层126可包括多晶硅、钨(W)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钴(Co)、铜(Cu)、镍(Ni)、钌(Ru)、铬(Cr)、其组合、及/或其他适宜材料。导电层126可包括与功函数金属层124相比较高的导电性。导电层126可使用CVD、PVD、电镀、及/或其他适宜工艺来沉积。
在一些实施例中，源极/漏极特征130可通过一或多个磊晶(epitaxy)或磊晶(epitaxial)(epi)工艺来形成，并且源极/漏极特征130可被称为磊晶结构。例如，源极/漏极特征130可是Si特征、SiGe特征、及/或在半导体基板110上以结晶态形成的其他适宜特征。在形成NMOS晶体管的实施例中，源极/漏极特征130包括n型半导体材料，诸如硅、碳化硅(SiC)、磷化硅(SiP)。在形成PMOS晶体管的实施例中，源极/漏极特征130包括p型半导体材料，诸如SiGe。在一些其他实施例中，源极/漏极特征130可通过掺杂半导体基板110的区域来形成。在形成NMOS晶体管的实施例中，源极/漏极特征130可通过用n型掺杂剂(诸如砷或磷)掺杂半导体基板110的区域来形成。在形成PMOS晶体管的实施例中，源极/漏极特征130可通过用p型掺杂剂(诸如硼)掺杂半导体基板110的区域来形成。
图2是根据本揭示的一些实施例的用于ALD的设备200。设备200可包括处理腔室210、基板支撑件220、电浆源230、电浆气体供应器240、气体递送系统250、及气体抽空系统260。在一些实施例中，基板(例如，图1中的基板110)可装载到腔室210中用于执行ALD，用于在基板110上方沉积功函数金属层124。
在一些实施例中，处理腔室210包括腔室壁212、腔室底板214、及腔室顶板216。在处理腔室210内部是基板支撑件220，其上搁置基板(例如，图1中的基板110)。基板支撑件220可是夹具。基板支撑件220可连接到基板电压源220V用于基板偏压。例如，基板支撑件220将AC偏压、DC偏压、或与DC偏压叠加的AC偏压提供到其上设置的基板。
电浆源230是在处理腔室210附近。电浆源230可包括用于产生电浆的电浆产生器(未图示)。电浆产生器包括用于产生电浆的硬件(例如，线圈、电极等)，此电浆可是感应耦合电浆、电容耦合电浆、微波耦合电浆等。在一些实施例中，电浆源230是远端/上部腔室电浆源，此腔室电浆源之上具有上部腔室230C并且与处理腔室210分离。远端/上部腔室电浆源可以是在从3kHz至300GHz的频率下操作的射频(rf)电浆源。例如，具有多个喷淋头孔洞272的喷淋头270可位于上部腔室230C与处理腔室210之间。远端腔室电浆源230可在上部腔室230C内产生电浆，借此减少对基板表面的电浆引起的损坏。远端腔室电浆源230具有与电浆气体供应器240流体连接的入口230O，用于提供气体以产生远端电浆。电浆气体供应器240可提供期望气体，诸如N2、H2、内部气体(例如，Ar、He/Ar、Ne、其混合物)、类似者、或其组合。在一些其他实施例中，其他适宜电浆源(例如，感应耦合电浆(inductively coupledplasma；ICP)源、转换器耦合电浆(transformer coupled plasma；TCP)、中空阴极电浆(hollow cathode plasma；HCP)、及/或基板电压源220V)可用于在处理腔室210内直接产生电浆。在一些实施例中，基板电压源220V可用于产生及/或影响处理腔室210中的电浆。可将基板偏压及上部腔室电浆可以连同自动压力控制(auto pressure control；APC)系统控制在电压模式或功率模式下，使得可以实现对基板上的入射电子/离子的能量的精确控制。
处理腔室210亦包括入口210I及排放出口210O。前驱物递送系统250及气体抽空系统260分别流体连接到入口210I及排放出口210O。前驱物递送系统250可提供期望前驱物，诸如钛前驱物，诸如氯化钛(TiCl4)。气体抽空系统260可包括各种部件，诸如收集器261、自动压力控制器(automatic pressure controller；APC)262、涡轮分子泵(turbomolecularpump；TMP)263、旋转泵(rotary pump；RP)264、及阀265。此等部件用于控制气体排放。
在一些实施例中，设备200可进一步包括耦合到电浆源230的控制器、基板电压源220V、电浆气体供应器240、气体递送系统250、及气体抽空系统260。在一些实施方式中，较少或较多部件可以耦合到控制器。控制器可包括处理器、计算机可读取媒体、及输入/输出(I/O)接口。处理器用于执行关于控制压力、气体流动速率、电浆产生、基板偏压、及其他系统参数的至少一些的计算。计算机可读取媒体(亦称为数据库或记忆体)耦合到处理器以便储存通过处理器及其他系统元件使用的数据。使用处理器、记忆体、及I/O接口，使用者能够操作系统以沉积如本文描述的材料。处理器可包括专用电路、ASIC、组合逻辑、其他可程序化处理器、其组合、及类似者。处理器可以执行指令及数据。例如，处理器体现用于在软件、固件及/或硬件中执行根据本揭示的方法的指令的至少部分。记忆体可包括硬盘驱动、快闪记忆体、软盘驱动连同相关联的可移除媒体、光学驱动、可移除媒体盒、及其他储存媒体。记忆体可以储存通过处理器执行的指令及数据。
图3图示了根据本揭示的一些实施例的在ALD的循环M中的脉冲与时间的关系。在本揭示的一些实施例中，由于ALD是逐层工艺，在每个ALD循环M中应用至少一个使用内部气体的原位电浆处理(例如，Ar电浆处理)。例如，每个循环M可包括钛前驱物(例如，四(二甲基胺基)钛(TDMATi))的脉冲、氮电浆(例如，N2/H2电浆)的脉冲、吹净脉冲(例如，Ar吹净)、及惰性气体电浆(例如，Ar电浆)的一或多个脉冲。惰性气体电浆处理可以增加样品的表面温度，从而在逐层ALD生长期间导致退火效应。在此上下文中，可将在每个ALD循环M中使用内部气体的原位逐层电浆处理称为原子层退火(ALA)。ALA可增强表面处的吸附原子的移动及迁移，借此改进所沉积膜的结晶。ALD亦可移除化学吸附的前驱物的配位体。可以通过ALA定制所沉积膜的物理及化学性质。
图4是根据本揭示的一些实施例的ALD的循环M的流程图。图5A至图5F示出了根据本揭示的一些实施例的在电浆增强原子层沉积(plasma-enhanced ALD；PEALD)的循环M中的各个阶段。每个循环M可包括步骤MS1至MS6，作为图3所示的脉冲。于步骤MS1，其中提供含钛前驱物的脉冲。于步骤MS2，从ALD腔室吹净掉含钛前驱物。于步骤MS3，执行ALA。于步骤MS4，引入含氮电浆。于步骤MS5，从ALD腔室吹净掉含氮电浆。于步骤MS6，执行ALA。将理解，额外操作可以在图4所示的步骤MS1至MS6之前、期间及之后提供，并且可以替代或消除下文描述的一些步骤来获得方法的额外实施例。操作/工艺的顺序是可互换的。
参考图4及图5A。于步骤MS1，作为图3的含钛前驱物脉冲，将基板110暴露于含钛前驱物124bp。在一些实施例中，含钛前驱物124bP可示出为TDMATi，例如，包括钛原子124bT及Me2N 124bM。含钛前驱物124bP的钛原子124bT可化学吸附/结合前面层的表面(例如，在栅极介电层122上方的前面含钛及氮单层124a)。例如，前面含钛及氮单层124a可包括NH2(包括氮原子124aN及氢原子124aH)，并且含钛前驱物124bP的钛原子124bT可替代氢原子124aH并且连接氮原子124aN。换言之，在含钛脉冲期间，将含钛前驱物气体引入ALD腔室(例如，通过图2中的气体递送系统250)，以在半导体基板110上形成前驱物表面层(亦即，含钛前驱物124bP的层)。
在一些实施例中，含钛脉冲的时间是在从约0.01至约3秒的范围中，诸如从约0.1至约1秒。若含钛脉冲的时间大于约3秒，则其导致浪费前驱物。若含钛脉冲的时间小于约0.01秒，则在表面上吸附的前驱物的量是不足的。在一些实施例中，在含钛脉冲期间，气体递送系统250(参见图2)可将含钛前驱物及Ar气体的混合物提供到ALD腔室(例如，图2中的ALD腔室210)，其中Ar气体是在从约10sccm至约50sccm的第一流动速率范围中。
参考图4及图5B。于步骤MS2，作为图3中的Ar吹净的脉冲，执行吹净工艺以从ALD腔室(例如，图2中的ALD腔室210)移除任何剩余的含钛前驱物124bP及任何副产物。在吹净工艺之后，含钛前驱物124bP的层(亦即，前驱物表面层)余留在表面上。在一些实施例中，吹净时间是在从约0.5至约150秒的范围中，诸如从约10至约20秒。若吹净时间大于约150秒，则处理时间非必要地增加。若吹净时间小于约0.5秒，则含钛前驱物124bP可能不从腔室吹净掉。在一些实施例中，为了吹净，气体递送系统250(参见图2)以与步骤MS1处的Ar流动速率相比较快的速率将Ar气体提供到腔室210(参见图2)。例如，Ar气体是在从约60sccm至约140sccm的第二流动速率范围中。
参考图4及图5C。于步骤MS3，通过原位惰性气体电浆处理来执行ALA。例如，可提供Ar电浆(亦称为Ar电浆脉冲)PA1，作为图3中的Ar电浆的脉冲。可在ALD腔室中没有氮的情况下执行ALA。在Ar电浆脉冲期间，电浆源230的电浆功率可在从约1W至约1200W的范围中，诸如从约10W至约600W。若电浆功率大于约1200W，则可损坏/蚀刻前驱物表面层。若电浆功率小于约1W，则可能不调节所沉积层的材料性质及功函数。在一些实施例中，ALA处理时间(亦可以称为内部气体电浆处理时间或Ar电浆脉冲的时间)是在从约1至约300秒的范围中，诸如从约10至约100秒。ALA处理时间可大于含钛脉冲的时间。若ALA处理时间大于约300秒，则可损坏/蚀刻前驱物表面层。若ALA处理时间小于约1秒，则可能不调节所沉积层的材料性质及功函数。在一些实施例中，在Ar电浆处理期间，电浆气体供应器240(参见图2)将Ar气体提供到上部腔室230C(参见图2)用于产生Ar电浆。在一些实施例中，气体递送系统250亦可以从约10sccm至约50sccm的第一流动速率范围将Ar气体提供到腔室210。
参考图4及图5D。于步骤MS4，执行含氮电浆处理，其可以称为含氮电浆脉冲，诸如图3中的N2/H2电浆的脉冲。氮124bN可与余留在表面上的含钛前驱物124bP反应，借此在表面上形成含钛及氮单层124b。在一些实施例中，在含氮电浆脉冲期间，电浆气体供应器240(参见图2)将N2及H2的混合物提供到上部腔室230C(参见图2)用于产生N2/H2电浆。N2气体可以从约1sccm至约300sccm的范围中的流动速率提供，诸如从约10sccm至约50sccm。若N2气体的流动速率大于约300sccm，则其导致浪费反应物。若N2气体的流动速率小于约1sccm，则氮124bN的量不足以与含钛前驱物124bP反应，并且可能未良好形成含钛及氮单层124b。在一些实施例中，在含氮电浆脉冲期间，H2气体可以从约1sccm至约300sccm的范围中的流动速率提供，诸如从约10sccm至约50sccm。若H2气体的流动速率大于约300sccm，则其导致浪费反应物。若H2气体的流动速率小于约1sccm，则氮124bN的量不足以与含钛前驱物124bP反应，并且可能未良好形成含钛及氮单层124b。在本实施例中，氮气用作产生电浆的反应性气体以与前驱物表面层反应并且将前驱物表面层转化为功函数层的单层。在一些其他实施例中，取决于前驱物的金属元素，其他反应性气体(诸如NH3或NH3电浆)可用于产生电浆以与前驱物表面层反应。
在一些实施例中，在含氮电浆脉冲期间，气体递送系统250可提供Ar气体，此Ar气体通过气体递送系统250以从约10sccm至约50sccm的第一流动速率范围提供。在含氮电浆脉冲期间，电浆源230的电浆功率可在从约1W至约1200W的范围中，诸如从约10W至约600W。若电浆功率大于约1200W，则可损坏/蚀刻含钛及氮单层124b。若电浆功率小于约1W，则氮124bN的量不足以与含钛前驱物124bP反应，并且可能未良好形成含钛及氮单层124b。在一些实施例中，电浆处理时间(亦可以称为含氮电浆脉冲的时间)是在从约1秒至约300秒的范围中，诸如从约10秒至约100秒。若电浆处理时间大于约300秒，则可损坏/蚀刻含钛及氮单层124b。若电浆处理时间的时间小于约1秒，则氮124bN的量不足以与含钛前驱物124bP反应，并且可能未良好形成含钛及氮单层124b。
参考图4及图5E。于步骤MS5，作为图3中的Ar吹净的脉冲，执行吹净工艺以从ALD腔室移除任何剩余的N2/H2气体(例如，未反应的氮原子124aN及氢原子124aH)及任何副产物。在吹净工艺之后，含钛及氮单层124b余留在表面上。在一些实施例中，吹净时间是在从约0.5至约150秒的范围中，诸如从约5至约15秒。若吹净时间大于约150秒，则处理时间非必要地增加。若吹净时间小于约0.5秒，则N2/H2气体可能不从腔室吹净掉。在一些实施例中，为了吹净，气体递送系统250(参见图2)以与步骤MS3处的流动速率相比较快的速率将Ar气体提供到腔室210(参见图2)。例如，Ar气体是在从约60sccm至约140sccm的第二流动速率范围中。
参考图4及图5F。于步骤MS6，ALA通过原位惰性气体电浆处理执行。例如，可提供Ar电浆(亦称为Ar电浆脉冲)PA2。可在ALD腔室中没有氮的情况下执行ALA。在Ar电浆脉冲期间，电浆源230的电浆功率可在从约1W至约1200W的范围中，诸如从约10W至约600W。若电浆功率大于约1200W，则可损坏/蚀刻前驱物表面层。若电浆功率小于约1W，则可能未调节所沉积层的材料性质及功函数。在一些实施例中，ALA处理时间是在从约1秒至约300秒的范围中，诸如从约10秒至约100秒。ALA处理时间可大于含钛脉冲的时间。若ALA处理时间大于约300秒，则可损坏含钛及氮单层。若ALA处理时间小于约1秒，则可能未调节所沉积层的材料性质及功函数。
在一些实施例中，在Ar电浆处理期间，电浆气体供应器240(参见图2)将Ar气体提供到上部腔室230C(参见图2)用于产生Ar电浆。在一些实施例中，气体递送系统250亦可以从约10sccm至约50sccm的第一流动速率范围将Ar气体提供到腔室210。
步骤MS1至MS6构成一个ALD循环M，此ALD循环M包括两个沉积阶段(步骤MS1及步骤MS4)、两个吹净阶段(步骤MS2及步骤MS5)、及两个原子层退火(ALA)阶段(步骤MS3及步骤MS6)。在一些实施例中，一或多个退火阶段(步骤MS3及/或步骤MS6)可从ALD循环M中省去。
在一些实施例中，每个ALD循环M是自限制工艺，其中在每个ALD循环期间沉积小于或等于约一个含钛及氮单层。ALD循环重复直到氮化钛层达到期望(目标)厚度。例如，若氮化钛层的厚度等于目标厚度(或在目标厚度的给定阈值内)，则ALD工艺于ALD循环M结束时结束。若氮化钛层的厚度不等于目标厚度(或不在目标厚度的给定阈值内)，则ALD工艺返回到步骤MS1以开始另一ALD循环M。可以在ALD工艺之前、期间、及之后提供额外步骤，并且可以移动、替代、或移除所描述的一些步骤用于获得ALD工艺的额外实施例。
图6A图示了根据本揭示的一些实施例的各个沉积的TiN膜的X射线反射(X-rayreflectance；XRR)结果。将X射线的射束朝向样品导引，并且随着出射方向变化而量测散射强度。将在入射与出射射束方向之间的角度称为2θ。在图6A中，2θ在水平轴上图示，并且XRR强度在垂直轴上图示。样品S0至S4是结构中的TiN/SiO2/p-Si/Al金属氧化物半导体(MOS)。对于样品S0，在没有ALA处理的情况下沉积TiN膜。对于样品S1，TiN膜利用ALA处理沉积达第一ALA处理时间(例如，从约5秒至约15秒)。对于样品S2，TiN膜利用ALA处理沉积达第二ALA处理时间(例如，从约15秒至约25秒)。对于样品S3，TiN膜利用ALA处理沉积达第三ALA处理时间(例如，从约35秒至约45秒)。对于样品S4，TiN膜利用ALA处理沉积达第四ALA处理时间(例如，从约55秒至约65秒)。第一至第四ALA处理时间顺序增加。电浆功率在此等ALA处理中保持相同。从XRR图案及拟合曲线，可以提取TiN层的密度及厚度。
图6B是图6A的部分B的放大视图。在图6B中，2θ在水平轴上图示，并且正规化强度在垂直轴上图示。将图6A中的样品S0至S4的强度正规化为1。在XRR中，膜密度与x射线总反射的临界角紧密相关。从图6B，随着ALA处理时间从样品S1到样品S4增加，可以观察到，临界角随着ALA处理时间而增加，此指示膜密度随着ALA处理时间增加而增加，如通过附图中的箭头指示。
图6C图示了根据本揭示的一些实施例的通过拟合图6A的结果的各个沉积的TiN膜的厚度及密度。在图6C中，厚度在左垂直轴上图示，密度在右垂直轴上图示。将样品S1至S4与样品S0进行比较，可以观察到与样品S0相比，样品S1至S4具有较低膜厚度及较高膜密度。此指示ALA处理可减小TiN膜的厚度并且增加TiN膜的密度。此外，随着ALA处理时间从样品S1到样品S4增加，膜厚度减小，并且膜密度增加。例如，利用最长ALA处理时间沉积的样品S4具有最低膜厚度及最高膜密度。可得出结论，ALA处理时间的增加可减小膜厚度并且增加膜密度。在图6C中，利用ALA处理，氮化钛层的膜厚度可从约26.4纳米至约26.6纳米改变到从约25.2纳米至约26.3纳米的范围。在图6C中，利用ALA处理，氮化钛层的密度可从约4.9g/cm3至约5g/cm3改变到从约5g/cm3至约6g/cm3的范围。例如，ALA处理的氮化钛层的密度是在从5.1g/cm3至5.4g/cm3的范围中。膜密度的增加亦表明TiN层的结晶度的改进。
图7图示了根据本揭示的一些实施例的各个沉积的TiN膜的掠入射X射线绕射(grazing incidence X-ray diffraction；GIXRD)结果。在图7中，2θ在水平轴上图示，并且强度在垂直轴上图示。两个XRD峰可以归因于面心立方TiN层/结构中的(111)及(200)晶面的绕射。如图7中证实，绕射强度随着ALA处理时间从样品S0到样品S4增加而增加，此指示随着ALA处理时间增加而改进TiN膜的结晶度。
可以看出TiN层的结晶度通过ALA处理时间的增加而增强。退火工艺可以导致薄膜厚度减小、膜密度增加、及由于用于抑制晶界及缺陷的晶粒聚结而引起的结晶度的改进。由此，可以推断ALA处理同样有助于退火效应。ALA处理时间的增加将更多能量从电浆提供到膜中，从而导致结晶品质的进一步增强连同TiN层的膜密度/厚度的增加/减小。ALA工艺背后的机制是从Ar电浆中的高能离子或自由基递送到样品表面的能量，从而导致吸附原子迁移及表面温度的增加。此外，表面温度的增加促进了表面物质与后续前驱物之间的化学反应。结晶度的改进及膜密度的增加亦可暗指TiN层的化学计量的改变。
图8图示了根据本揭示的一些实施例的各个沉积的TiN膜的原子化学计量。在图8中，原子浓度在垂直轴上图示。将样品S1至S4与样品S0进行比较，可以观察到，样品S1至S4具有与样品S0相比较高的氮原子浓度。此指示ALA处理可增加TiN膜中的氮(N)的原子浓度。ALA处理亦导致TiN层中的可忽略不计的氧含量，此可以归因于膜致密化及移除表面处的污染及氧化物层的表面处理。ALA处理导致对TiN层的化学计量的影响。在图8中，利用ALA处理，氮化钛层的氮原子浓度是在从43％至55％的范围中，并且氮化钛层的氧原子浓度小于1％。
此外，随着ALA处理时间从样品S1到样品S4增加，氮原子浓度增加。例如，对于样品S4，钛的钛原子浓度与氮的比率可在从0.8至1.2的范围中。此指示可控制ALA处理时间以将TiN膜的化学计量调整为近似一比一比率的钛及氮。
图9图示了根据本揭示的一些实施例的各个沉积的TiN膜的电阻率。在图9中，电阻率在垂直轴上图示。将样品S1-S4与样品S0进行比较，可以观察到，样品S1至S4具有远低于样品S0的电阻率。此指示ALA处理可减小沉积的TiN膜的电阻率。此外，在图9中，随着ALA处理时间从样品S1到样品S4增加，电阻率从样品S1到样品S4减小。此指示ALA处理时间的增加可以进一步减小沉积的TiN膜的电阻率。在图9中，利用ALA处理，氮化钛层的电阻率是在从100μΩ·cm至400μΩ·cm的范围中。例如，氮化钛层的电阻率是在从100μΩ·cm至300μΩ·cm的范围中。
图10图示了根据本揭示的一些实施例的具有各个沉积的TiN膜的TiN/SiO2/p型Si金属氧化物半导体(MOS)电容器的电容与电压(C-V)的曲线。在图10中，电压在水平轴上图示，并且电容在垂直轴上图示。左边区域对应于累积区域，并且右边区域对应于耗尽/翻转区域。在本实施例中，样品S0-S4的SiO2层保持在实质上相同厚度下。利用ALA处理时间的增加，如由附图中的箭头指示，C-V曲线揭示了平带电压(VFB)的负偏移。VFB的偏移根据以下等式与TiN金属栅极的功函数的变化相关联：
Figure BDA0004061376070000181
其中φm及φs分别是以伏特计的金属功函数及半导体功函数，QF是氧化物固定电荷，并且εox是SiO2层的介电常数。EOT是SiO2层的等效氧化物厚度，其通过累积区域中偏压的MOS装置的最大电容决定。若ALA工艺不导致QF及εox变化，则等式显示了VFB对EOT的线性依赖性，其中截距为φm-φs。因此，一旦VFB、φs、及EOT从C-V量测已知，可以获得TiN层的φm。因此，如图10所示，朝向负电压方向的VFB的偏移是归因于通过ALA处理的TiN功函数的减小。EOT及电容可以从以下等式已知：
Figure BDA0004061376070000182
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Cmax是累积区域中的最大电容。Cox是每单位面积的氧化物电容。因此，EOT可以从C-V量测已知。
图11图示了根据本揭示的一些实施例的具有各个沉积的TiN膜的MOS电容器的平带电压(VFB)与EOT的关系。在图11中，EOT在水平轴上图示，并且VFB在垂直轴上图示。通过将具有SiO2栅极介电层122(参见图1)的各个MOS电容器设计为具有各个厚度并且量测C-V曲线，可以获得VFB对EOT的依赖性。在VFB与EOT之间的线性关系与以上等式非常一致。例如，线性拟合可以应用于数据并且外推到零氧化物厚度。拟合曲线的截距及斜率分别给出φm-φs及QF/εox。由于φs对于MOS电容器是恒定的，可以获得并且在右垂直轴上标记有效金属功函数φm。
在本实施例中，针对其相应氧化物厚度指示数据的分组T1至T5。第一组T1的NMOS装置具有第一氧化物厚度，并且C-V曲线在图10中图示。第二至第五组T2至T5的NMOS装置分别具有第二至第五氧化物厚度，并且量测但未图示C-V曲线。第一至第五氧化物厚度顺序增加。
图12图示了根据本揭示的一些实施例的各个沉积的TiN膜的有效功函数。在图12中，有效功函数(φm)在垂直轴上图示。在图12中可以得出结论，ALA处理可以减小TiN功函数。此外，当ALA处理时间增加时，TiN功函数显著减小。如图6C所示，功函数的减小可以归因于TiN层中的氮浓度的增加。
此外，如图7所示，结晶度可是TiN金属栅极的功函数的变化的另一因素。例如，具有(111)平面及非晶相的TiN晶粒具有第一功函数值(例如，从约4.5eV至约4.8eV)，并且具有(200)平面的TiN晶粒具有小于第一功函数值的第二功函数值(例如，从约2.8eV至约3.1eV)。因此，主导(111)XRD峰可考虑约4.5eV至约4.7eV的高功函数，此在SiO2上沉积的多晶TiN层中通过实验观察到。随着ALA处理时间增加，改进了TiN层的结晶度连同非晶相的抑制。因此，在TiN层中增加(200)晶粒的比例。因此，通过ALA处理时间的增加改进的结晶度亦有助于TiN金属栅极的功函数的减小。
图13至图21B示出了根据本揭示的一些实施例的在形成多栅极装置400中的中间阶段的透视图及横截面图。如本文使用，术语「多栅极装置」用于描述具有在装置的至少一个通道的多个侧上设置的至少一些栅极材料的装置(例如，半导体晶体管)。在一些实例中，多栅极装置可称为具有在装置(例如，多桥通道场效晶体管(MBCFET))的至少一个通道的至少四个侧上设置的栅极材料的GAA装置或纳米薄片装置。通道区域可称为“纳米线”，如本文使用，其包括各种几何形状(例如，圆柱形、棒形)及各种尺寸的通道区域。将理解，可在图13及图21B所示的步骤之前、期间、及之后提供额外步骤，且可以替代或消除下文所描述的一些步骤，用于获得方法的额外实施例。操作/工艺的次序是可互换的。
参考图13，其中一或多个磊晶层在基板上生长，借此在基板410上方形成磊晶堆叠420。在一些实施例中，基板410可包括硅(Si)。或者，基板410可包括锗(Ge)、锗硅(SiGe)、III-V族材料(例如，GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb、及/或GaInAsP、或其组合)或其他适当半导体材料。在一些实施例中，基板410可包括绝缘体上半导体(SOI)结构，诸如埋入介电层。亦或者，基板410可包括埋入介电层，诸如埋入氧化物(BOX)层，诸如通过称为布植氧分离(SIMOX)技术、晶圆结合、选择性磊晶生长(SEG)的方法、或其他适当方法形成的层。
磊晶堆叠420包括通过第二成分的磊晶层424插入的第一成分的磊晶层422。第一及第二成分可以是不同的。在一些实施例中，磊晶层422是SiGe并且磊晶层424是硅(Si)。然而，其他实施例是可能的，包括提供具有不同氧化速率及/或蚀刻选择性的第一成分及第二成分的彼等。在一些实施例中，磊晶层422包括SiGe并且其中磊晶层424包括Si，磊晶层424的Si氧化速率小于磊晶层422的SiGe氧化速率。
磊晶层424或其部分可形成多栅极晶体管的纳米薄片通道。术语纳米薄片本文用于指定具有纳米尺度、或甚至微米尺度的尺寸并且具有细长形状的任何材料部分，而与此部分的横截面形状无关。因此，此术语指定圆形及实质上圆形的横截面的细长材料部分、以及包括例如圆柱形状或实质上矩形横截面的束或棒形材料部分。如在下文更详细描述，磊晶层424可用作后续形成的多栅极装置的通道区域并且基于装置效能考量来选择厚度。通道区域中的磊晶层422可最终移除并且用于定义在后续形成的多栅极装置的相邻通道区域之间的垂直距离，并且基于装置效能考量来选择厚度。由此，磊晶层422亦可称为牺牲层，并且磊晶层424亦可称为通道层。在下文进一步论述使用磊晶层424以定义装置的一或多个通道。
注意到，如图13中示出交替地布置三层磊晶层422及三层磊晶层424，此是仅出于说明目的并且不意欲限制权利要求中具体记载的内容。可以了解到，任何数量的磊晶层可以在磊晶堆叠420中形成；层的数量取决于晶体管的通道区域的期望数量。在一些实施例中，磊晶层424的数量是在2与10之间。
举例而言，堆叠420的层的磊晶生长可通过分子束磊晶(molecular beamepitaxy；MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition；MOCVD)工艺、及/或其他适宜的磊晶生长工艺来执行。在一些实施例中，磊晶生长层(诸如磊晶层424)包括与基板410相同的材料。在一些实施例中，磊晶生长层422及424包括与基板410不同的材料。如上文提及，在至少一些实例中，磊晶层422包括磊晶生长的锗硅(SiGe)层，并且磊晶层424包括磊晶生长的硅(Si)层。或者，在一些实施例中，磊晶层422及424的任一者可包括：其他材料诸如锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。如所论述可基于提供不同氧化及/或蚀刻选择性的性质来选择磊晶层422及424的材料。在一些实施例中，磊晶层422及424实质上无掺杂剂(亦即，具有从约0cm-3至约1×1018cm-3的外来掺杂剂浓度)，其中例如，在磊晶生长工艺期间不执行有意的掺杂。
参考图14。图案化磊晶堆叠420及基板410以形成多个半导体鳍430。在各个实施例中，半导体鳍430的每一者包括从基板410形成的基板部分412及包括磊晶层422及424的磊晶堆叠的磊晶层的每一者的部分。半导体鳍430可使用包括双图案化或多图案化工艺的适宜工艺制造。大体上，双图案化或多图案化工艺结合光微影及自对准的工艺，从而允许产生具有例如与可使用单个、直接光微影工艺获得的间距相比较小的间距的图案。例如，在一些实施例中，牺牲层在基板上方形成并且使用光微影工艺图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。随后移除牺牲层，并且可随后通过蚀刻初始磊晶堆叠420来使用剩余间隔件或心轴来图案化半导体鳍。蚀刻工艺可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching；RIE)、及/或其他适宜工艺。
在图13及图14中示出的所示出实施例中，在形成半导体鳍430之前，硬遮罩(hardmask；HM)层910形成在磊晶堆叠420上方。在一些实施例中，HM层包括氧化物层(例如，可包括SiO2的垫氧化物层)912及在氧化物层上方形成的氮化物层(例如，可包括Si3N4的垫氮化物层)914。氧化物层可用作在磊晶堆叠与氮化物层之间的黏附层并且可用作蚀刻氮化物层的蚀刻终止层。在一些实例中，HM氧化物层包括热生长氧化物、化学气相沉积(CVD)沉积的氧化物、及/或原子层沉积(ALD)沉积的氧化物。在一些实施例中，通过CVD及/或其他适宜技术在HM氧化物层上沉积HM氮化物层。
可随后使用包括光微影及蚀刻过程的适宜工艺制造半导体鳍430。光微影工艺可包括在HM层910上方形成光阻层(未图示)、将光阻剂暴露于图案、执行暴露后烘焙工艺、及显影抗蚀剂以形成包括抗蚀剂的图案化遮罩。图案化遮罩可随后用于保护半导体基板410的区域、及其上形成的层，而蚀刻工艺在未保护的区域中穿过HM层910、穿过磊晶堆叠420形成沟槽402，并且形成到基板410中，借此余留多个延伸鳍430。可使用干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻、及/或其组合来蚀刻沟槽402。亦可使用用于在基板上形成鳍的方法的数个其他实施例，包括例如定义鳍区域(例如，通过遮罩或隔离区域)及磊晶生长呈半导体鳍430的形式的磊晶堆叠420。
参考图15。将浅沟槽隔离(shallow trench isolation；STI)特征442形成为插入半导体鳍430中。举例而言并且不作限制，介电层首先在基板410上方沉积，从而用介电材料填充沟槽402。在一些实施例中，介电层可包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低介电常数介电质、其组合、及/或其他适宜材料。在各个实例中，介电层可通过CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、物理气相沉积(PVD)工艺、及/或其他适宜工艺来沉积。在一些实施例中，在沉积介电层之后，可退火结构，例如，以改进介电层的品质。在一些实施例中，介电层(及后续形成的STI特征442)可包括多层结构，例如，具有一或多个衬垫层。
在形成隔离(STI)特征的一些实施例中，在沉积介电层之后，例如，通过化学机械抛光(chemical mechanical polishing；CMP)工艺薄化并且图案化所沉积的介电材料。在一些实施例中，HM层910用作CMP终止层。将插入鳍430中的STI特征442凹陷，从而提供在STI特征442之上延伸的鳍430。在一些实施例中，凹陷工艺可包括干式蚀刻工艺、湿式蚀刻工艺、及/或其组合。在一些实施例中，控制凹陷深度(例如，通过控制蚀刻时间)以便导致鳍430的暴露的上部的期望高度。在示出的实施例中，期望高度暴露鳍430中的磊晶堆叠420的层的每一者。
牺牲磊晶结构450可在相应鳍430及STI特征442上方。在一些实施例中，牺牲磊晶结构450具有与鳍430中的磊晶层422相同的成分，并且因此具有与鳍430中的磊晶层424不同的成分。由此，可以在以下通道释放步骤中一起移除牺牲磊晶结构450及磊晶层422。举例而言并且不作限制，牺牲磊晶结构450是SiGe。在一些实施例中，牺牲磊晶结构450可是使用一或多个磊晶或磊晶(epi)工艺形成的包覆磊晶结构，使得SiGe特征及/或其他适宜特征可以结晶态在鳍430上形成。磊晶工艺包括CVD沉积技术(例如，气相磊晶(vapor-phaseepitaxy；VPE)及/或超高真空CVD(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶、及/或其他适宜工艺。
介电鳍结构444在STI特征442上方形成并且插入半导体鳍430中。在一些实施例中，保形地形成介电层，并且在沟槽402中填充填充材料。随后执行平坦化(例如，CMP)工艺以移除介电层的过量部分及填充材料以分别在沟槽402中形成介电鳍结构444。因此，介电鳍结构444的每一者包括介电层444a及在介电层444a之上的填充介电鳍444b。在一些实施例中，介电层444a利用ALD工艺或其他适宜工艺来沉积。在一些实施例中，介电层444a及填充介电鳍444b包括氮化硅、氧化硅、氮氧化硅、SiCN、SiCON、SiOC、或其他适宜材料。例如，介电层444a包括氮化硅，并且填充介电鳍444b包括二氧化硅。
介电鳍结构444经构造为限制用于磊晶生长源极/漏极磊晶结构490S/490D(参见图17A)的空间。因此，源极/漏极磊晶结构490S/490D(参见图17A)限定在介电鳍结构444之间。此可以用于产生任何期望大小的源极/漏极磊晶结构490S/490D(参见图17A)，用于减小寄生电容。
在一些实施例中，可通过适宜蚀刻工艺凹陷介电鳍结构444。凹陷的介电鳍结构444可具有实质上与堆叠420的顶表面齐平的顶表面，并且可在最顶部磊晶层424的顶表面与底表面之间的中间位准处。在一些实施例中，随后分别在凹陷的介电鳍结构444上形成介电盖446。在一些实施例中，介电盖446由氮化硅、氮氧化硅、碳化硅、氮碳化硅、或类似者形成。例如，介电盖材料在凹陷的介电鳍结构444之上形成，并且执行平坦化(例如，CMP)工艺以移除介电盖材料的过量部分以形成介电盖446。
参考图16A至图16C。图16B是沿着图16A中的线X-X截取的横截面图。图16C是沿着图16A中的线Y-Y截取的横截面图。形成栅极结构460。在一些实施例中，栅极结构460是后续移除的虚设(牺牲)栅极结构。因此，在使用栅极在后工艺的一些实施例中，栅极结构460是虚设栅极结构并且将在结构的后续处理阶段处由最终栅极结构替代。特定而言，虚设栅极结构460可在稍后处理阶段处通过如下文论述的高介电常数介电层(HK)及金属栅电极(MG)替代。尽管本论述涉及替代栅极工艺，借此形成并且后续替代虚设栅极结构，但其他构造是可能的。
在一些实施例中，虚设栅极结构460在基板410上方形成并且至少部分设置在鳍430上方。可将在虚设栅极结构460之下的鳍430的部分称为通道区域。虚设栅极结构460亦可定义鳍430的源极/漏极区域S/D，例如，邻近通道区域并且在通道区域的相对侧上的鳍430的区域。在一些实施例中，在形成虚设栅极结构460之后，可移除HM层910、最顶层122、及牺牲磊晶结构450的顶部。
在示出的实施例中，虚设栅极介电层462首先形成在鳍430上方。在一些实施例中，虚设栅极介电层462可包括SiO2、氮化硅、高介电常数介电材料及/或其他适宜材料。在各个实例中，虚设栅极介电层462可通过CVD工艺、亚大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或其他适宜工艺来沉积。举例而言，虚设栅极介电层462可用于防止由后续工艺(例如，虚设栅极结构的后续形成)对鳍430的损坏。随后，形成虚设栅电极层464及硬遮罩，此硬遮罩可包括多个层(例如，氧化物层466及氮化物层468)。在一些实施例中，虚设栅极结构460通过各个工艺步骤形成，诸如层沉积、图案化、蚀刻、以及其他适宜的处理步骤。示例性层沉积工艺包括CVD(包括低压CVD及电浆增强CVD两者)、PVD、ALD、热氧化、电子束蒸发、或其他适宜沉积技术、或其组合。在形成栅极结构时，例如，图案化工艺包括微影工艺(例如，光微影或电子束微影)，此微影工艺可进一步包括光阻剂涂布(例如，旋涂涂布)、软烘焙、遮罩对准、暴露、暴露后烘焙、光阻剂显影、冲洗、干燥(例如，旋转干燥及/或硬烘焙)、其他适宜微影技术、及/或其组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如，RIE蚀刻)、湿式蚀刻、及/或其他蚀刻方法。在一些实施例中，虚设栅电极层464可包括多晶硅(多晶硅)。在一些实施例中，硬遮罩包括氧化物层466(诸如可包括SiO2的垫氧化物层)及氮化物层468(诸如可包括Si3N4及/或氮氧化硅的垫氮化物层)。在一些实施例中，在图案化虚设栅电极层464之后，虚设栅极介电层462从鳍430的S/D区域移除。蚀刻工艺可包括湿式蚀刻、干式蚀刻、及/或其组合。蚀刻工艺经选择为选择性蚀刻虚设栅极介电层462，而不实质上蚀刻鳍430、虚设栅电极层464、氧化物层466、及氮化物层468。
栅极侧壁间隔件470形成在虚设栅极结构460的侧壁上形成。在一些实施例中，间隔件材料层在基板上沉积，例如，在虚设栅极结构460的顶部及侧壁上沉积。间隔件材料层可是保形层，随后回蚀该保形层以形成栅极侧壁间隔件。间隔件材料层可包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜、及/或其组合。在一些实施例中，间隔件材料层包括多个层。举例而言，间隔件材料层可通过使用工艺在栅极结构460上方沉积介电材料来形成，此等工艺诸如CVD工艺、亚大气压CVD(subatmospheric CVD；SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺、或其他适宜工艺。各向异性蚀刻工艺随后在沉积的间隔件材料层上执行以暴露未由虚设栅极结构460覆盖的鳍430的部分(例如，在鳍430的源极/漏极区域中)。直接在虚设栅极结构460之上的间隔件材料层的部分可通过此各向异性蚀刻工艺完全移除。在虚设栅极结构460的侧壁上的间隔件材料层的部分可余留，从而形成出于简便性的缘故指示为栅极侧壁间隔件470的栅极侧壁间隔件。注意到，尽管在图16B的横截面图中栅极侧壁间隔件470是多层结构(例如，第一间隔件472及第二间隔件474)，出于简便性的缘故在图16A的透视图中将其等示出为单层结构。
参考图17A及图17B。横向延伸超出栅极侧壁间隔件470(例如，在鳍430的源极/漏极区域中)的半导体鳍430的暴露部分通过使用例如各向异性蚀刻工艺来蚀刻，此各向异性蚀刻工艺使用虚设栅极结构460及栅极侧壁间隔件470作为蚀刻遮罩，从而导致到半导体鳍430中并且在对应虚设栅极结构460之间的凹陷。在各向异性蚀刻之后，归因于各向异性蚀刻，牺牲层422及通道层424的端表面与栅极侧壁间隔件470的相应最外侧壁对准。在一些实施例中，各向异性蚀刻可通过干式化学蚀刻来执行。牺牲层422可进一步横向凹陷，并且内部间隔件480在横向凹陷的牺牲层422的相对端表面上形成。
源极/漏极磊晶结构490S/490D在鳍430中的凹陷中形成。详细而言，源极磊晶结构490S在鳍430的凹陷的源极区域S中形成，并且漏极磊晶结构490D在鳍430的漏极区域D上方形成。源极/漏极磊晶结构490S/490D可通过执行磊晶生长工艺形成，此磊晶生长工艺在鳍430上提供磊晶材料。在磊晶生长工艺期间，虚设栅极结构460及栅极侧壁间隔件470将源极/漏极磊晶结构490S/490D限制为源极/漏极区域S/D。适宜的磊晶工艺包括CVD沉积技术(例如，气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他适宜工艺。磊晶生长工艺可使用气态及/或液体前驱物，此等前驱物与鳍430及通道层424的半导体材料的成分相互作用。
在一些实施例中，源极/漏极磊晶结构490S/490D可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、或其他适宜材料。源极/漏极磊晶结构490S/490D可在磊晶工艺期间通过引入掺杂物质来原位掺杂，此等掺杂物质包括：p型掺杂剂，诸如硼；n型掺杂剂，诸如磷或砷；及/或包括其组合的其他适宜掺杂剂。若源极/漏极磊晶结构490S/490D未经原位掺杂，则执行布植工艺(亦即，界面布植工艺)以掺杂源极/漏极磊晶结构490S/490D。源极/漏极磊晶结构490S/490D可以是针对NMOS掺杂的n型、及针对PMOS掺杂的p型。在一些示例性实施例中，在NFET装置中的源极/漏极磊晶结构490S/490D包括SiP，而在PFET装置中的彼等包括GeSnB及/或SiGeSnB。
在一些实施例中，源极/漏极磊晶结构490S/490D各自包括第一磊晶层492及在第一磊晶层492上方的第二磊晶层494。第一磊晶层492及第二磊晶层494可至少在锗原子百分比(Ge％)或磷浓度(P％)方面是不同的。在一些实施例中，第一磊晶层492可能不仅从鳍430的外表面生长，亦从通道层424的端表面生长。
在一些实施例中，其中源极/漏极磊晶结构490S/490D包括用于形成NFET的SiP，第一SiP层492及第二SiP层494至少在磷浓度(P％)方面是不同的。在某些实施例中，第一SiP层492具有与第二SiP层494相比较低的磷浓度。第一SiP层492中的低磷浓度可有助于减小与鳍430中的未掺杂的Si的肖特基能障(Schottky barrier)。第二SiP层494中的高磷浓度可有助于减小源极/漏极接触电阻。举例而言并且不作限制，第一SiP层492中的磷浓度是在从约5E19 cm-3至约1E21 cm-3的范围中，并且第二SiP层494中的磷浓度是在从约1E21 cm-3至约3E21 cm-3的范围中。在一些实施例中，第二SiP层494可具有梯度磷浓度。例如，第二SiP层494中的磷浓度随着距第一SiP层492的距离增加而增加。
参考图18A及图18B。接触蚀刻终止层(contact etch stop layer；CESL)500及层间介电(interlayer dielectric；ILD)层510在基板410上方顺序形成。在一些实施例中，CESL 500包括氮化硅层、氧化硅层、氮氧化硅层、及/或其他适宜材料。CESL 500可通过电浆增强的化学气相沉积(PECVD)工艺及/或其他适宜沉积或氧化工艺来形成。ILD层510随后在CESL 270上方沉积。在一些实施例中，ILD层510包括材料诸如正硅酸四乙酯(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG))、熔融氧化硅玻璃(fused silicaglass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂的硅玻璃(boron-dopedsilicon glass；BSG)、及/或具有与CESL 500不同的蚀刻选择性的其他适宜介电材料。ILD层510可通过PECVD工艺或其他适宜沉积技术来沉积。
在沉积ILD层510之后，可执行平坦化工艺以移除前侧ILD层510的过量材料。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，此工艺移除在虚设栅极结构460之上的ILD层510及CESL层500的部分并且平坦化结构的顶表面。在一些实施例中，CMP工艺亦移除虚设栅极结构460中的硬遮罩层466及468(如图17A及图17B所示)并且暴露虚设栅电极层464。此外，如图17B及图18B中示出，执行CMP工艺，直到暴露介电盖446的顶表面，因此将单个连续的虚设栅极结构460分为通过介电盖446分离的多个虚设栅极结构460。因此，可以跳过额外栅极切割工艺。
移除虚设栅极结构460，接着移除牺牲层422。在图19A及图19B中示出所得结构。在所示出的实施例中，虚设栅极结构460通过使用选择性蚀刻工艺(例如，选择性干式蚀刻、选择性湿式蚀刻、或其组合)来移除，此选择性蚀刻制以与其蚀刻其他材料(例如，栅极侧壁间隔件470、CESL 500及/或ILD层510)相比较快的蚀刻速率程蚀刻虚设栅极结构460中的材料，因此导致在对应栅极侧壁间隔件470之间的栅极沟槽GT1，其中牺牲层422及牺牲磊晶结构450在栅极沟槽GT1中暴露出。随后，栅极沟槽GT1中的牺牲层422及牺牲磊晶结构450通过使用另一选择性蚀刻工艺来蚀刻，此选择性蚀刻工艺以与其蚀刻通道层424相比较快的蚀刻速率蚀刻牺牲层422及牺牲磊晶结构450，因此在相邻通道层424之间形成开口O1。以此方式，通道层424变成在基板410上方并且在源极/漏极磊晶结构490S/490D之间悬出的纳米薄片。此步骤亦称为通道释放工艺。于此临时处理步骤，在纳米薄片424之间的开口O1可用周围环境条件(例如，空气、氮等)填充。在一些实施例中，纳米薄片424可以互换地称为纳米线、纳米板、及纳米环，取决于其几何形状。例如，在一些其他实施例中，归因于用于完全移除牺牲层422的选择性蚀刻工艺，通道层424可经修整为具有实质上圆角形状(亦即，圆柱形)。在彼情况下，所得通道层424可以称为纳米线。
在一些实施例中，牺牲层422及牺牲磊晶结构450通过使用选择性湿式蚀刻工艺来移除。在一些实施例中，牺牲层422及牺牲磊晶结构450是SiGe，并且通道层424是硅，从而允许选择性移除牺牲层422及牺牲磊晶结构450。在一些实施例中，选择性湿式蚀刻包括APM蚀刻(例如，氢氧化铵-过氧化氢-水混合物)。在一些实施例中，选择性移除包括SiGe氧化接着SiGeOx移除。例如，氧化可通过O3清洁及随后通过蚀刻剂(诸如NH4OH)移除的SiGeOx来提供，此蚀刻剂以与其蚀刻Si相比较快的蚀刻速率选择性蚀刻SiGeOx。此外，因为Si的氧化速率远低于(有时30倍低于)SiGe的氧化速率，通道层424可在通道释放工艺期间保持实质上完整。在一些实施例中，通道释放步骤及横向凹陷牺牲层的先前步骤使用以与蚀刻Si相比较快的蚀刻速率蚀刻SiGe的选择性蚀刻工艺，并且由此在一些实施例中此等两个步骤可使用相同的蚀刻剂化学物质。在此情况下，通道释放步骤的蚀刻时间/时间段与横向凹陷牺牲层的先前步骤的蚀刻时间/时间段相比较长，以便完全移除牺牲SiGe层。
参考图20A及图20B。替代栅极结构520分别在栅极沟槽GT1及开口O1中形成以围绕在栅极沟槽GT1中悬出的纳米薄片424的每一者。栅极结构520可是GAA FET的最终栅极。最终栅极结构可是高介电常数/金属栅极堆叠，然而其他成分是可能的。在一些实施例中，栅极结构520的每一者形成与通过多个纳米薄片424提供的多通道相关联的栅极。例如，高介电常数/金属栅极结构520在通过释放纳米薄片424提供的开口O1内形成(如图19A至图19B中示出)。在各个实施例中，高介电常数/金属栅极结构520包括在纳米薄片424周围形成的介面层522、在介面层522周围形成的高介电常数栅极介电层524、及在高介电常数栅极介电层524周围形成并且填充栅极沟槽GT1的剩余部分的栅极金属层526。形成高介电常数/金属栅极结构520可包括一或多个沉积工艺以形成各种栅极材料，接着CMP工艺以移除过量栅极材料，从而导致高介电常数/金属栅极结构520具有与ILD层510的顶表面齐平的顶表面。如在图20B的横截面图中示出，高介电常数/金属栅极结构520围绕纳米薄片424的每一者，并且因此称为GAA FET的栅极。
在一些实施例中，介面层522是例如通过使用热氧化、化学氧化、湿式氧化、或类似者在栅极沟槽GT1中的半导体材料的暴露表面上形成的氧化硅。因此，将通过栅极沟槽GT1及开口O1暴露的纳米薄片424及基板410的表面部分氧化为氧化硅以形成介面层522。
在一些实施例中，高介电常数栅极介电层524包括介电材料，诸如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3；STO)、氧化钡钛(BaTiO3；BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、类似者、或其组合。高介电常数栅极介电层524可以通过ALD、CVD、PVD、类似者、或其组合来沉积。
在一些实施例中，栅极金属层526包括一或多个金属层。例如，栅极金属层526可包括功函数金属层526a。栅极金属层526中的功函数金属层526a为高介电常数/金属栅极结构520提供适宜的功函数。在一些实施例中，栅极金属层526可进一步包括填充栅极沟槽GT1的剩余部分的填充金属526b。填充金属526b可包括与功函数金属层526a相比较高的导电性或较低的电阻率。在一些实施例中，填充金属526b可示例性地包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他适宜材料。填充金属526b可以通过ALD、CVD、PVD、类似者、或其组合来沉积。在一些其他实施例中，填充金属526b可省去，并且栅极金属层526包括一或多个功函数金属层。
为了减少功率消耗，期望n-MOSFET及p-MOSFET的金属栅极的费米能阶(Fermilevel)分别接近Si的导电带(～4.05eV)及价带(～5.17eV)。换言之，n型MOS装置(NMOS)及p型MOS装置(PMOS)需要不同功函数用于其相应栅极结构。对于NMOS，栅极金属层526可包括n型功函数金属(N金属)层526a。在缺乏ALA处理时，n型功函数金属可示例性包括但不限于铝化钛(TiAl)、铝氮化钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物、及/或其他适宜材料。另一方面，对于PMOS，栅极金属层526可包括p型功函数金属(P金属)层526b。在缺乏ALA处理时，p型功函数金属可示例性包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物、及/或其他适宜材料。可执行一些掺杂及/或后退火处理以调整金属层526a的功函数。
在本揭示的一些实施例中，功函数金属层526a可以通过具有ALA处理(参见图5A至图5F)的ALD工艺的循环来沉积。通过ALA处理，功函数金属层526a的功函数可以经调谐为NMOS及PMOS的期望值。因此，先前提及的p型功函数金属(例如，氮化钛)可以在NMOS装置中使用。例如，TiN功函数金属层526a可以在没有掺杂的情况下沉积，接着在没有后退火功函数金属层526a的情况下沉积填充金属526b。在一些其他实施例中，通过具有ALA处理的ALD工艺形成的功函数金属层526a可进一步掺杂及/或后退火用于进一步调节其功函数。
在一些实施例的进一步方面，氮化钛(TiN)可具有在缺乏ALA处理的情况下适用于PMOS的功函数(例如，从约4.52eV至约4.7eV变化)。在本揭示的一些实施例中，通过ALA处理，氮化钛的功函数可以经调谐为低于4.5eV、4.3eV、并且甚至低于4.2eV。例如，通过ALA处理，氮化钛的功函数可以在从约3.9eV至约4.5eV、从约3.9eV至约4.3eV、从约3.9eV至约4.2eV、或从约3.9eV至约4.1eV的范围中。例如，氮化钛的功函数可在一些实施例中是4.03eV。由此，可以实现具有无掺杂剂的TiN功函数层的NMOS装置。
例如，图21A及图21B中的多栅极装置400可包括半导体基板410、栅极结构520、及n型源极/漏极特征490S/490D。栅极结构520是在半导体基板410的通道区域上方。源极/漏极特征490S/490D是在通道区域的相对侧上。栅极结构520包含栅极介电层522、524、栅极金属526b、及在栅极介电层524与栅极金属526b之间的氮化钛层526a。氮化钛层526a可填充栅极介电层524与栅极金属526b之间的空间。例如，氮化钛层526a的顶表面及底表面与栅极介电层524及栅极金属526b接触。通过ALA处理制造的氮化钛层526b是无掺杂剂的并且可具有在从3.9eV至4.5eV的范围中的功函数。此外，通过ALA处理制造的氮化钛层526b可具有在从43％至55％的范围中的氮原子浓度、小于1％的氧原子浓度、在从5g/cm3至6g/cm3的范围中的密度、及/或在从100μΩ·cm至400μΩ·cm的范围中的电阻率。在一些实施例中，n型源极/漏极特征490S/490D可包括n型半导体材料，诸如硅、碳化硅(SiC)、磷化硅(SiP)。在一些实施例中，n型源极/漏极特征490S/490D可掺杂有n型掺杂剂，诸如磷或砷。
图21A及图21B示出了在栅极金属层526上方形成栅极触点550的横截面图。ILD层540在图20A及图20B的结构上方形成。ILD层540可通过使用与先前论述的ILD层510类似的沉积技术由与ILD层510类似的材料形成，并且因此出于简洁缘故未再次描述。在一些实施例中，在形成ILD层540之前，形成CESL 530。CESL 530可通过使用与先前论述的CESL 500类似的沉积技术由与CESL 500类似的材料形成，并且因此出于简洁缘故未再次描述。触点开口CO使用一或多种蚀刻工艺形成以穿过ILD层540及CESL 530蚀刻。在一些实施例中，触点形成步骤通过使用适宜的沉积技术(例如，CVD、PVD、ALD、类似者或其组合)沉积一或多种金属材料(例如，W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、类似者或其组合)以填充触点开口CO，接着CMP工艺以移除触点开口CO外部的过量金属材料，同时将金属材料余留在触点开口CO中以用作栅极触点550。
图22A至图23B示出了根据本揭示的一些实施例的在形成FinFET装置中的中间阶段的透视图及横截面图。本实施例类似于图13至图21B的实施例，不同之处在于形成FinFET装置。
参考图22A及图22B。提供半导体基板610。图案化基板610以具有鳍630。STI特征642在鳍630周围形成。栅极结构660至少部分在鳍430上方形成。在一些实施例中，栅极结构660是后续移除的虚设(牺牲)栅极结构。栅极结构660可包括虚设栅极介电层662、虚设栅电极层664、及硬遮罩668。栅极侧壁间隔件670在栅极结构660的相对侧上形成。源极/漏极区域690S/690D可在栅极结构660的相对侧上形成并且通过栅极侧壁间隔件670与栅极结构660间隔开。在一些实施例中，源极/漏极区域690S/690D可以是鳍630中的掺杂区域或鳍630上方的源极/漏极磊晶结构。源极/漏极区域690S/690D可以是针对NMOS掺杂的n型、及针对PMOS掺杂的P型。
半导体基板610、鳍630、STI特征642、栅极结构660(例如，栅极介电层662、栅电极层664、及硬遮罩668)、栅极侧壁间隔件670、及源极/漏极区域690S/690D的其他细节类似于在图13至图21B的实施例中的基板410、鳍430、STI特征442、栅极结构460(例如，栅极介电层462、栅电极层464、及硬遮罩)、栅极侧壁间隔件670、及源极/漏极磊晶结构490S/490D，并且由此本文不再重复。
参考图23A及图23B。移除虚设栅极结构660且在栅极侧壁间隔件670之间余留栅极沟槽，并且替代栅极结构720在栅极沟槽中形成。替代栅极结构720可是高介电常数/金属栅极堆叠。在一些实施例中，替代栅极结构720可包括介面层722、高介电常数栅极介电层724、及栅极金属层726，其中栅极金属层726可包括功函数金属层726a及填充金属726b。
如先前提及，在本揭示的一些实施例中，功函数金属层726a可以通过具有ALA处理(参见图5A至图5F)的ALD工艺的循环沉积。通过ALA处理，功函数金属层726a的功函数可以在没有掺杂及后退火处理的情况下调谐为NMOS及PMOS的期望值。例如，可以实现具有TiN功函数层的NMOS装置。
栅极结构720(例如，介面层722、高介电常数栅极介电层724、功函数金属层726a、及填充金属726b)的其他细节类似于图13至图21B的实施例中的栅极结构520(例如，介面层522、高介电常数栅极介电层524、功函数金属层526a、及填充金属526b)的细节，并且由此本文不再重复。
图24至图25示出了根据本揭示的一些实施例的在形成平面装置中的中间阶段的透视图及横截面图。本实施例类似于图22A至图23B的实施例，不同之处在于形成平面装置。
参考图24。提供半导体基板810。STI特征842在半导体基板810的通道区域周围形成。栅极结构860至少部分在通道区域上方形成。在一些实施例中，栅极结构860是后续移除的虚设(牺牲)栅极结构。栅极结构860可包括虚设栅极介电层862、虚设栅电极层864、及硬遮罩868。栅极侧壁间隔件870在栅极结构860的相对侧上形成。源极/漏极区域890S/890D可在栅极结构860的相对侧上形成并且通过栅极侧壁间隔件870与栅极结构860间隔开。在一些实施例中，源极/漏极区域890S/890D可以是基板810中的掺杂区域或基板810上方的源极/漏极磊晶结构。源极/漏极区域890S/890D可以是针对NMOS掺杂的n型、及针对PMOS掺杂的P型。
半导体基板810、STI特征842、栅极结构860(例如，栅极介电层862、栅电极层864、及硬遮罩868)、栅极侧壁间隔件870、及源极/漏极区域890S/890D的其他细节类似于在图13至图21B的实施例中的基板410、STI特征442、栅极结构460(例如，栅极介电层462、栅电极层464、及硬遮罩)、栅极侧壁间隔件670、及源极/漏极磊晶结构490S/490D，并且由此本文不再重复。
参考图25。移除虚设栅极结构860且在栅极侧壁间隔件870之间余留栅极沟槽，并且替代栅极结构920在栅极沟槽中形成。替代栅极结构920可是高介电常数/金属栅极堆叠。在一些实施例中，替代栅极结构920可包括介面层922、高介电常数栅极介电层924、栅极金属层926，其中栅极金属层926可包括功函数金属层926a及填充金属926b。
如先前提及，在本揭示的一些实施例中，功函数金属层926a可以通过具有ALA处理(参见图5A至图5F)的ALD工艺的循环沉积。通过ALA处理，功函数金属层926a的功函数可以在没有掺杂及后退火处理的情况下调谐为NMOS及PMOS的期望值。例如，可以实现具有TiN功函数层的NMOS装置。
栅极结构920(例如，介面层922、高介电常数栅极介电层924、功函数金属层926a、及填充金属726b)的其他细节类似于图13至图21B的实施例中的栅极结构520(例如，介面层522、高介电常数栅极介电层524、功函数金属层526a、及填充金属526b)的细节，并且由此本文不再重复。
基于以上论述，可以看到本揭示向高介电常数金属栅极(High-k Metal Gate；HKMG)装置提供优点。然而，将理解，其他实施例可提供额外优点，并且在本文中并非必须揭示所有优点，并且所有实施例并非需要特定优点。一个优点是TiN薄膜的功函数及材料性质可以通过将电浆处理整合到ALD工艺中来在低温(例如，低于约400℃，诸如约300℃)下有效地调节，其中电浆处理可以在ALD工艺中引起原子层退火(ALA)。另一优点是金属栅极的功函数可以在没有掺杂及后退火处理的情况下调节。又一优点是ALA处理可以与非常大规模整合(very-large-scale integration；VLSI)工艺良好整合。又一优点是ALA处理的电浆能量可以通过基板偏压及上部腔室电浆来控制，借此直接影响ALD生长工艺。
根据本揭示的一些实施例，提供了一种用于制造半导体装置的方法。方法包括：在半导体基板上方沉积栅极介电层；通过原子层沉积(ALD)工艺在栅极介电层上方沉积功函数层，其中功函数层包含金属元素及非金属元素，并且ALD工艺包含多个循环。循环的每一者包含：将包含金属元素的前驱物气体引入腔室以在腔室中的半导体基板上形成前驱物表面层；从腔室吹净掉前驱物气体的剩余部分；使用包含非金属元素的反应性气体电浆执行反应性气体电浆处理以将前驱物表面层转化为功函数层的单层；从腔室吹净掉反应性气体电浆的剩余部分；以及在腔室中执行惰性气体电浆处理。
于部分实施例中，在从该腔室吹净掉该反应性气体电浆的该剩余部分之后，执行该第一惰性气体电浆处理。
于部分实施例中，该ALD工艺的所述多个循环的每一者包含在从该腔室吹净掉该前驱物气体的该剩余部分之后并且在执行该反应性气体电浆处理之前，执行一第二惰性气体电浆处理。
于部分实施例中，在从该腔室吹净掉该前驱物气体的该剩余部分之后并且在执行该反应性气体电浆处理之前，执行该第一惰性气体电浆处理。
于部分实施例中，该第一惰性气体电浆处理是在没有该非金属元素的情况下执行。
于部分实施例中，该金属元素及该非金属元素分别是钛及氮。
于部分实施例中，通过偏压该半导体基板来执行该第一惰性气体电浆处理。
于部分实施例中，通过使用一远端腔室电浆源来执行该第一惰性气体电浆处理。
于部分实施例中，方法进一步包含直接在该功函数层上方沉积一栅极金属，其中该功函数层是一无掺杂剂的金属氮化物层，并且该栅极介电层、该功函数层、及该栅极金属形成一栅极结构；以及在该栅极结构的相对侧上，形成n型源极/漏极特征。
根据本揭示的一些实施例，提供了一种用于制造半导体装置的方法。方法包括：在半导体基板上方沉积栅极介电层；通过原子层沉积(ALD)工艺在栅极介电层上方沉积氮化钛层。ALD工艺包含至少第一循环，包含：将半导体基板暴露于含金属前驱物；在将半导体基板暴露于含金属前驱物之后将半导体基板暴露于含氮电浆；以及将半导体基板暴露于惰性气体电浆。
于部分实施例中，将该半导体基板暴露于该惰性气体电浆是在一ALD腔室中执行，且该ALD腔室中没有氮。
于部分实施例中，该循环进一步包含在将该半导体基板暴露于该惰性气体电浆之前，吹净该ALD腔室。
于部分实施例中，将该半导体基板暴露于该惰性气体电浆是于在将该半导体基板暴露于该含金属前驱物与将该半导体基板暴露于该含氮电浆之间执行。
于部分实施例中，将该半导体基板暴露于该惰性气体电浆是在将该半导体基板暴露于该含氮电浆之后执行。
于部分实施例中，该沉积的金属氮化物层是无掺杂剂的并且具有在从3.9eV至4.5eV的一范围中的一功函数。
根据本揭示的一些实施例，一种半导体装置包括半导体基板、栅极结构、及源极/漏极特征。栅极结构是在半导体基板的通道区域上方，其中栅极结构包含栅极介电层、栅极金属、及在栅极介电层与栅极金属之间的金属氮化物层，并且金属氮化物层是无掺杂剂的并且具有小于4.5eV的功函数。n型掺杂的源极/漏极特征是在通道区域的相对侧上。
于部分实施例中，该金属氮化物层的顶表面及底表面分别与该栅极介电层及该栅极金属接触。
于部分实施例中，该金属氮化物层的一氮原子浓度是在从43％至55％的一范围中，并且该金属氮化物层的一氧原子浓度小于1％。
于部分实施例中，该金属氮化物层的一密度是在从5g/cm3至6g/cm3的一范围中。
于部分实施例中，该金属氮化物层是一氮化钛层。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他工艺及结构的基础，以便执行本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、取代及更改。

Claims (10)

1.一种用于制造一半导体装置的方法，其特征在于，包含：
在一半导体基板上方，沉积一栅极介电层；以及
通过一原子层沉积(ALD)工艺，在该栅极介电层上方沉积一功函数层，其中该功函数层包含一金属元素及一非金属元素，并且该ALD工艺包含多个循环，并且所述多个循环的每一者包含：
将包含该金属元素的一前驱物气体引入一腔室，以在该腔室中的该半导体基板上形成一前驱物表面层；
从该腔室吹净掉该前驱物气体的一剩余部分；
使用包含该非金属元素的一反应性气体电浆，执行一反应性气体电浆处理，以将该前驱物表面层转化为该功函数层的一单层；
从该腔室吹净掉该反应性气体电浆的一剩余部分；以及
在该腔室中执行一第一惰性气体电浆处理。
2.如权利要求1所述的方法，其特征在于，其中在从该腔室吹净掉该反应性气体电浆的该剩余部分之后，执行该第一惰性气体电浆处理。
3.如权利要求2所述的方法，其特征在于，其中该ALD工艺的所述多个循环的每一者包含：
在从该腔室吹净掉该前驱物气体的该剩余部分之后并且在执行该反应性气体电浆处理之前，执行一第二惰性气体电浆处理。
4.如权利要求1所述的方法，其特征在于，进一步包含：
直接在该功函数层上方沉积一栅极金属，其中该功函数层是一无掺杂剂的金属氮化物层，并且该栅极介电层、该功函数层、及该栅极金属形成一栅极结构；以及
在该栅极结构的相对侧上，形成n型源极/漏极特征。
5.一种用于制造一半导体装置的方法，其特征在于，包含：
在一半导体基板上方，沉积一栅极介电层；
通过一原子层沉积(ALD)工艺，在该栅极介电层上方沉积一金属氮化物层，并且该ALD工艺包含至少一循环，包含：
将该半导体基板暴露于一含金属前驱物；
在将该半导体基板暴露于该含金属前驱物之后，将该半导体基板暴露于一含氮电浆；以及
将该半导体基板暴露于一惰性气体电浆。
6.如权利要求5所述的方法，其特征在于，其中将该半导体基板暴露于该惰性气体电浆是在一ALD腔室中执行，且该ALD腔室中没有氮。
7.如权利要求6所述的方法，其特征在于，其中该循环进一步包含：
在将该半导体基板暴露于该惰性气体电浆之前，吹净该ALD腔室。
8.一种半导体装置，其特征在于，包含：
一半导体基板；
一栅极结构，在该半导体基板的一通道区域上方，其中该栅极结构包含一栅极介电层、一栅极金属、及在该栅极介电层与该栅极金属之间的一金属氮化物层，且该金属氮化物层是无掺杂剂的且具有小于4.5eV的一功函数；以及
n型掺杂的源极/漏极特征，在该通道区域的相对侧上。
9.如权利要求8所述的半导体装置，其特征在于，其中该金属氮化物层的一氮原子浓度是在从43％至55％的一范围中，并且该金属氮化物层的一氧原子浓度小于1％。
10.如权利要求8所述的半导体装置，其特征在于，其中该金属氮化物层的一密度是在从5g/cm3至6g/cm3的一范围中。
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