TW202017012A - 半導體元件的製造方法 - Google Patents

半導體元件的製造方法 Download PDF

Info

Publication number
TW202017012A
TW202017012A TW108126227A TW108126227A TW202017012A TW 202017012 A TW202017012 A TW 202017012A TW 108126227 A TW108126227 A TW 108126227A TW 108126227 A TW108126227 A TW 108126227A TW 202017012 A TW202017012 A TW 202017012A
Authority
TW
Taiwan
Prior art keywords
layer
spacer
spacer layer
residue
sacrificial
Prior art date
Application number
TW108126227A
Other languages
English (en)
Inventor
賴柏宇
李凱璿
李威養
楊豐誠
陳燕銘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202017012A publication Critical patent/TW202017012A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種方法包括以下步驟。在半導體基板上方形成閘極堆疊。在閘極堆疊的側壁上形成第一間隔層。在第一間隔層上方形成犧牲間隔膜。在半導體基板上形成磊晶結構。在犧牲間隔膜上執行蝕刻製程以在第一間隔層與磊晶結構之間形成間隙。犧牲間隔膜的外部具有與在執行蝕刻製程之後犧牲間隔膜的內部相比較高的最頂端。方法進一步包括形成第二間隔層以密封在磊晶結構與第一間隔層之間的間隙。

Description

半導體元件的製造方法
本揭露是關於半導體元件的製造方法。
半導體積體電路材料及設計的技術進展已產生數代半導體積體電路，其中與前代相比，每代具有更小且更複雜的電路。在半導體積體電路發展過程中，功能密度(亦即，單位晶片面積互連裝置之數量)大體已增加而幾何大小(亦即，可以使用製造製程產生之最小部件(或接線))已減小。此縮小過程通常藉由增加生產效率並降低相關成本來提供益處。
在一些實施例中，一種半導體元件之製造方法，包括以下步驟。在半導體基板上方形成閘極堆疊。在閘極堆疊的側壁上形成第一間隔層。在第一間隔層上方形成犧牲間隔膜，犧牲間隔膜具有最遠離第一間隔層的外部以及最靠近第一間隔層的內部。在半導體基板上形成磊晶結構。在犧牲間隔膜上執行蝕刻製程以在第一間隔層與磊晶結構之 間形成間隙，在蝕刻製程中的犧牲間隔膜的外部的蝕刻速率與在蝕刻製程中的犧牲間隔膜的內部的蝕刻速率相比較慢。形成第二間隔層以密封間隙。
12‧‧‧基板
14‧‧‧隔離區域
100‧‧‧第一元件區域
102‧‧‧半導體條帶
104‧‧‧突出鰭
104r‧‧‧凹陷
105‧‧‧p阱區域
106‧‧‧虛設閘極堆疊
108‧‧‧閘極介電層
110‧‧‧虛設閘電極
200‧‧‧第二元件區域
202‧‧‧半導體條帶
204‧‧‧突出鰭
204r‧‧‧凹陷
205‧‧‧n阱區域
206‧‧‧虛設閘極堆疊
208‧‧‧閘極介電層
210‧‧‧虛設閘電極
212‧‧‧底部遮罩
214‧‧‧頂部遮罩
310‧‧‧第一間隔層
311h‧‧‧實質上水平部分
311v‧‧‧實質上垂直部分
312‧‧‧第一間隔層
312h‧‧‧水平部分
312v‧‧‧垂直部分
320‧‧‧犧牲間隔膜
322‧‧‧犧牲間隔膜
322'‧‧‧犧牲間隔膜
332'‧‧‧內虛設間隔層
330‧‧‧內虛設間隔層
332‧‧‧內虛設間隔層
332"‧‧‧殘留物
332t‧‧‧最頂端
340‧‧‧外虛設間隔層
342‧‧‧外虛設間隔層
342'‧‧‧外虛設間隔層
342"‧‧‧殘留物
342t‧‧‧最頂端
351‧‧‧閘極間隔物
352‧‧‧閘極間隔物
360‧‧‧犧牲間隔膜
361‧‧‧犧牲間隔膜
370‧‧‧內虛設間隔層
371‧‧‧剩餘部分
371'‧‧‧殘留物
380‧‧‧外虛設間隔層
381‧‧‧剩餘部分
381'‧‧‧殘留物
390‧‧‧第二間隔層
391‧‧‧第二間隔層
392‧‧‧第二間隔層
410‧‧‧磊晶結構
410r‧‧‧凹陷
412‧‧‧磊晶結構
420‧‧‧p型磊晶結構
501‧‧‧第一閘極堆疊
510‧‧‧層間介電層
511‧‧‧閘極介電層
512‧‧‧閘極介電層
521‧‧‧功函數導體
522‧‧‧功函數導體
531‧‧‧填充導體
532‧‧‧填充導體
620‧‧‧梯度層/梯度氮化矽層
622‧‧‧梯度氮化矽層
622'‧‧‧梯度層
660‧‧‧梯度層
661‧‧‧梯度氮化矽層
661'‧‧‧殘留物
720‧‧‧犧牲間隔膜
722‧‧‧圖案化的犧牲間隔膜
722'‧‧‧摻雜的犧牲間隔膜
730‧‧‧輕摻雜的間隔部分
732‧‧‧圖案化的輕摻雜的間隔部分
732'‧‧‧輕摻雜的間隔部分
732"‧‧‧殘留物
740‧‧‧重摻雜的間隔部分
742‧‧‧圖案化的重摻雜的間隔部分
742'‧‧‧重摻雜的間隔部分
742"‧‧‧殘留物
760‧‧‧摻雜的犧牲間隔膜
761‧‧‧摻雜的犧牲間隔膜
770‧‧‧輕摻雜的間隔部分
771‧‧‧輕摻雜的間隔部分
771'‧‧‧殘留物
780‧‧‧重摻雜的間隔部分
781‧‧‧重摻雜的間隔部分
781'‧‧‧殘留物
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S14‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S17‧‧‧步驟
S18‧‧‧步驟
S19‧‧‧步驟
S20‧‧‧步驟
S21‧‧‧步驟
S22‧‧‧步驟
S23‧‧‧步驟
S24‧‧‧步驟
S25‧‧‧步驟
S26‧‧‧步驟
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1圖、第2圖及第3A圖繪示根據一些實施例的電晶體形成中的中間階段的透視圖。
第3B圖至第15圖繪示根據一些實施例的電晶體形成中的中間階段的橫截面圖。
第16A圖及第16B圖繪示根據一些實施例的用於形成電晶體的製程的流程圖。
第17圖至第23圖繪示根據一些實施例的電晶體形成中的中間階段的橫截面圖。
第24圖至第33圖繪示根據一些實施例的電晶體形成中的中間階段的橫截面圖。
第34圖至第39圖繪示根據本揭露的一些實施例的半導體元件的橫截面圖。
以下揭示內容提供許多不同實施例或實例，以便實施本揭露的不同特徵。下文描述部件及佈置之具體實例以簡化本揭露。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了附圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
根據各個示例性實施例提供了電晶體及其形成方法。根據一些實施例繪示形成電晶體的中間階段。論述了一些實施例的一些變化。在各個視圖及說明性實施例中，相同元件符號用於指代相同元件。在所示出的示例性實施例中，形成鰭式場效電晶體(Fin Field-Effect Transistor； FinFET)用作說明本揭露的概念的實例。平面電晶體亦可採用本揭露的實施例。
第1圖至第15圖繪示根據本揭露的一些實施例的電晶體形成中的中間階段的透視圖及橫截面圖。第1圖至第15圖所示的步驟亦在第16A圖及第16B圖所示的流程圖中示意性反映。所形成的電晶體包括根據一些示例性實施例的p型電晶體(諸如p型FinFET)及n型電晶體(諸如n型FinFET)。在各個視圖及說明性實施例中，相同元件符號用於指代相同元件。應理解，額外操作可以在第1圖至第15圖所示的製程之前、期間、及之後提供，且下文所描述的一些操作可針對本方法的額外實施例替代或消除。操作/製程的次序係可互換的。
第1圖示出初始結構的透視圖。初始結構包括晶圓W，此晶圓進一步包括基板12。基板12可為半導體基板，此半導體基板可為矽基板、鍺矽基板、或由其他半導體材料形成的基板。根據本揭露的一些實施例，基板12包括塊狀矽基板及在塊狀矽基板上方的磊晶鍺矽(SiGe)層或鍺層(其中不具有矽)。基板12可由p型或n型雜質摻雜。可形成隔離區域14(諸如淺溝槽隔離(shallow trench isolation；STI)區域)以延伸到基板12中。基板12在相鄰淺溝槽隔離區域14之間的部分被稱為半導體條帶102及202，此等半導體條帶分別在第一元件區域100及第二元件區域200中。第一元件區域100是n型電晶體區域，其中將形成一或多個n型電晶體，諸如一或多個n型FinFET。第二元 件區域200是p型電晶體區域，其中將形成一或多個p型電晶體，諸如一或多個p型FinFET。因此，元件區域100可以被稱為NFET(n型場效電晶體)區域，並且元件區域200可以被稱為PFET(p型場效電晶體)區域。
淺溝槽隔離區域14可包括襯墊氧化物(未圖示)。襯墊氧化物可由熱氧化物形成，此熱氧化物經由熱氧化基板12的表面層來形成。襯墊氧化物亦可為使用例如原子層沉積(Atomic Layer Deposition；ALD)、高密度電漿化學氣相沉積(High-Density Plasma Chemical Vapor Deposition；HDPCVD)、或化學氣相沉積(Chemical Vapor Deposition；CVD)形成的所沉積氧化矽層。淺溝槽隔離區域14亦可包括在襯墊氧化物上方的介電材料，並且介電材料可使用可流動化學氣相沉積(flowable chemical vapor deposition；FCVD)、旋轉塗佈、或類似者形成。
參見第2圖，凹陷淺溝槽隔離區域14，使得半導體條帶102及202的頂部突出高於相鄰淺溝槽隔離區域14的頂表面以形成突出鰭104及204。相應步驟在第16A圖所示的流程圖中示出為步驟S11。蝕刻可使用乾式蝕刻製程來執行，其中NH3及NF3用作蝕刻氣體。在蝕刻製程期間，可產生電漿。亦可包括氬。根據本揭露的替代實施例，淺溝槽隔離區域14的凹陷使用濕式蝕刻製程來執行。例如，蝕刻化學試劑可包括稀釋的HF。
在上文示出的示例性實施例中，鰭可藉由任何適宜方法來圖案化。例如，鰭可使用一或多個光微影製程(包 括雙圖案化或多圖案化製程)來圖案化。大體上，雙圖案化或多圖案化製程結合光微影及自對準製程，從而允許產生具有例如與可使用單個、直接光微影製程獲得的間距相比較小的間距的圖案。例如，在一個實施例中，犧牲層在基板上方形成並且使用光微影製程圖案化。間隔物使用自對準製程在圖案化之犧牲層旁邊形成。隨後移除犧牲層，並且可隨後使用剩餘間隔物或心軸來圖案化鰭。
突起鰭104及204的材料亦可用與基板12的材料不同的材料替代。例如，突起鰭104可由Si、SiP、SiC、SiPC、或III-V族化合物半導體(諸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或類似者)形成。突起鰭204可由Si、SiGe、SiGeB、Ge、或III-V族化合物半導體(諸如InSb、GaSb、InGaSb、或類似者)形成。
參見第3A圖，虛設閘極堆疊106及206分別在突起鰭104及204的頂表面及側壁上形成。相應步驟在第16A圖所示的流程圖中示出為步驟S12。形成虛設閘極堆疊106及206包括按順序跨鰭104及204沉積閘極介電層及虛設閘電極層，接著圖案化閘極介電層及虛設閘電極層。所得虛設閘極堆疊106包括閘極介電層108及閘極介電層108上方的虛設閘電極110。類似地，虛設閘極堆疊206包括閘極介電層208及虛設閘極介電層206上方的虛設閘電極210。閘極介電層108及208可以係任何可接受的介電層，諸如氧化矽、氮化矽、類似者、或其組合，並且可使用任何可接受的製程形成，諸如熱氧化、旋轉製程、化學氣相沉積、或類 似者。虛設閘電極110及210可以係任何可接受的電極層，諸如包含多晶矽、金屬、類似者、或其組合。閘電極層可以藉由任何可接受的沉積製程來沉積，沉積製程諸如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或類似者。虛設閘極堆疊106及206中的每一個分別跨過單個或複數個突起鰭104及204。虛設閘極堆疊106及206可具有分別與相應突起鰭104及204的縱向垂直的縱向。
遮罩圖案可在虛設閘電極層上方形成以輔助圖案化。在一些實施例中，硬遮罩圖案包括在多晶矽的毯覆層上方的底部遮罩112及212以及在相應底部遮罩112及212上方的頂部遮罩114及214。硬遮罩圖案由一或多層SiO2、SiCN、SiON、Al2O3、SiN、或其他適宜材料製成。在某些實施例中，底部遮罩112及212包括氮化矽，並且頂部遮罩114及214包括氧化矽。藉由使用遮罩圖案作為蝕刻遮罩，將虛設電極層圖案化為虛設閘電極110及210，並且將毯覆閘極介電層圖案化為閘極介電層108及208。
第3B圖繪示根據一些實施例的元件區域100及200的橫截面圖。橫截面圖結合從第3A圖中含有線B-B的垂直平面獲得的橫截面圖及從第3A圖中含有線C-C的垂直平面獲得的橫截面圖，其中一或多個淺溝槽隔離區域14分開元件區域100及200。示意性示出突起鰭104及204。此外，可形成p阱區域105及n阱區域205以分別延伸到突起鰭104及204中。p阱區域105及n阱區域205亦可延伸到低於突起鰭104及204的半導體基板12的主體部分中。除非另外聲 明，在隨後圖中的橫截面圖亦可從與第3A圖所示的垂直平面相同的平面獲得，此等平面分別含有線B-B及C-C。
接下來，如第4圖所示，第一間隔層310形成為毯覆層以覆蓋晶圓W。相應步驟亦在第16A圖所示的流程圖中示出為步驟S13。在一些實施例中，第一間隔層310可包括氧化矽、氮化矽、氮氧化矽、碳化矽、氮碳化矽、氮碳氧化矽、碳氧化矽、多孔介電材料、氫摻雜之碳氧化矽(SiOC：H)、低介電常數介電材料或其他適宜介電材料。第一間隔層310可使用例如化學氣相沉積、原子層沉積、物理氣相沉積或其他適宜沉積技術形成。由於毯覆式沉積的沉積，第一間隔層310包括分別在n型場效電晶體區域100及p型場效電晶體區域200中的不同部分。在一些實施例中，第一間隔層310係無氮介電層，以便在執行以蝕刻氮化矽的後續蝕刻製程期間保持實質上完整，此後續蝕刻製程將在後文更詳細描述。例如，第一間隔層310可包括氧化矽、碳化矽、碳氧化矽、或其他適宜的無氮介電材料。
如第5圖所示，隨後毯覆式形成犧牲間隔膜320以覆蓋第一間隔層310。相應步驟在第16A圖所示的流程圖中示出為步驟S14。犧牲間隔膜320係雙層膜，此雙層膜包括在第一間隔層310上方的內虛設間隔層330以及在內虛設間隔層330上方的外虛設間隔層340。內虛設間隔層330及外虛設間隔層340具有不同的蝕刻選擇性。例如，內虛設間隔層330及外虛設間隔層340均係基於氮化物的介電層，但具有可導致不同的蝕刻選擇性的不同氮原子百分比及/或不 同密度。在一些特定實施例中，內虛設間隔層330及外虛設間隔層340包括氮化矽，但具有不同的矽與氮比率及/或不同密度。在本揭露中的矽與氮比率係矽原子數量與氮原子數量的原子比率。Si/N比率差及/或密度差與在內虛設間隔層330與外虛設間隔層340之間的不同蝕刻選擇性相關聯，這繼而將促進後續蝕刻製程，此後續蝕刻製程以與其蝕刻外虛設間隔層340相比較快的蝕刻速率來蝕刻內虛設間隔層330，此後續蝕刻製程將在下文更詳細描述。
在一些實施例中，內虛設間隔層330係使用例如物理氣相沉積、化學氣相沉積、原子層沉積、熱化學氣相沉積(thermal CVD；TCVD)、電漿增強化學氣相沉積或其他適宜沉積技術形成的低溫氮化矽層，並且外虛設間隔層340係在與形成內虛設間隔層330的溫度相比較高的溫度下使用例如物理氣相沉積、化學氣相沉積、原子層沉積、熱化學氣相沉積、電漿增強化學氣相沉積、或其他適宜沉積技術形成的高溫氮化矽層。在形成內虛設間隔層330與外虛設間隔層340之間的溫度差導致在內虛設間隔層330與外虛設間隔層340之間的不同Si/N比率。更特定地，低溫氮化矽層330具有與高溫氮化矽層340相比較低的Si/N比率，因此導致在低溫氮化矽層330與高溫氮化矽層340之間的不同蝕刻選擇性。
在其中內虛設間隔層330係低溫氮化矽層之一些實施例中，內虛設間隔層330可以藉由熱化學氣相沉積製程來沉積。在熱化學氣相沉積製程中，包含含矽前驅物氣體 及含氮前驅物氣體的處理氣體混合物在從約400℃至低於沉積高溫氮化矽層340的溫度達約50℃的溫度的範圍中的低溫下在CVD腔室中熱分解。若形成內虛設間隔層330的溫度不低於形成高溫氮化矽層340的溫度達約50℃，則對於後續的選擇性蝕刻製程而言，在層330與340之間的蝕刻選擇性可能係不令人滿意地低的。若形成內虛設間隔層330的溫度低於約400℃，則內虛設間隔層330的沉積速率可能係不令人滿意地低的。
在一些實施例中，含矽前驅物氣體具有弱矽矽單鍵(亦即，Si-Si單鍵)以使分子能夠在低溫下容易地分解。可選地，含矽前驅物氣體可具有鍵接到具有弱單鍵的每個矽原子的氯(Cl)原子及/或氮(N)原子。亦即，矽前驅物氣體可視情況具有接續弱Si-Si單鍵的Si-Cl官能基及/或Si-B官能基，因此導致改進的階梯覆蓋。含矽前驅物氣體包括，例如，SiH4、二矽烷、六氯二矽烷(HCD或Si2Cl6)以及有機含矽氣體，諸如1,2-二乙基-四(二乙基胺基)二矽烷、1,2-二氯-四(二乙基胺基)二矽烷、六(N-吡咯烷基)二矽烷、及其他氯化或非氯化烷基胺基二或單矽烷R2N-Si(R′2)-Six(R′2)y-NR2(x=y=0或1；R、R’=Cl、或甲基、或乙基、或異丙基、或其他烷基、或另一烷基胺基、或含有N的環狀基團、或矽烷基團的任何組合)。在一些實施例中，含氮前驅物氣體具有弱氮氮單鍵(亦即，N-N單鍵)以使氮源氣體能夠在低溫下容易地分解。例如，含氮前驅物氣體包括氨(NH3)或N2H4、組合或類似者。
在其中外虛設間隔層340係高溫氮化矽層之一些實施例中，外虛設間隔層340可以藉由熱化學氣相沉積製程在與形成內虛設間隔層330的溫度相比較高的溫度下沉積。在此熱化學氣相沉積製程中，包含含矽前驅物氣體及含氮前驅物氣體的處理氣體混合物在從高於形成內虛設間隔層330的溫度達約50℃的溫度至約800℃的範圍中的高溫下在CVD腔室中熱分解。若形成外虛設間隔層340的溫度高於約800℃，則半導體材料(例如，SiGe鰭204)可能重熔。若形成外虛設間隔層340的溫度不高於形成內虛設間隔層330的溫度達約50℃，則對於後續的選擇性蝕刻製程而言，在層330與340之間的蝕刻選擇性可能係不令人滿意地低的。在一些實施例中，在高溫熱化學氣相沉積製程中使用的含矽前驅物氣體及含氮前驅物氣體可能與在形成內層330的低溫熱化學氣相沉積製程中使用的前驅物氣體相同。
由於如上文論述的溫度差，內虛設間隔層330具有與外虛設間隔層340的Si/N比率相比較低的Si/N比率。例如，內虛設間隔層330的Si/N比率係在從約0.5至約0.9的範圍中，並且外虛設間隔層330的Si/N比率係在從約1.0至約1.5的範圍中。此外，在形成內虛設間隔層330與形成外虛設間隔層340之間的溫度差亦導致在內虛設間隔層330與外虛設間隔層340之間的不同密度。更詳細而言，內虛設間隔層330具有與外虛設間隔層340的密度相比較低的密度。例如，內虛設間隔層330的密度係在從約2.65g/cm3 至約2.73g/cm3的範圍中，並且外虛設間隔層340的密度係在從約2.81g/cm3至約2.89g/cm3的範圍中。
觀察到，氮化矽層的Si/N比率(及/或密度)越高，在使用磷酸(H3PO4)作為蝕刻劑的濕式蝕刻製程中氮化矽層的蝕刻速率越慢。例如，當在磷酸中浸泡時，具有在從約1.0至約1.5的範圍中的Si/N比率及/或在從約2.81g/cm3至約2.89g/cm3的範圍中的密度的外虛設間隔層340具有在從約57.3埃/分鐘至約67.3埃/分鐘的範圍中的蝕刻速率。相比之下，當在磷酸中浸泡時，具有在從約0.5至約0.9的範圍中的Si/N比率及/或在從約2.65g/cm3至約2.73g/cm3的範圍中的密度的內虛設間隔層330具有在從約120埃/分鐘至約130埃/分鐘的範圍中的蝕刻速率。因此，磷酸可以在一或多個後續蝕刻製程中用作蝕刻劑，此蝕刻劑以與蝕刻外虛設間隔層340相比較快的蝕刻速率選擇性地蝕刻內虛設間隔層330。
第6圖繪示在p型場效電晶體區域200中圖案化第一間隔層310及犧牲間隔膜320。首先，應用並圖案化光阻劑PR1(例如，單層光阻劑或三層光阻劑)以覆蓋n型場效電晶體區域100並使p型場效電晶體區域200未被覆蓋。接下來，執行非等向性蝕刻製程以蝕刻在未覆蓋的p型場效電晶體區域200中的犧牲間隔膜320及第一間隔層310，使得移除犧牲間隔膜320及第一間隔層310的水平部分，從而至少暴露出半導體鰭204的頂表面。相應步驟在第16A圖所示的流程圖中示出為步驟S15。將在閘極堆疊206的側壁上的 第一間隔層310的剩餘部分312及犧牲間隔膜320的剩餘部分322組合地稱為閘極間隔物352。
由於圖案化，圖案化的第一間隔層312具有實質上L形橫截面，並且因此具有沿著半導體鰭204的頂表面延伸的實質上水平部分312h以及沿著閘極堆疊206的側壁延伸的實質上垂直部分310v。圖案化的犧牲間隔膜322具有與圖案化的第一間隔層312的水平部分312h的頂表面接觸的底表面、以及與圖案化的第一間隔層312的垂直部分312v的側壁接觸的側壁。此外，犧牲間隔膜322包括內虛設間隔層330的剩餘部分332以及外虛設間隔層340的剩餘部分342。內虛設間隔層332具有實質上L形橫截面，並且外虛設間隔層342具有線性形狀的橫截面且沿著內虛設間隔層332的側壁延伸。
在隨後步驟中，例如，在非等向性或等向性的蝕刻步驟中，凹陷暴露的半導體鰭204，使得形成凹陷204r以延伸到半導體鰭204中。相應步驟在第16A圖所示的流程圖中示出為步驟S16。蝕刻使用侵蝕半導體鰭204並且幾乎不侵蝕閘極間隔物352的蝕刻劑執行。換言之，第一間隔層312、內虛設間隔層332及外虛設間隔層342具有與半導體鰭204相比較高的對蝕刻製程的蝕刻抗性。由此，在蝕刻步驟中，實質上未降低閘極間隔物352的高度。
在一些實施例中，凹陷半導體鰭204可藉由利用電漿源及蝕刻劑氣體的乾式化學蝕刻來執行。電漿源可為電感耦合電漿(inductively coupled plasma；ICR)蝕刻、 變壓器耦合電漿(transformer coupled plasma；TCP)蝕刻、電子迴旋加速器共振(electron cyclotron resonance；ECR)蝕刻、反應性離子蝕刻(reactive ion etch；RIE)、或類似者，並且蝕刻劑氣體可為氟、氯、溴、其組合、或類似者，此蝕刻劑氣體以與其蝕刻閘極間隔物352相比較快的蝕刻速率蝕刻半導體鰭204。在一些其他實施例中，凹陷半導體鰭204可藉由濕式化學蝕刻來執行，諸如過氧化銨混合物(APM)、NH4OH、四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、其組合、或類似者，此濕式化學蝕刻以與其蝕刻閘極間隔物352相比較快的蝕刻速率蝕刻半導體鰭204。在一些其他實施例中，凹陷半導體鰭204可藉由乾式化學蝕刻及濕式化學蝕刻的組合來執行。在一些實施例中，在形成凹陷204r之後，例如，在灰化步驟中，移除光阻劑PR1。
第7圖示出用於在p型場效電晶體區域200中形成磊晶結構420的磊晶。根據本揭露的一些實施例，磊晶結構420可使用一或多個磊晶或磊晶(epi)製程來形成，使得Si、SiGe、SiGeB、Ge、或III-V族化合物半導體(諸如InSb、GaSb、InGaSb、或類似者)可以在半導體鰭204上生長。相應步驟在第16A圖所示的流程圖中示出為步驟S17。在一些實施例中，p型雜質(例如，硼)可在磊晶結構420中原位摻雜，使得在p型場效電晶體區域200中形成的所得FinFET是p型FinFET。在一些實施例中，磊晶結構420的晶格常數與半導體鰭204的晶格常數不同，使得在磊晶結 構420之間的通道區域可以由磊晶結構420發生應變或應力，以改進半導體元件的載子移動率並且增強元件元件效能。磊晶製程包括CVD沉積技術(例如，PECVD、氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他適宜製程。磊晶製程可使用氣體及/或液體前驅物，此等前驅物與半導體鰭204的組成物相互作用。
若在磊晶製程期間光阻劑PR1(如第6圖所示)保持覆蓋n型場效電晶體區域100，磊晶製程(例如，在PECVD製程中的電漿)可能導致對光阻劑PR1的破壞。在光阻劑灰化製程之後，此種破壞可能導致在n型場效電晶體區域100上增加光阻劑浮渣(或殘留物)。然而，因為在磊晶生長磊晶結構420之前移除光阻劑PR1，可以減少在n型場效電晶體區域100中的光阻劑浮渣。
接下來，蝕刻犧牲間隔膜320及322，並且在第8圖中示出所得結構。相應步驟在第16A圖所示的流程圖中示出為步驟S18。根據本揭露的一些實施例，蝕刻犧牲間隔膜320及322包括選擇性蝕刻製程，此選擇性蝕刻製程以與其蝕刻晶圓W上的其他材料相比較快的速率蝕刻犧牲間隔膜320及322。特定而言，蝕刻劑經選擇以與其蝕刻第一間隔層310及312相比較快的速率蝕刻犧牲間隔膜320及322。換言之，犧牲間隔膜320及322具有與第一間隔層310及312相比較低的對在蝕刻製程中使用的蝕刻劑的蝕刻抗性。以此方式，在蝕刻製程期間，第一間隔層310及312保持實質上完整。
在一些實施例中，例如，用於選擇性蝕刻犧牲間隔膜320及322的蝕刻劑包括磷酸(H3PO4)。更詳細而言，蝕刻製程包括在給定溫度下在磷酸浴中浸泡晶圓W達給定持續時間。選擇蝕刻持續時間，使得犧牲間隔膜320實質上完全從n型場效電晶體區域100移除，但歸因於間隙的深寬比，在p型場效電晶體區域200中的犧牲間隔膜322的部分322’仍餘留在第一間隔層312與磊晶結構420之間的間隙中。剩餘的犧牲間隔膜322’包括內虛設間隔層332的剩餘部分332’及外虛設間隔層342的剩餘部分342’。如先前論述，因為內虛設間隔層332具有與外虛設間隔層342相比較低的Si/N比率及/或較低的密度，磷酸可以以與其蝕刻外虛設間隔層342相比較快的速率蝕刻內虛設間隔層332。換言之，外虛設間隔層342具有與內虛設間隔層332相比較高的對磷酸的蝕刻抗性。因此，在磷酸浴中浸泡晶圓W之後，剩餘的外虛設間隔層342’具有與剩餘的內虛設間隔層332’的最頂端332t相比較高的最頂端342t。此外，磊晶結構420的側壁保持由外虛設間隔層342’覆蓋。由此，可以保護磊晶結構420的側壁在後續步驟(例如，如第16B圖所示的步驟S23)中不受另一磷酸蝕刻的影響，這將在後文更詳細描述。
第9圖繪示在晶圓W上方毯覆式形成另一犧牲間隔膜360。相應步驟在第16B圖所示的流程圖中示出為步驟S19。雙層虛設間隔膜360包括內虛設間隔層370以及在內虛設間隔層370上方的外虛設間隔層380。內虛設間隔層370具有與外虛設間隔層380的蝕刻選擇性不同的蝕刻選擇 性。在一些實施例中，內虛設間隔層370及外虛設間隔層380包括氮化矽，但內虛設間隔層370具有與外虛設間隔層380相比較低的Si/N比率及/或較低的密度，這繼而將促進在後續步驟中使用磷酸作為蝕刻劑以與蝕刻外虛設間隔層380相比較快的速率蝕刻虛設間隔層370，這將在下文更詳細描述。在一些實施例中，內虛設間隔層370是使用實質上與先前關於內虛設間隔層330論述的製程條件相同的製程條件形成的低溫氮化矽層，並且因此本文出於簡便緣故不論述內虛設間隔層370的形成。在一些實施例中，外虛設間隔層380係使用實質上與先前關於外虛設間隔層340論述的製程條件相同的製程條件形成的高溫氮化矽層，並且因此本文出於簡便緣故不論述內虛設間隔層380的形成。
如第9圖所示，犧牲間隔膜360覆蓋p型磊晶結構420，因此在後續步驟(例如，如第11圖所示的磊晶步驟)中防止n型磊晶結構在p型磊晶結構420上磊晶生長。要注意，若跳過從n型場效電晶體區域100移除先前的犧牲間隔膜320(亦即，第16A圖中的流程圖中示出的步驟S18)，則沉積犧牲間隔膜360將導致n型場效電晶體區域100中的雙犧牲間隔膜320及360，這繼而將在閘極堆疊106的側壁上形成與第9圖所示由單個犧牲間隔膜360形成的垂直間隔物相比較厚的垂直間隔物。較厚的垂直間隔物將增加在鰭104中隨後形成的凹陷之間的距離，這繼而將導致在鰭104上的不令人滿意的源極/汲極鄰近度(亦即，在鰭104上隨後形成的n型磊晶結構之間的不令人滿意的距離)。然而， 因為從n型場效電晶體區域100移除先前的犧牲間隔膜320，稍後的犧牲間隔膜360可以在n型場效電晶體區域100中的第一間隔層310上直接形成，這繼而將導致在鰭104上的令人滿意的源極/汲極鄰近度(亦即，在鰭104上隨後形成的n型磊晶結構之間的令人滿意的距離(如第11圖所示))。
第10圖繪示在n型場效電晶體區域100中圖案化第一間隔層310及犧牲間隔膜360。首先，應用並圖案化光阻劑PR2(例如，單層光阻劑或三層光阻劑)以覆蓋p型場效電晶體區域200，並且使n型場效電晶體區域100未被覆蓋。接下來，執行非等向性蝕刻製程以蝕刻在未覆蓋的n型場效電晶體區域100中的犧牲間隔膜360及第一間隔層310，使得移除犧牲間隔膜360及第一間隔層310的水平部分，從而至少暴露出半導體鰭104的頂表面。相應步驟在第16B圖所示的流程圖中示出為步驟S20。將在閘極堆疊106的側壁上的第一間隔層310的剩餘部分311及犧牲間隔膜360的剩餘部分361組合地稱為閘極間隔物351。
由於圖案化，圖案化的第一間隔層311具有實質上L形橫截面，並且因此具有沿著半導體鰭104的頂表面延伸的實質上水平部分311h以及沿著閘極堆疊106的側壁延伸的實質上垂直部分311v。圖案化的犧牲間隔膜361具有與圖案化的第一間隔層311的水平部分311h的頂表面接觸的底表面、以及與圖案化的第一間隔層311的垂直部分311v的側壁接觸的側壁。此外，犧牲間隔膜361包括內虛設間隔 層370的剩餘部分371以及外虛設間隔層380的剩餘部分381。內虛設間隔層371具有實質上L形橫截面，並且外虛設間隔層381具有線性形狀的橫截面且沿著內虛設間隔層371的側壁延伸。
在隨後步驟中，例如，在非等向性或等向性的蝕刻步驟中，凹陷暴露的半導體鰭104，使得形成凹陷104r以延伸到半導體鰭104中。相應步驟在第16B圖所示的流程圖中示出為步驟S21。蝕刻使用侵蝕半導體鰭104並且幾乎不侵蝕閘極間隔物351的蝕刻劑執行。由此，在蝕刻步驟中，實質上未降低閘極間隔物351的高度。示例蝕刻製程及蝕刻劑實質上與先前關於凹陷半導體鰭204所論述者相同，並且因此此等蝕刻製程及蝕刻劑出於簡便緣故在本文中不重複。在形成凹陷104r之後，例如，在灰化步驟中，移除光阻劑PR2。
第11圖繪示用於在n型場效電晶體區域100中形成磊晶結構410的磊晶。根據本揭露的一些實施例，磊晶結構410可由n型雜質(例如，磷)原位摻雜，使得在n型場效電晶體區域100中形成的所得FinFET是n型FinFET。相應步驟在第16B圖所示的流程圖中示出為步驟S22。在一些實施例中，磊晶結構410可包括Si、SiP、SiC、SiPC、或III-V族化合物半導體，諸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或類似者。在其中磊晶結構410包括SiP之一些實施例中，磊晶結構410可以被稱為含磷半導體結構。在一些實施例中，磊晶結構410的晶格常數與半導體鰭104的晶格 常數不同，使得在磊晶結構410之間的通道區域可以由磊晶結構410發生應變或應力，以改進半導體元件的載子移動率並且增強元件效能。磊晶製程包括CVD沉積技術(例如，PECVD、氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他適宜製程。磊晶製程可使用氣體及/或液體前驅物，此等前驅物與半導體鰭104的組成物相互作用。
在一些實施例中，保護蓋412可以視情況使用例如磊晶製程在磊晶結構410上方形成，此磊晶製程使用氣體及/或液體前驅物，此等前驅物與n型磊晶結構410的組成物相互作用。在用於蝕刻雙層虛設間隔膜的後續蝕刻製程中，保護蓋412具有與磊晶結構410相比較慢的蝕刻速率，因此減少由後續蝕刻製程造成的對磊晶結構410的破壞。例如，在其中雙層虛設間隔膜在後續步驟中使用磷酸蝕刻之一些實施例中，磷酸將以與其蝕刻其他半導體材料(例如，Si、SiGe及等等)相比較快的蝕刻速率蝕刻SiP，這繼而可能造成對磊晶結構410(若此等磊晶結構由SiP製成)的破壞。此種破壞將導致SiP體積損失並且因此導致增加源極/汲極接觸電阻。由此，保護蓋412可由無磷半導體材料(例如，不具有磷的純矽)製成，此無磷半導體材料具有與磊晶結構410相比較低的磷原子濃度，以便減少由後續蝕刻製程使用磷酸造成的對磊晶結構410的破壞。
接下來，蝕刻犧牲間隔膜360、361、及322’，並且在第12圖中示出所得結構。相應步驟在第16B圖所示的 流程圖中示出為步驟S23。根據本揭露的一些實施例，蝕刻犧牲間隔膜360、361及322’包括選擇性蝕刻製程，此選擇性蝕刻製程以與其蝕刻晶圓W上的其他材料相比較快的速率蝕刻犧牲間隔膜360、361及322’。特定而言，選擇蝕刻劑以與其蝕刻第一間隔層311及312相比較快的速率蝕刻犧牲間隔膜360、361及322’。換言之，犧牲間隔膜360、361及322’具有與第一間隔層311及312相比較低的對在蝕刻製程中使用的蝕刻劑的蝕刻抗性。以此方式，在蝕刻製程期間，第一間隔層311及312保持實質上完整。
例如，用於選擇性蝕刻犧牲間隔膜360、361及322’的蝕刻劑包括磷酸(H3PO4)。更詳細而言，蝕刻製程包括在給定溫度下在磷酸浴中浸泡晶圓W達給定持續時間。在一些實施例中，在步驟S23處在磷酸中浸泡晶圓W的持續時間與在步驟S18處相比較長，以便產生在凸起的n型磊晶結構410與第一間隔層311之間的氣孔AG1以及在凸起的p型磊晶結構420與第一間隔層312之間的氣孔AG2。此等氣孔AG1及AG2具有高深寬比，使得氣孔AG1及AG2將不由後續沉積的間隔層390填充(如第13圖所示)。例如，氣孔AG1每一者皆具有寬度W1及深度D1，並且深度D1與寬度W1的深寬比係在從約5：1至約8：1的範圍中。類似地，氣孔AG2每一者皆具有寬度W2及深度D2，並且深度D2與寬度W2的深寬比係在從約5：1至約8：1的範圍中。
如先前論述，因為外虛設間隔層381、380及342’具有與內虛設間隔層371、370及332’相比較高的Si/N 比率及/或較高的密度，磷酸以與其蝕刻內虛設間隔層371、370及332’相比較慢的蝕刻速率蝕刻外虛設間隔層381、380及342’。換言之，外虛設間隔層381、380及342’具有與內虛設間隔層371、370及332’相比較高的對磷酸的蝕刻抗性。因此，在其中磊晶結構410由SiP製成之一些實施例中，外虛設間隔層381可以減少由磷酸造成的對SiP磊晶結構410的破壞，這繼而將減少SiP體積損失並且因此改進源極/汲極接觸電阻。
此外，如先前論述，無磷保護蓋412具有與SiP磊晶結構410相比較高的對磷酸的蝕刻抗性。由此，保護蓋412亦可以減少由磷酸造成的對相應SiP磊晶結構410的破壞。在一些實施例中，保護蓋412可在蝕刻製程期間消耗，並且因此在蝕刻製程之後，SiP磊晶結構410可不由相應保護蓋412覆蓋。
另外，在第16A圖及第16B圖所示的流程圖中，注意到，p型磊晶結構420經歷雙磷酸蝕刻製程(步驟S18及S23)，但SiP磊晶結構410經歷單磷酸蝕刻製程(步驟S23)。因此，在第16A圖及第16B圖所示的流程圖中，與p型磊晶結構420相比，SiP磊晶結構410在磷酸中浸泡達較短持續時間，這繼而將進一步減少由磷酸造成的對SiP磊晶結構410的破壞。
如第12圖所示，在磷酸蝕刻製程之後，外虛設間隔層381的殘留物381’可餘留在磊晶結構410的側壁的上部上，並且內虛設間隔層371的殘留物371’可餘留在磊晶 結構410的側壁的下部上。因為殘留物381’係高溫氮化矽層的殘餘且殘留物371’係低溫氮化矽層的殘餘，殘留物381’具有與殘留物371’相比較高的Si/N比率及/或較高的密度。因為外虛設間隔殘留物381’及內虛設間隔殘留物371’係與第一間隔層311保形的保形層370及380(如第9圖所示)的殘餘，外虛設間隔殘留物381’及內虛設間隔殘留物371’可形成實質上與第一間隔層311的水平部分311h的頂表面平行的介面IF1。因此，殘留物371’及381’可證明與如第9圖所示的犧牲間隔膜360類似的犧牲間隔膜用於製造半導體元件。在一些實施例中，因為內虛設間隔殘留物371’係處於難以蝕刻的氣孔AG1的底部，內虛設間隔殘留物371’具有與外虛設間隔殘留物381’的寬度相比較大的寬度。此外，內虛設間隔殘留物371’的寬度隨著距第一間隔層311的水平部分311h的距離增加而減小，並且外虛設間隔殘留物381’的寬度隨著距內虛設間隔殘留物371’的距離增加而減小。
類似地，在磷酸蝕刻製程之後，外虛設間隔層342’的殘留物342”可餘留在磊晶結構420的側壁的上部上，並且內虛設間隔層332’的殘留物332”可餘留在磊晶結構420的側壁的下部上。因為殘留物342”係高溫氮化矽層的殘餘且殘留物332”係低溫氮化矽層的殘餘，殘留物342”具有與殘留物332”相比較高的Si/N比率及/或較高的密度。因為外虛設間隔殘留物342”及內虛設間隔殘留物332”係與第一間隔層312保形的保形層340及330(如第5圖所 示)的殘餘，外虛設間隔殘留物342”及內虛設間隔殘留物332”可形成實質上與第一間隔層312的水平部分312h的頂表面平行的介面IF2。因此，殘留物332”及342”可證明與第5圖所示的犧牲間隔膜320類似的犧牲間隔膜用於製造半導體元件。在一些實施例中，因為內虛設間隔殘留物332”係處於難以蝕刻的氣孔AG2的底部，內虛設間隔殘留物322”具有與外虛設間隔殘留物342”的寬度相比較大的寬度。此外，內虛設間隔殘留物332”的寬度隨著距第一間隔層312的水平部分312h的距離增加而減小，並且外虛設間隔殘留物342”的寬度隨著距內虛設間隔殘留物332”的距離增加而減小。
此外，在其中n型磊晶結構410包括SiP之一些實施例中，磷酸蝕刻可導致在SiP磊晶結構410的頂部拐角中的凹陷410r。相比之下，在其中p型磊晶結構420包括SiGe之一些實施例中，因為磷酸幾乎不侵蝕SiGe磊晶結構420，SiGe磊晶結構420的頂部拐角可不具有凹陷。因此，SiGe磊晶結構420可具有從頂部虛設間隔殘留物342”向上延伸的實質上垂直的側壁，並且SiP磊晶結構410可具有在頂部間隔殘留物381’之上的凹陷410r。
接下來，如第13圖所示，第二間隔層390形成為毯覆層以覆蓋晶圓W，使得有高深寬比的氣孔AG1及AG2具可被密封，但不由第二間隔層390填充。相應步驟亦在第16B圖所示的流程圖中示出為步驟S24。在一些實施例中，第二間隔層390可包括氧化矽、氮化矽、氮氧化矽、碳 化矽、氮碳化矽、氮碳氧化矽、碳氧化矽、多孔介電材料、氫摻雜之碳氧化矽(SiOC：H)、低介電常數介電材料或其他適宜介電材料。第二間隔層390可使用例如CVD、ALD、PVD或其他適宜沉積技術形成。因為第二間隔層390在形成氣孔AG1及AG2之後使用磷酸形成，含氮材料(例如，氮化矽)可以經選擇以形成第二間隔層390。由此，第二間隔層390具有與無氮間隔層310不同的介電材料。
由於毯覆式沉積的沉積，第二間隔層390包括在n型場效電晶體區域100中並且密封氣孔AG1的部分391、以及在p型場效電晶體區域200中並且密封氣孔AG2的另一部分392。因為氣孔AG1及AG2係介電材料的空隙但用具有與其他介電材料(例如，氧化矽、氮化矽及等等)相比極低的介電常數(約1)的空氣填充，可以減少在半導體元件中的寄生電容，因此改進電阻電容(RC)時間延遲。
其後，如第14圖所示，層間介電(interlayer dielectric；ILD)層510在第二間隔層390上方形成，接著執行CMP製程以移除層間介電層510的過量材料，從而暴露虛設閘電極110及210。相應步驟在第16B圖所示的流程圖中示出為步驟S25。CMP製程可平坦化層間介電層510的頂表面與虛設閘極堆疊106、206，第一間隔層311、312，以及第二間隔層391及392的頂表面。在一些實施例中，層間介電層510可包括氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BPSG)、低介電常數介電材料及/或其他適宜介電材料。低介電常數介電材料的實例包括但不 限於氟化矽玻璃(FSG)、碳摻雜的氧化矽、非晶氟化碳、聚對二甲苯、雙-苯并環丁烯(BCB)或聚醯亞胺。層間介電層510可使用例如CVD、ALD、旋塗玻璃(SOG)或其他適宜技術形成。在一些實施例中，因為分別覆蓋磊晶結構410、420的第二間隔層391及392可以用作接觸蝕刻終止層(contact etch stop layer；CESL)，接觸蝕刻終止層在磊晶結構410、420與層間介電層510之間不存在。在一些其他實施例中，額外接觸蝕刻終止層在第二間隔層391及392上方形成，接著在接觸蝕刻終止層上方形成層間介電層510。
接下來，如第15圖所示，第一虛設閘極堆疊106及第二虛設閘極堆疊206分別用第一閘極堆疊501及第二閘極堆疊502替代。相應步驟示出為第16B圖所示的步驟S26。閘極替代製程包括使用一或多個選擇性蝕刻製程移除第一虛設閘極堆疊106及第二虛設閘極堆疊206以形成具有垂直的第一間隔層311v作為其在n型場效電晶體區域100中的側壁的閘極溝槽、以及具有垂直的第一間隔層312v作為其在p型場效電晶體區域200中的側壁的閘極溝槽，接著在閘極溝槽中形成第一閘極堆疊501及第二閘極堆疊502。
閘極堆疊501可包括閘極介電層511、在閘極介電層511上的功函數導體521以及在功函數導體521上的填充導體531。類似地，閘極堆疊502可包括閘極介電層512、功函數導體522及填充導體532。在一些實施例中，例如，閘極介電層511及512可包括高介電常數介電材料，諸如金 屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、或其組合。在一些實施例中，閘極介電層511及512可包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鍶鈦(SrTiO3，STO)、氧化鋇鈦(BaTiO3，BTO))、氧化鋇鋯(BaZrO)、氧化鉿鑭(HfLaO)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)、及其組合。在替代實施例中，閘極介電層511及512可具有多層結構，諸如一層氧化矽(例如，介面層)以及另一層高介電常數材料。
功函數導體521及522可包括功函數金屬以提供用於閘極堆疊501及502的適宜功函數。例如，功函數導體521可包括用於在n型場效電晶體區域100上形成n型FinFET的一或多種n型功函數金屬(N-金屬)。n型功函數金屬可示例性包括但不限於鋁化鈦(TiAl)、鋁氮化鈦(TiAlN)、碳氮化鉭(TaCN)、鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、金屬碳化物(例如，碳化鉿(HfC)、碳化鋯(ZrC)、碳化鈦(TiC)、碳化鋁(AlC))、鋁化物及/或其他適宜材料。另一方面，功函數導體522可包括用於在p型場效電晶體區域200上形成p型FinFET的一或多種p型功函數金屬(P-金屬)。p型功函數金屬可示例性包括但不限於 氮化鈦(TiN)、氮化鎢(WN)、鎢(W)、釕(Ru)、鈀(Pd)、鉑(Pt)、鈷(Co)、鎳(Ni)、導電金屬氧化物及/或其他適宜材料。填充導體531及532分別填充功函數導體521及522中的凹陷。填充導體531及532可示例性包括但不限於鎢、鋁、銅、鎳、鈷、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適宜材料。
形成閘極堆疊501及502的示例性方法可包括沉積毯覆式閘極介電層、在毯覆式閘極介電層上方沉積一或多個功函數導體層、從n型場效電晶體區域100或p型場效電晶體區域200移除功函數導電層的部分、在功函數導體層上方形成填充導體層、以及執行CMP製程以移除填充導體層、功函數導體層及閘極介電層在閘極溝槽外部的過量材料。
儘管上文論述的實施例使用高溫SiN層及低溫SiN層作為犧牲間隔膜，但本揭露的一些其他實施例可以使用不同方法形成犧牲間隔膜。第17圖至第23圖繪示根據本揭露的一些其他實施例的用於製造電晶體的各個階段的示例性橫截面圖。應理解，額外操作可以在由第17圖至第23圖所示的製程之前、期間及之後提供，且可替代或消除下文所描述的一些操作以獲得本方法的額外實施例。操作/製程的次序係可互換的。可在以下實施例中採用如第1圖至第15圖所描述的相同或類似的構造、材料、製程及/或操作，且可省略詳細說明。
在形成如第4圖所示的結構之後，如第17圖所示，毯覆式形成梯度層620以覆蓋第一間隔層310。在一些實施例中，梯度層620係在隨著時間流逝增加的溫度下使用沉積製程形成的氮化矽層。增加的溫度導致具有梯度Si/N比率及/或梯度密度的氮化矽層。更詳細而言，梯度氮化矽層620的Si/N比率隨著距第一間隔層310的距離增加而增加。以此方式，梯度氮化矽層620在梯度氮化矽層620最遠離(遠端)第一間隔層310的部分處具有最大Si/N比率及/或最大密度，並且在梯度氮化矽層620最靠近(近端)第一間隔層310的部分處具有最小Si/N比率及/或最小密度。在本揭露的一些實施例中，梯度氮化矽層620可以用作犧牲間隔膜。
例如，在形成梯度氮化矽層620之後的後續製程包括使用光阻劑遮蔽n型場效電晶體區域100、在p型場效電晶體區域200中蝕刻第一間隔層310及梯度氮化矽層620以形成暴露出半導體鰭204的圖案化的第一間隔層312及圖案化的梯度氮化矽層622、凹陷半導體鰭204、從n型場效電晶體區域100移除光阻劑、以及從凹陷的半導體鰭204磊晶生長p型磊晶結構420。在第18圖中圖示了所得結構。此等製程步驟與如第16A圖所示的流程圖中的步驟S15-S17類似，並且因此出於簡便緣故不重複。
接下來，蝕刻梯度氮化矽層620及622，並且在第19圖中示出所得結構。在一些實施例中，蝕刻製程使用磷酸作為蝕刻劑。更詳細而言，蝕刻製程包括在給定溫度下 在磷酸浴中浸泡晶圓W達給定持續時間。選擇蝕刻持續時間，使得梯度氮化矽層620實質上完全從n型場效電晶體區域100移除，但歸因於間隙的深寬比，在p型場效電晶體區域200中的犧牲間隔膜622的部分622’仍餘留在第一間隔層312與磊晶結構420之間的間隙中。如先前論述，氮化矽的Si/N比率(或密度)越高，在磷酸蝕刻製程中氮化矽的蝕刻速率越慢。因為梯度層622’具有隨著距第一間隔層310的距離增加而增加的Si/N比率及/或密度，梯度層622’在梯度層622’最靠近磊晶結構420的部分處具有最大Si/N比率及/或密度，並且在梯度層622’最遠離磊晶結構420的部分處具有最小Si/N比率及/或密度。因此，在磷酸蝕刻製程之後，梯度層622’具有從磊晶結構420向下延伸的向下傾斜的側壁SW。
第20圖示出在晶圓W上方毯覆式形成另一梯度層660。與梯度層620類似，梯度層660可為使用沉積製程在隨著時間流逝增加的溫度下形成的氮化矽層，因此導致梯度氮化矽層660的Si/N比率隨著距第一間隔層310的距離增加而增加。以此方式，梯度氮化矽層660在梯度氮化矽層660最遠離(遠端)第一間隔層310的部分處具有最大Si/N比率及/或最大密度，並且在梯度氮化矽層660最靠近(近端)第一間隔層310的部分處具有最小Si/N比率及/或最小密度。梯度氮化矽層620可以用作另一犧牲間隔膜。
例如，在形成梯度氮化矽層660之後的後續製程包括使用光阻劑遮蔽p型場效電晶體區域200、在n型場效 電晶體區域100中蝕刻第一間隔層310及梯度氮化矽層660以形成暴露出半導體鰭104的圖案化的第一間隔層311及圖案化的梯度氮化矽層661、凹陷半導體鰭104、從p型場效電晶體區域200移除光阻劑、以及從凹陷的半導體鰭104磊晶生長n型磊晶結構410。在第21圖中圖示了所得結構。此等製程步驟與如第16B圖所示的流程圖中的步驟S20-S22類似，並且因此出於簡便緣故不重複。
接下來，蝕刻梯度氮化矽層660、661及662，因此導致氣孔AG1及AG2。在第22圖中示出所得結構。根據本揭露的一些實施例，蝕刻梯度氮化矽層660、661及622’包括使用磷酸的蝕刻製程，此蝕刻製程以與其蝕刻晶圓W上的其他材料(例如，第一間隔層311及312)相比較快的速率蝕刻梯度氮化矽層660、661及622’。此外，因為梯度氮化矽層660、661及622’的最外部分具有與梯度氮化矽層660、661及622’的內部相比較高的Si/N比率及/或密度，磷酸以與其蝕刻梯度氮化矽層660、661及662’的內部相比較慢的蝕刻速率蝕刻梯度氮化矽層660、661及662’的最外部分。因此，氮化矽層661的最外部分可以減少由磷酸造成的對磊晶結構410的破壞。
在磷酸蝕刻製程之後，梯度氮化矽層661的殘留物661’餘留在磊晶結構410的側壁上，並且梯度氮化矽層622’的殘留物622”餘留在磊晶結構420的側壁上。殘留物661’具有隨著距第一間隔層311的水平部分311h的頂表面的距離增加而增加的梯度Si/N比率及/或密度。類似地，殘 留物622”具有隨著距第一間隔層312的水平部分312h的頂表面的距離增加而增加的梯度Si/N比率及/或密度。梯度氮化矽殘留物661’可證明與第20圖所示的犧牲間隔膜660類似的犧牲間隔膜用於製造半導體元件，並且梯度氮化矽殘留物622”可證明與第17圖所示的犧牲間隔膜620類似的犧牲間隔膜用於製造半導體元件。
例如，在形成氣孔AG1及AG2之後的後續製程包括形成第二間隔層390以密封氣孔AG1及AG2、在第二間隔層390上方形成層間介電層510、以及分別用閘極堆疊501及502替代虛設閘極堆疊106及206。在第23圖中圖示了所得結構。此等製程步驟與如第16B圖所示的流程圖中的步驟S24-S26類似，並且因此出於簡便緣故不重複。
第24圖至第33圖繪示根據本揭露的一些其他實施例的用於製造電晶體的各個階段的示例性橫截面圖。應理解，額外操作可以在由第24圖至第33圖所示的製程之前、期間及之後提供，且可替代或消除下文所描述的一些操作，以獲得本方法的額外實施例。操作/製程的次序係可互換的。可在以下實施例中採用如第1圖至第15圖所描述的相同或類似的構造、材料、製程及/或操作，且可省略詳細說明。
在形成如第4圖所示的結構之後，如第24圖所示，毯覆式形成犧牲間隔膜720以覆蓋第一間隔層310。在一些實施例中，犧牲間隔膜720包括氮化矽、氧化矽或其他 適宜介電材料，其可以使用CVD、PVD、ALD或其他適宜沉積技術來形成。
接下來，如第25圖所示，在犧牲間隔膜720上方形成摻雜劑源層DS1。例如，在摻雜劑源層DS1中的摻雜劑包括碳、硼或可增加在摻雜的氮化矽中對磷酸的蝕刻抗性的其他適宜材料。例如，摻雜劑源層DS1可使用CVD、PVD、ALD或其他適宜沉積技術形成。在一些實施例中，在摻雜劑源層DS1中的摻雜劑的原子百分比可實質上等於或大於約90%。在一些實施例中，摻雜劑源層DS1可以係實質上純的摻雜劑層。
接下來，如第26圖所示，執行退火製程AL1以驅使摻雜劑從摻雜劑源層DS1擴散到犧牲間隔膜720中，因此將犧牲間隔膜720的外部轉換為重摻雜的間隔部分740並且將犧牲間隔膜720的內部轉換為輕摻雜的間隔部分730，其中歸因於熱擴散的性質，重摻雜的間隔部分740具有與輕摻雜的間隔部分730相比較高的摻雜劑濃度(或雜質濃度)。如先前論述，選擇摻雜劑物質，使得摻雜的氮化矽具有與未摻雜的氮化矽相比較慢的在磷酸蝕刻製程中的蝕刻速率。由此，摻雜劑濃度越高，在磷酸蝕刻製程中的蝕刻速率越慢。由此，重摻雜的間隔部分740具有與輕摻雜的間隔部分730相比較高的對磷酸蝕刻製程的蝕刻抗性。
在一些實施例中，重摻雜的間隔部分740可具有梯度摻雜劑濃度，歸因於熱擴散的性質，此梯度摻雜劑濃度隨著距輕摻雜的間隔部分730的距離增加而增加。類似 地，輕摻雜的間隔部分730可具有梯度摻雜劑濃度，歸因於熱擴散的性質，此梯度摻雜劑濃度隨著距重摻雜的間隔部分740的距離增加而減小。在一些實施例中，在退火製程AL1製程之後使用適宜蝕刻製程移除，摻雜劑源層DS1。在一些其他實施例中，未移除摻雜劑源層DS1。
例如，在退火製程AL1之後的後續製程包括使用光阻劑遮蔽n型場效電晶體區域100、在p型場效電晶體區域200中蝕刻第一間隔層310及犧牲間隔膜720以形成圖案化的第一間隔層312以及具有圖案化的輕摻雜的間隔部分732及圖案化的重摻雜的間隔部分742的圖案化的犧牲間隔膜722、凹陷半導體鰭204，從n型場效電晶體區域100移除光阻劑、以及從凹陷的半導體鰭204磊晶生長p型磊晶結構420。在第27圖中圖示了所得結構。此等製程步驟與如第16A圖所示的流程圖中的步驟S15-S17類似，並且因此出於簡便緣故不重複。
接下來，蝕刻摻雜的犧牲間隔膜720及722，並且在第28圖中示出所得結構。在一些實施例中，蝕刻製程使用磷酸作為蝕刻劑。更詳細而言，蝕刻製程包括在給定溫度下在磷酸浴中浸泡晶圓W達給定持續時間。選擇蝕刻持續時間，使得摻雜的犧牲間隔膜720實質上完全從n型場效電晶體區域100移除，但歸因於間隙的深寬比，在p型場效電晶體區域200中摻雜的犧牲間隔膜722的部分722’仍餘留在第一間隔層312與磊晶結構420之間的間隙中，其中摻雜 的犧牲間隔膜722包括輕摻雜的間隔部分732的剩餘部分732’以及重摻雜的間隔部分742的剩餘部分742’。
接下來，如第29圖所示，另一犧牲間隔膜760及另一摻雜劑源層DS2按順序在晶圓W上方形成。在一些實施例中，犧牲間隔膜760包括氮化矽、氧化矽或其他適宜介電材料，並且例如，摻雜劑源層DS2包括碳、硼或其他適宜材料，當使用磷酸蝕刻摻雜的氮化矽時，此等材料可導致在摻雜的氮化矽中增加的蝕刻抗性。在一些實施例中，在摻雜劑源層DS2中摻雜劑的原子百分比可實質上等於或大於約90%。在一些實施例中，摻雜劑源層DS2可以係實質上純的摻雜劑層。在一些實施例中，犧牲間隔膜760具有與犧牲間隔膜720相同的材料，並且摻雜劑源層DS2具有與摻雜劑源層DS1相同的摻雜劑。
接下來，如第30圖所示，執行另一退火製程AL2以驅使摻雜劑從摻雜劑源層DS2擴散到犧牲間隔膜760中，因此將犧牲間隔膜760的外部轉換為重摻雜的間隔部分780並且將犧牲間隔膜760的內部轉換為輕摻雜的間隔部分770，其中歸因於熱擴散的性質，重摻雜的間隔部分780具有與輕摻雜的間隔部分770相比較高的摻雜劑濃度。重摻雜的間隔部分780具有與輕摻雜的間隔部分770相比較高的對磷酸蝕刻製程的蝕刻抗性。
在一些實施例中，重摻雜的間隔部分780可具有梯度摻雜劑濃度，歸因於熱擴散的性質，此梯度摻雜劑濃度隨著距輕摻雜的間隔部分770的距離增加而增加。類似 地，輕摻雜的間隔部分770可具有梯度摻雜劑濃度，歸因於熱擴散的性質，此梯度摻雜劑濃度隨著距重摻雜的間隔部分780的距離增加而減小。在一些實施例中，在退火製程AL2製程之後，使用適宜蝕刻製程移除摻雜劑源層DS2。在一些其他實施例中，未移除摻雜劑源層DS2。
例如，在退火製程AL2之後的後續製程包括使用光阻劑遮蔽p型場效電晶體區域200、在未遮蔽的n型場效電晶體區域100中蝕刻第一間隔層310及摻雜的犧牲間隔膜760以形成圖案化的第一間隔層311及具有圖案化的輕摻雜的間隔部分771及圖案化的重摻雜的間隔部分781的圖案化的摻雜的犧牲間隔膜761、凹陷半導體鰭104、從p型場效電晶體區域200移除光阻劑、以及在凹陷的半導體鰭104上磊晶生長n型磊晶結構410及保護蓋412。在第31圖中圖示了所得結構。此等製程步驟與如第16B圖所示的流程圖中的步驟S20-S22類似，並且因此出於簡便緣故不重複。
接下來，蝕刻摻雜的犧牲間隔膜760、761及722’，因此導致氣孔AG1及AG2。在第32圖中示出所得結構。根據本揭露的一些實施例，蝕刻摻雜的犧牲間隔膜760、761及722’包括使用磷酸的蝕刻製程，磷酸以與其蝕刻輕摻雜的間隔部分770、771及732’相比較慢的蝕刻速率蝕刻重摻雜的間隔部分780、781及742’。因此，重摻雜的間隔部分781可以減少由磷酸造成的對磊晶結構410的破壞。
如第32圖所示，在磷酸蝕刻製程之後，輕摻雜的間隔部分771的殘留物771’以及重摻雜的間隔部分781的殘留物781’餘留在磊晶結構410的側壁上。殘留物781’可具有與殘留物771’相比較高的雜質濃度(例如，碳濃度或硼濃度)。此外，殘留物781’可具有隨著距殘留物771’的距離增加而增加的梯度雜質濃度，並且殘留物771’具有隨著距殘留物781’的距離增加而減小的梯度雜質濃度。此等摻雜的間隔殘留物771’及781’可證明與使用如第29圖及第30圖所示的步驟形成的摻雜的犧牲間隔膜760類似的摻雜的犧牲間隔膜用於製造半導體元件。
類似地，在磷酸蝕刻製程之後，輕摻雜的間隔部分732’的殘留物732”以及重摻雜的間隔部分742’的殘留物742”餘留在磊晶結構420的側壁上。殘留物742”可具有與殘留物732”相比較高的雜質濃度(例如，碳濃度或硼濃度)。此外，殘留物742”可具有隨著距殘留物732”的距離增加而增加的梯度雜質濃度，並且殘留物732”具有隨著距殘留物742”的距離增加而減小的梯度雜質濃度。此等摻雜的間隔殘留物742”及732”可證明與使用如第24圖至第26圖所示的步驟形成的摻雜的犧牲間隔膜720類似的摻雜的犧牲間隔膜用於製造半導體元件。
例如，在形成氣孔AG1及AG2之後的後續製程包括形成第二間隔層390以密封氣孔AG1及AG2、在第二間隔層390上方形成層間介電層510、以及分別用閘極堆疊501及502替代虛設閘極堆疊106及206。在第33圖中圖示了 所得結構。此等製程步驟與如第16B圖所示的流程圖中的步驟S24-S26類似，並且因此出於簡便緣故不重複。
第34圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第34圖圖示了與第15圖實質上相同的結構，但低溫氮化矽殘留物332”及高溫氮化矽殘留物342”用梯度氮化矽殘留物622”(如第23圖所示)替代。如第34圖所示的半導體元件可以使用如第16A圖及第16B圖所示的流程圖形成，其中步驟S14涉及形成梯度氮化矽層作為犧牲間隔膜，並且步驟S19涉及形成低溫SiN層及高溫SiN層的雙層膜作為另一犧牲間隔膜。
第35圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第35圖圖示了與第15圖實質上相同的結構，但低溫氮化矽殘留物332”及高溫氮化矽殘留物342”分別用輕摻雜的殘留物732”及重摻雜的殘留物742”(如第33圖所示)替代。如第35圖所示的半導體元件可以使用如第16A圖及第16B圖所示的流程圖形成，其中步驟S14涉及使用熱擴散製程形成輕摻雜的層及重摻雜的層作為犧牲間隔膜，並且步驟S19涉及形成低溫SiN層及高溫SiN層的雙層膜作為另一犧牲間隔膜。
第36圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第36圖圖示了與第15圖實質上相同的結構，但低溫氮化矽殘留物371’及高溫氮化矽殘留物381’分別用梯度氮化矽殘留物661’(如第23圖所示)替代。如第36圖所示的半導體元件可以使用如第16A圖及第 16B圖所示的流程圖形成，其中步驟S14涉及形成低溫SiN層及高溫SiN層的雙層膜作為犧牲間隔膜，並且步驟S19涉及形成梯度氮化矽層作為另一犧牲間隔膜。
第37圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第37圖圖示了與第23圖實質上相同的結構，但在PFET區域中的梯度氮化矽殘留物622”用輕摻雜的殘留物732”及在輕摻雜的殘留物732”上方的重摻雜的殘留物742”(如第33圖所示)替代。如第37圖所示的半導體元件可以使用如第16A圖及第16B圖所示的流程圖形成，其中步驟S14涉及使用熱擴散製程形成輕摻雜的層及重摻雜的層作為犧牲間隔膜，並且步驟S19涉及形成梯度氮化矽層作為另一犧牲間隔膜。
第38圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第38圖圖示了與第15圖實質上相同的結構，但在n型場效電晶體區域100中的低溫氮化矽殘留物371’及高溫氮化矽殘留物381’分別用輕摻雜的殘留物771’及重摻雜的殘留物781’(如第33圖所示)替代。如第38圖所示的半導體元件可以使用如第16A圖及第16B圖所示的流程圖形成，其中步驟S14涉及形成低溫SiN層及高溫SiN層的雙層膜作為犧牲間隔膜，並且步驟S19涉及使用熱擴散製程形成輕摻雜的層及重摻雜的層作為另一犧牲間隔膜。
第39圖繪示根據本揭露的一些其他實施例的半導體元件的示例性橫截面圖。第39圖圖示了與第23圖實 質上相同的結構，但在n型場效電晶體區域100中的梯度氮化矽殘留物661’用輕摻雜的殘留物771’及在輕摻雜的殘留物771’上方的重摻雜的殘留物781’(如第33圖所示)替代。如第39圖所示的半導體元件可以使用如第16A圖及第16B圖所示的流程圖形成，其中步驟S14涉及形成梯度氮化矽層作為犧牲間隔膜，並且步驟S19涉及使用熱擴散製程的輕摻雜的層及重摻雜的層作為另一犧牲間隔膜。
基於以上論述，可以看到本揭露提供了優點。然而，應當理解，其他實施例可提供額外優點，並且在本文中不一定揭示所有優點，並且無特定優點為所有實施例所必需。一個優點為可以減少在形成氣孔期間由磷酸造成的對磊晶結構(例如，SiP磊晶結構)的破壞。另一優點係與犧牲間隔膜靠近磊晶結構的第二部分相比，可容易地移除犧牲間隔膜遠離磊晶結構的第一部分，因此促進產生氣孔或保護磊晶結構。
根據本揭露的一些實施例，一種半導體元件的製造方法包括以下步驟。在半導體基板上方形成閘極堆疊。在閘極堆疊的側壁上形成第一間隔層。在第一間隔層上方形成犧牲間隔膜，犧牲間隔膜具有最遠離第一間隔層的外部以及最靠近第一間隔層的內部。在半導體基板上形成磊晶結構。在犧牲間隔膜上執行蝕刻製程以在第一間隔層與磊晶結構之間形成間隙，在蝕刻製程中犧牲間隔膜的外部的蝕刻速率與在蝕刻製程中的犧牲間隔膜的內部的蝕刻速率相比較慢。形成第二間隔層以密封間隙。
根據本揭露的一些實施例，形成磊晶結構包括以下步驟。蝕刻犧牲間隔膜及第一間隔層以暴露出半導體基板的一部分。在半導體基板的暴露部分中形成凹陷。從半導體基板中的凹陷生長磊晶結構，至少直至到達犧牲間隔膜的外部。
根據本揭露的一些實施例，方法進一步包括在犧牲間隔膜上執行蝕刻製程之前在磊晶結構上方形成保護蓋，保護蓋具有與磊晶結構相比較慢的在蝕刻製程中的蝕刻速率。
根據本揭露的一些實施例，執行形成保護蓋，使得保護蓋具有與磊晶結構相比較低一磷原子濃度。
根據本揭露的一些實施例，執行蝕刻製程，使得從磊晶結構移除保護蓋。
根據本揭露的一些實施例，間隔層具有與犧牲間隔膜相比較慢的在蝕刻製程中的蝕刻速率。
根據本揭露的一些實施例，在與形成犧牲間隔膜的內部相比較高的溫度下形成犧牲間隔膜的外部。
根據本揭露的一些實施例，在隨著時間流逝增加的溫度下執行形成犧牲間隔膜。
根據本揭露的一些實施例，形成犧牲間隔膜包括以下步驟。在第一間隔層上方形成介電層。在介電層上方形成摻雜劑源層。將摻雜劑從摻雜劑源層擴散到介電層中。
根據本揭露的一些實施例，將摻雜劑從摻雜劑源層擴散到介電層中使用退火製程執行。
根據本揭露的一些實施例，方法進一步包括在犧牲間隔膜上執行蝕刻製程之前移除摻雜劑源層。
根據本揭露的一些實施例，一種半導體元件的製造方法包括以下步驟。在n型場效電晶體區域中的第一閘極堆疊以及p型場效電晶體區域中的第二閘極堆疊上方形成第一間隔層；在p型場效電晶體區域中形成p型磊晶結構；在形成p型磊晶結構之後，在第一間隔層上方形成第一犧牲間隔膜；在形成第一犧牲間隔膜之後，在n型場效電晶體區域中形成n型磊晶結構；在第一犧牲間隔物上執行第一蝕刻製程以在第一間隔層與n型磊晶結構之間形成第一間隙；以及形成第二間隔層以密封第一間隙。
根據本揭露的一些實施例，方法進一步包括以下步驟。在形成p型磊晶結構之前在第一間隔層上方形成第二犧牲間隔膜。在形成p型磊晶結構之後，執行第二蝕刻製程以從n型場效電晶體區域移除第二犧牲間隔膜。
根據本揭露的一些實施例，在執行第二蝕刻製程之後形成第一犧牲間隔膜。
根據本揭露的一些實施例，執行第一蝕刻製程以在第一間隔層與p型磊晶結構之間進一步形成第二間隙。
根據本揭露的一些實施例，方法進一步包括在形成n型磊晶結構之前，從n型場效電晶體區域移除第一犧牲間隔膜的第一部分，其中在移除第一犧牲間隔膜的第一部分之後，第一犧牲間隔膜的第二部分保持覆蓋p型磊晶結構。
根據本揭露的一些實施例，一種半導體元件包括閘極堆疊、磊晶結構、第一間隔物、第二間隔物及介電殘留物。閘極堆疊係在基板上方。磊晶結構凸起在基板之上。第一間隔物係在閘極堆疊的側壁上。第一間隔物及磊晶結構界定其間的氣孔。第二間隔物密封在第一間隔物與磊晶結構之間的氣孔。介電殘留物係在氣孔中並且具有上部及在上部下方的下部。殘留物的上部具有與殘留物的下部相比較高的對磷酸的蝕刻抗性。
根據本揭露的一些實施例，介電殘留物的上部具有與介電殘留物的下部相比較高的矽與氮原子比率。
根據本揭露的一些實施例，介電殘留物的上部具有與介電殘留物的下部相比較高的一密度。
根據本揭露的一些實施例，介電殘留物的上部具有與介電殘留物的下部相比較高的雜質濃度。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
S11‧‧‧步驟
S12‧‧‧步驟
S13‧‧‧步驟
S14‧‧‧步驟
S15‧‧‧步驟
S16‧‧‧步驟
S17‧‧‧步驟
S18‧‧‧步驟

Claims (1)

  1. 一種半導體元件之製造方法，包含：在一半導體基板上方形成一閘極堆疊；在該閘極堆疊的一側壁上形成一第一間隔層；在該第一間隔層上方形成一犧牲間隔膜，該犧牲間隔膜具有最遠離該第一間隔層的一外部以及最靠近該第一間隔層的一內部；在該半導體基板上形成一磊晶結構；在該犧牲間隔膜上執行一蝕刻製程以在該第一間隔層與該磊晶結構之間形成一間隙，其中在該蝕刻製程中的該犧牲間隔膜的該外部的一蝕刻速率與在該蝕刻製程中的該犧牲間隔膜的該內部的一蝕刻速率相比較慢；以及形成一第二間隔層以密封該間隙。
TW108126227A 2018-10-30 2019-07-24 半導體元件的製造方法 TW202017012A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862752856P 2018-10-30 2018-10-30
US62/752,856 2018-10-30
US16/412,007 US10861753B2 (en) 2018-10-30 2019-05-14 Air gap formation between gate spacer and epitaxy structure
US16/412,007 2019-05-14

Publications (1)

Publication Number Publication Date
TW202017012A true TW202017012A (zh) 2020-05-01

Family

ID=70328386

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108126227A TW202017012A (zh) 2018-10-30 2019-07-24 半導體元件的製造方法

Country Status (3)

Country Link
US (4) US10861753B2 (zh)
CN (1) CN111128733A (zh)
TW (1) TW202017012A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861753B2 (en) * 2018-10-30 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap formation between gate spacer and epitaxy structure
CN111863963A (zh) * 2019-04-24 2020-10-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11355514B2 (en) * 2019-08-15 2022-06-07 Micron Technology, Inc. Microelectronic devices including an oxide material between adjacent decks, electronic systems, and related methods
US12002863B2 (en) * 2021-08-31 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with air-gap spacers
TWI779882B (zh) * 2021-10-15 2022-10-01 南亞科技股份有限公司 製造半導體裝置的方法
US11876117B2 (en) 2021-10-18 2024-01-16 International Business Machines Corporation Field effect transistor with reduced parasitic capacitance and resistance
US20230141681A1 (en) * 2021-11-11 2023-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Cmos image sensors and manufacturing methods thereof
CN115132586A (zh) * 2022-07-04 2022-09-30 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US20080217686A1 (en) * 2007-03-09 2008-09-11 International Business Machines Corporation Ultra-thin soi cmos with raised epitaxial source and drain and embedded sige pfet extension
US8609497B2 (en) * 2010-02-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method of dual EPI process for semiconductor device
US20130089962A1 (en) * 2011-10-11 2013-04-11 Chung-Fu Chang Semiconductor process
US9214395B2 (en) * 2013-03-13 2015-12-15 United Microelectronics Corp. Method of manufacturing semiconductor devices
US9343374B1 (en) * 2014-10-29 2016-05-17 Globalfoundries Inc. Efficient main spacer pull back process for advanced VLSI CMOS technologies
US9577070B2 (en) * 2014-11-26 2017-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming
KR102258109B1 (ko) * 2015-06-08 2021-05-28 삼성전자주식회사 누설 전류를 차단할 수 있는 반도체 소자 및 그의 형성 방법
US9985107B2 (en) * 2016-06-29 2018-05-29 International Business Machines Corporation Method and structure for forming MOSFET with reduced parasitic capacitance
US10020307B1 (en) * 2017-02-10 2018-07-10 Globalfoundries Inc. Integrated circuit structure including laterally recessed source/drain epitaxial region and method of forming same
US10861753B2 (en) * 2018-10-30 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Air gap formation between gate spacer and epitaxy structure

Also Published As

Publication number Publication date
US20210118749A1 (en) 2021-04-22
US10861753B2 (en) 2020-12-08
US20200135590A1 (en) 2020-04-30
CN111128733A (zh) 2020-05-08
US11456295B2 (en) 2022-09-27
US11855097B2 (en) 2023-12-26
US20240088155A1 (en) 2024-03-14
US20220384442A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
US11855097B2 (en) Air gap formation between gate spacer and epitaxy structure
US10985022B2 (en) Gate structures having interfacial layers
US10790393B2 (en) Utilizing multilayer gate spacer to reduce erosion of semiconductor Fin during spacer patterning
US11239084B2 (en) Semiconductor device and manufacturing method thereof
TWI567980B (zh) 用於鰭場效電晶體元件的方法和結構
US11830928B2 (en) Inner spacer formation in multi-gate transistors
US20210126135A1 (en) Semiconductor device and manufacturing method thereof
US11316047B2 (en) Structure and formation method of semiconductor device with monoatomic etch stop layer
US12033899B2 (en) Self-aligned metal gate for multigate device
US10658372B2 (en) Cutting metal gates in fin field effect transistors
US11075283B2 (en) Dielectric constant reduction of gate spacer
US11923408B2 (en) Semiconductor devices with backside power rail and method thereof
KR102271590B1 (ko) 반도체 디바이스 제조 방법 및 반도체 디바이스
US20220336626A1 (en) Densified gate spacers and formation thereof
KR102575956B1 (ko) 집적 회로 구조체 및 그 제조 방법
CN114300416A (zh) 半导体器件及其制造方法
US20230034854A1 (en) Semiconductor structure and method for forming the same
TWI832404B (zh) 半導體結構及其形成方法
US20240120203A1 (en) Semiconductor device and manufacturing method thereof
US20230178418A1 (en) Multigate device structure with engineered cladding and method making the same