CN111128733A - 半导体元件的制造方法 - Google Patents

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赖柏宇
李凯璿
李威养
杨丰诚
陈燕铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体元件的制造方法包括以下步骤。在半导体基板上方形成栅极堆叠。在栅极堆叠的侧壁上形成第一间隔层。在第一间隔层上方形成牺牲间隔膜。在半导体基板上形成磊晶结构。在牺牲间隔膜上执行蚀刻制程以在第一间隔层与磊晶结构之间形成间隙。牺牲间隔膜的外部具有与在执行蚀刻制程之后牺牲间隔膜的内部相比较高的最顶端。方法进一步包括形成第二间隔层以密封在磊晶结构与第一间隔层之间的间隙。

Description

半导体元件的制造方法
技术领域
本揭露是关于半导体元件的制造方法。
背景技术
半导体集成电路材料及设计的技术进展已产生数代半导体集成电路，其中与前代相比，每代具有更小且更复杂的电路。在半导体集成电路发展过程中，功能密度(亦即，单位晶片面积互连装置的数量)大体已增加而几何大小(亦即，可以使用制造制程产生的最小部件(或接线))已减小。此缩小过程通常通过增加生产效率并降低相关成本来提供益处。
发明内容
在一些实施例中，一种半导体元件的制造方法，包括以下步骤。在半导体基板上方形成栅极堆叠。在栅极堆叠的侧壁上形成第一间隔层。在第一间隔层上方形成牺牲间隔膜，牺牲间隔膜具有最远离第一间隔层的外部以及最靠近第一间隔层的内部。在半导体基板上形成磊晶结构。在牺牲间隔膜上执行蚀刻制程以在第一间隔层与磊晶结构之间形成间隙，在蚀刻制程中的牺牲间隔膜的外部的蚀刻速率与在蚀刻制程中的牺牲间隔膜的内部的蚀刻速率相比较慢。形成第二间隔层以密封间隙。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭露的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1、图2及图3A绘示根据一些实施例的晶体管形成中的中间阶段的透视图；
图3B至图15绘示根据一些实施例的晶体管形成中的中间阶段的横截面图；
图16A及图16B绘示根据一些实施例的用于形成晶体管的制程的流程图；
图17至图23绘示根据一些实施例的晶体管形成中的中间阶段的横截面图；
图24至图33绘示根据一些实施例的晶体管形成中的中间阶段的横截面图；
图34至图39绘示根据本揭露的一些实施例的半导体元件的横截面图。
【符号说明】
12 基板
14 隔离区域
100 第一元件区域
102 半导体条带
104 突出鳍
104r 凹陷
105 p阱区域
106 虚设栅极堆叠
108 栅极介电层
110 虚设栅电极
200 第二元件区域
202 半导体条带
204 突出鳍
204r 凹陷
205 n阱区域
206 虚设栅极堆叠
208 栅极介电层
210 虚设栅电极
212 底部遮罩
214 顶部遮罩
310 第一间隔层
311h 实质上水平部分
311v 实质上垂直部分
312 第一间隔层
312h 水平部分
312v 垂直部分
320 牺牲间隔膜
322 牺牲间隔膜
322' 牺牲间隔膜
332' 内虚设间隔层
330 内虚设间隔层
332 内虚设间隔层
332" 残留物
332t 最顶端
340 外虚设间隔层
342 外虚设间隔层
342' 外虚设间隔层
342" 残留物
342t 最顶端
351 栅极间隔物
352 栅极间隔物
360 牺牲间隔膜
361 牺牲间隔膜
370 内虚设间隔层
371 剩余部分
371' 残留物
380 外虚设间隔层
381 剩余部分
381' 残留物
390 第二间隔层
391 第二间隔层
392 第二间隔层
410 磊晶结构
410r 凹陷
412 磊晶结构
420p 型磊晶结构
501 第一栅极堆叠
510 层间介电层
511 栅极介电层
512 栅极介电层
521 功函数导体
522 功函数导体
531 填充导体
532 填充导体
620 梯度层/梯度氮化硅层
622 梯度氮化硅层
622' 梯度层
660 梯度层
661 梯度氮化硅层
661' 残留物
720 牺牲间隔膜
722 图案化的牺牲间隔膜
722' 掺杂的牺牲间隔膜
730 轻掺杂的间隔部分
732 图案化的轻掺杂的间隔部分
732' 轻掺杂的间隔部分
732" 残留物
740 重掺杂的间隔部分
742 图案化的重掺杂的间隔部分
742' 重掺杂的间隔部分
742" 残留物
760 掺杂的牺牲间隔膜
761 掺杂的牺牲间隔膜
770 轻掺杂的间隔部分
771 轻掺杂的间隔部分
771' 残留物
780 重掺杂的间隔部分
781 重掺杂的间隔部分
781' 残留物
S1 1步骤
S12 步骤
S13 步骤
S14 步骤
S15 步骤
S16 步骤
S17 步骤
S18 步骤
S19 步骤
S20 步骤
S21 步骤
S22 步骤
S23 步骤
S24 步骤
S25 步骤
S26 步骤
具体实施方式
以下揭示内容提供许多不同实施例或实例，以便实施本揭露的不同特征。下文描述部件及布置的具体实例以简化本揭露。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施例及/或构造之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。
根据各个示例性实施例提供了晶体管及其形成方法。根据一些实施例绘示形成晶体管的中间阶段。论述了一些实施例的一些变化。在各个视图及说明性实施例中，相同元件符号用于指代相同元件。在所示出的示例性实施例中，形成鳍式场效晶体管(Fin Field-Effect Transistor；FinFET)用作说明本揭露的概念的实例。平面晶体管亦可采用本揭露的实施例。
图1至图15绘示根据本揭露的一些实施例的晶体管形成中的中间阶段的透视图及横截面图。图1至图15所示的步骤亦在图16A及图16B所示的流程图中示意性反映。所形成的晶体管包括根据一些示例性实施例的p型晶体管(诸如p型FinFET)及n型晶体管(诸如n型FinFET)。在各个视图及说明性实施例中，相同元件符号用于指代相同元件。应理解，额外操作可以在图1至图15所示的制程之前、期间、及之后提供，且下文所描述的一些操作可针对本方法的额外实施例替代或消除。操作/制程的次序是可互换的。
图1示出初始结构的透视图。初始结构包括晶圆W，此晶圆进一步包括基板12。基板12可为半导体基板，此半导体基板可为硅基板、锗硅基板、或由其他半导体材料形成的基板。根据本揭露的一些实施例，基板12包括块状硅基板及在块状硅基板上方的磊晶锗硅(SiGe)层或锗层(其中不具有硅)。基板12可由p型或n型杂质掺杂。可形成隔离区域14(诸如浅沟槽隔离(shallow trench isolation；STI)区域)以延伸到基板12中。基板12在相邻浅沟槽隔离区域14之间的部分被称为半导体条带102及202，此等半导体条带分别在第一元件区域100及第二元件区域200中。第一元件区域100是n型晶体管区域，其中将形成一或多个n型晶体管，诸如一或多个n型FinFET。第二元件区域200是p型晶体管区域，其中将形成一或多个p型晶体管，诸如一或多个p型FinFET。因此，元件区域100可以被称为NFET(n型场效晶体管)区域，并且元件区域200可以被称为PFET(p型场效晶体管)区域。
浅沟槽隔离区域14可包括衬垫氧化物(未图示)。衬垫氧化物可由热氧化物形成，此热氧化物经由热氧化基板12的表面层来形成。衬垫氧化物亦可为使用例如原子层沉积(Atomic Layer Deposition；ALD)、高密度电浆化学气相沉积(High-Density PlasmaChemical Vapor Deposition；HDPCVD)、或化学气相沉积(Chemical Vapor Deposition；CVD)形成的所沉积氧化硅层。浅沟槽隔离区域14亦可包括在衬垫氧化物上方的介电材料，并且介电材料可使用可流动化学气相沉积(flowable chemical vapor deposition；FCVD)、旋转涂布、或类似者形成。
参见图2，凹陷浅沟槽隔离区域14，使得半导体条带102及202的顶部突出高于相邻浅沟槽隔离区域14的顶表面以形成突出鳍104及204。相应步骤在图16A所示的流程图中示出为步骤S11。蚀刻可使用干式蚀刻制程来执行，其中NH3及NF3用作蚀刻气体。在蚀刻制程期间，可产生电浆。亦可包括氩。根据本揭露的替代实施例，浅沟槽隔离区域14的凹陷使用湿式蚀刻制程来执行。例如，蚀刻化学试剂可包括稀释的HF。
在上文示出的示例性实施例中，鳍可通过任何适宜方法来图案化。例如，鳍可使用一或多个光微影制程(包括双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准制程，从而允许产生具有例如与可使用单个、直接光微影制程获得的间距相比较小的间距的图案。例如，在一个实施例中，牺牲层在基板上方形成并且使用光微影制程图案化。间隔物使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔物或心轴来图案化鳍。
突起鳍104及204的材料亦可用与基板12的材料不同的材料替代。例如，突起鳍104可由Si、SiP、SiC、SiPC、或III-V族化合物半导体(诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或类似者)形成。突起鳍204可由Si、SiGe、SiGeB、Ge、或III-V族化合物半导体(诸如InSb、GaSb、InGaSb、或类似者)形成。
参见图3A，虚设栅极堆叠106及206分别在突起鳍104及204的顶表面及侧壁上形成。相应步骤在图16A所示的流程图中示出为步骤S12。形成虚设栅极堆叠106及206包括按顺序跨鳍104及204沉积栅极介电层及虚设栅电极层，接着图案化栅极介电层及虚设栅电极层。所得虚设栅极堆叠106包括栅极介电层108及栅极介电层108上方的虚设栅电极110。类似地，虚设栅极堆叠206包括栅极介电层208及虚设栅极介电层206上方的虚设栅电极210。栅极介电层108及208可以是任何可接受的介电层，诸如氧化硅、氮化硅、类似者、或其组合，并且可使用任何可接受的制程形成，诸如热氧化、旋转制程、化学气相沉积、或类似者。虚设栅电极110及210可以是任何可接受的电极层，诸如包含多晶硅、金属、类似者、或其组合。栅电极层可以通过任何可接受的沉积制程来沉积，沉积制程诸如化学气相沉积、电浆增强化学气相沉积(PECVD)、或类似者。虚设栅极堆叠106及206中的每一个分别跨过单个或多个突起鳍104及204。虚设栅极堆叠106及206可具有分别与相应突起鳍104及204的纵向垂直的纵向。
遮罩图案可在虚设栅电极层上方形成以辅助图案化。在一些实施例中，硬遮罩图案包括在多晶硅的毯覆层上方的底部遮罩112及212以及在相应底部遮罩112及212上方的顶部遮罩114及214。硬遮罩图案由一或多层SiO2、SiCN、SiON、Al2O3、SiN、或其他适宜材料制成。在某些实施例中，底部遮罩112及212包括氮化硅，并且顶部遮罩114及214包括氧化硅。通过使用遮罩图案作为蚀刻遮罩，将虚设电极层图案化为虚设栅电极110及210，并且将毯覆栅极介电层图案化为栅极介电层108及208。
图3B绘示根据一些实施例的元件区域100及200的横截面图。横截面图结合从图3A中含有线B-B的垂直平面获得的横截面图及从图3A中含有线C-C的垂直平面获得的横截面图，其中一或多个浅沟槽隔离区域14分开元件区域100及200。示意性示出突起鳍104及204。此外，可形成p阱区域105及n阱区域205以分别延伸到突起鳍104及204中。p阱区域105及n阱区域205亦可延伸到低于突起鳍104及204的半导体基板12的主体部分中。除非另外声明，在随后图中的横截面图亦可从与图3A所示的垂直平面相同的平面获得，此等平面分别含有线B-B及C-C。
接下来，如图4所示，第一间隔层310形成为毯覆层以覆盖晶圆W。相应步骤亦在图16A所示的流程图中示出为步骤S13。在一些实施例中，第一间隔层310可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅、多孔介电材料、氢掺杂的碳氧化硅(SiOC:H)、低介电常数介电材料或其他适宜介电材料。第一间隔层310可使用例如化学气相沉积、原子层沉积、物理气相沉积或其他适宜沉积技术形成。由于毯覆式沉积的沉积，第一间隔层310包括分别在n型场效晶体管区域100及p型场效晶体管区域200中的不同部分。在一些实施例中，第一间隔层310是无氮介电层，以便在执行以蚀刻氮化硅的后续蚀刻制程期间保持实质上完整，此后续蚀刻制程将在后文更详细描述。例如，第一间隔层310可包括氧化硅、碳化硅、碳氧化硅、或其他适宜的无氮介电材料。
如图5所示，随后毯覆式形成牺牲间隔膜320以覆盖第一间隔层310。相应步骤在图16A所示的流程图中示出为步骤S14。牺牲间隔膜320是双层膜，此双层膜包括在第一间隔层310上方的内虚设间隔层330以及在内虚设间隔层330上方的外虚设间隔层340。内虚设间隔层330及外虚设间隔层340具有不同的蚀刻选择性。例如，内虚设间隔层330及外虚设间隔层340均是基于氮化物的介电层，但具有可导致不同的蚀刻选择性的不同氮原子百分比及/或不同密度。在一些特定实施例中，内虚设间隔层330及外虚设间隔层340包括氮化硅，但具有不同的硅与氮比率及/或不同密度。在本揭露中的硅与氮比率是硅原子数量与氮原子数量的原子比率。Si/N比率差及/或密度差与在内虚设间隔层330与外虚设间隔层340之间的不同蚀刻选择性相关联，这继而将促进后续蚀刻制程，此后续蚀刻制程以与其蚀刻外虚设间隔层340相比较快的蚀刻速率来蚀刻内虚设间隔层330，此后续蚀刻制程将在下文更详细描述。
在一些实施例中，内虚设间隔层330是使用例如物理气相沉积、化学气相沉积、原子层沉积、热化学气相沉积(thermal CVD；TCVD)、电浆增强化学气相沉积或其他适宜沉积技术形成的低温氮化硅层，并且外虚设间隔层340是在与形成内虚设间隔层330的温度相比较高的温度下使用例如物理气相沉积、化学气相沉积、原子层沉积、热化学气相沉积、电浆增强化学气相沉积、或其他适宜沉积技术形成的高温氮化硅层。在形成内虚设间隔层330与外虚设间隔层340之间的温度差导致在内虚设间隔层330与外虚设间隔层340之间的不同Si/N比率。更特定地，低温氮化硅层330具有与高温氮化硅层340相比较低的Si/N比率，因此导致在低温氮化硅层330与高温氮化硅层340之间的不同蚀刻选择性。
在其中内虚设间隔层330是低温氮化硅层的一些实施例中，内虚设间隔层330可以通过热化学气相沉积制程来沉积。在热化学气相沉积制程中，包含含硅前驱物气体及含氮前驱物气体的处理气体混合物在从约400℃至低于沉积高温氮化硅层340的温度达约50℃的温度的范围中的低温下在CVD腔室中热分解。若形成内虚设间隔层330的温度不低于形成高温氮化硅层340的温度达约50℃，则对于后续的选择性蚀刻制程而言，在层330与340之间的蚀刻选择性可能是不令人满意地低的。若形成内虚设间隔层330的温度低于约400℃，则内虚设间隔层330的沉积速率可能是不令人满意地低的。
在一些实施例中，含硅前驱物气体具有弱硅硅单键(亦即，Si-Si单键)以使分子能够在低温下容易地分解。可选地，含硅前驱物气体可具有键接到具有弱单键的每个硅原子的氯(Cl)原子及/或氮(N)原子。亦即，硅前驱物气体可视情况具有接续弱Si-Si单键的Si-Cl官能基及/或Si-B官能基，因此导致改进的阶梯覆盖。含硅前驱物气体包括，例如，SiH4、二硅烷、六氯二硅烷(HCD或Si2Cl6)以及有机含硅气体，诸如1,2-二乙基-四(二乙基胺基)二硅烷、1,2-二氯-四(二乙基胺基)二硅烷、六(N-吡咯烷基)二硅烷、及其他氯化或非氯化烷基胺基二或单硅烷R2N-Si(R′2)-Six(R′2)y-NR2(x＝y＝0或1；R、R’＝Cl、或甲基、或乙基、或异丙基、或其他烷基、或另一烷基胺基、或含有N的环状基团、或硅烷基团的任何组合)。在一些实施例中，含氮前驱物气体具有弱氮氮单键(亦即，N-N单键)以使氮源气体能够在低温下容易地分解。例如，含氮前驱物气体包括氨(NH3)或N2H4、组合或类似者。
在其中外虚设间隔层340是高温氮化硅层的一些实施例中，外虚设间隔层340可以通过热化学气相沉积制程在与形成内虚设间隔层330的温度相比较高的温度下沉积。在此热化学气相沉积制程中，包含含硅前驱物气体及含氮前驱物气体的处理气体混合物在从高于形成内虚设间隔层330的温度达约50℃的温度至约800℃的范围中的高温下在CVD腔室中热分解。若形成外虚设间隔层340的温度高于约800℃，则半导体材料(例如，SiGe鳍204)可能重熔。若形成外虚设间隔层340的温度不高于形成内虚设间隔层330的温度达约50℃，则对于后续的选择性蚀刻制程而言，在层330与340之间的蚀刻选择性可能是不令人满意地低的。在一些实施例中，在高温热化学气相沉积制程中使用的含硅前驱物气体及含氮前驱物气体可能与在形成内层330的低温热化学气相沉积制程中使用的前驱物气体相同。
由于如上文论述的温度差，内虚设间隔层330具有与外虚设间隔层340的Si/N比率相比较低的Si/N比率。例如，内虚设间隔层330的Si/N比率是在从约0.5至约0.9的范围中，并且外虚设间隔层330的Si/N比率是在从约1.0至约1.5的范围中。此外，在形成内虚设间隔层330与形成外虚设间隔层340之间的温度差亦导致在内虚设间隔层330与外虚设间隔层340之间的不同密度。更详细而言，内虚设间隔层330具有与外虚设间隔层340的密度相比较低的密度。例如，内虚设间隔层330的密度是在从约2.65g/cm3至约2.73g/cm3的范围中，并且外虚设间隔层340的密度是在从约2.81g/cm3至约2.89g/cm3的范围中。
观察到，氮化硅层的Si/N比率(及/或密度)越高，在使用磷酸(H3PO4)作为蚀刻剂的湿式蚀刻制程中氮化硅层的蚀刻速率越慢。例如，当在磷酸中浸泡时，具有在从约1.0至约1.5的范围中的Si/N比率及/或在从约2.81g/cm3至约2.89g/cm3的范围中的密度的外虚设间隔层340具有在从约57.3埃/分钟至约67.3埃/分钟的范围中的蚀刻速率。相比之下，当在磷酸中浸泡时，具有在从约0.5至约0.9的范围中的Si/N比率及/或在从约2.65g/cm3至约2.73g/cm3的范围中的密度的内虚设间隔层330具有在从约120埃/分钟至约130埃/分钟的范围中的蚀刻速率。因此，磷酸可以在一或多个后续蚀刻制程中用作蚀刻剂，此蚀刻剂以与蚀刻外虚设间隔层340相比较快的蚀刻速率选择性地蚀刻内虚设间隔层330。
图6绘示在p型场效晶体管区域200中图案化第一间隔层310及牺牲间隔膜320。首先，应用并图案化光阻剂PR1(例如，单层光阻剂或三层光阻剂)以覆盖n型场效晶体管区域100并使p型场效晶体管区域200未被覆盖。接下来，执行非等向性蚀刻制程以蚀刻在未覆盖的p型场效晶体管区域200中的牺牲间隔膜320及第一间隔层310，使得移除牺牲间隔膜320及第一间隔层310的水平部分，从而至少暴露出半导体鳍204的顶表面。相应步骤在图16A所示的流程图中示出为步骤S15。将在栅极堆叠206的侧壁上的第一间隔层310的剩余部分312及牺牲间隔膜320的剩余部分322组合地称为栅极间隔物352。
由于图案化，图案化的第一间隔层312具有实质上L形横截面，并且因此具有沿着半导体鳍204的顶表面延伸的实质上水平部分312h以及沿着栅极堆叠206的侧壁延伸的实质上垂直部分310v。图案化的牺牲间隔膜322具有与图案化的第一间隔层312的水平部分312h的顶表面接触的底表面、以及与图案化的第一间隔层312的垂直部分312v的侧壁接触的侧壁。此外，牺牲间隔膜322包括内虚设间隔层330的剩余部分332以及外虚设间隔层340的剩余部分342。内虚设间隔层332具有实质上L形横截面，并且外虚设间隔层342具有线性形状的横截面且沿着内虚设间隔层332的侧壁延伸。
在随后步骤中，例如，在非等向性或等向性的蚀刻步骤中，凹陷暴露的半导体鳍204，使得形成凹陷204r以延伸到半导体鳍204中。相应步骤在图16A所示的流程图中示出为步骤S16。蚀刻使用侵蚀半导体鳍204并且几乎不侵蚀栅极间隔物352的蚀刻剂执行。换言之，第一间隔层312、内虚设间隔层332及外虚设间隔层342具有与半导体鳍204相比较高的对蚀刻制程的蚀刻抗性。由此，在蚀刻步骤中，实质上未降低栅极间隔物352的高度。
在一些实施例中，凹陷半导体鳍204可通过利用电浆源及蚀刻剂气体的干式化学蚀刻来执行。电浆源可为电感耦合电浆(inductively coupled plasma；ICR)蚀刻、变压器耦合电浆(transformer coupled plasma；TCP)蚀刻、电子回旋加速器共振(electroncyclotron resonance；ECR)蚀刻、反应性离子蚀刻(reactive ionetch；RIE)、或类似者，并且蚀刻剂气体可为氟、氯、溴、其组合、或类似者，此蚀刻剂气体以与其蚀刻栅极间隔物352相比较快的蚀刻速率蚀刻半导体鳍204。在一些其他实施例中，凹陷半导体鳍204可通过湿式化学蚀刻来执行，诸如过氧化铵混合物(APM)、NH4OH、四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)、其组合、或类似者，此湿式化学蚀刻以与其蚀刻栅极间隔物352相比较快的蚀刻速率蚀刻半导体鳍204。在一些其他实施例中，凹陷半导体鳍204可通过干式化学蚀刻及湿式化学蚀刻的组合来执行。在一些实施例中，在形成凹陷204r之后，例如，在灰化步骤中，移除光阻剂PR1。
图7示出用于在p型场效晶体管区域200中形成磊晶结构420的磊晶。根据本揭露的一些实施例，磊晶结构420可使用一或多个磊晶或磊晶(epi)制程来形成，使得Si、SiGe、SiGeB、Ge、或III-V族化合物半导体(诸如InSb、GaSb、InGaSb、或类似者)可以在半导体鳍204上生长。相应步骤在图16A所示的流程图中示出为步骤S17。在一些实施例中，p型杂质(例如，硼)可在磊晶结构420中原位掺杂，使得在p型场效晶体管区域200中形成的所得FinFET是p型FinFET。在一些实施例中，磊晶结构420的晶格常数与半导体鳍204的晶格常数不同，使得在磊晶结构420之间的通道区域可以由磊晶结构420发生应变或应力，以改进半导体元件的载子移动率并且增强元件元件效能。磊晶制程包括CVD沉积技术(例如，PECVD、气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他适宜制程。磊晶制程可使用气体及/或液体前驱物，此等前驱物与半导体鳍204的组成物相互作用。
若在磊晶制程期间光阻剂PR1(如图6所示)保持覆盖n型场效晶体管区域100，磊晶制程(例如，在PECVD制程中的电浆)可能导致对光阻剂PR1的破坏。在光阻剂灰化制程之后，此种破坏可能导致在n型场效晶体管区域100上增加光阻剂浮渣(或残留物)。然而，因为在磊晶生长磊晶结构420之前移除光阻剂PR1，可以减少在n型场效晶体管区域100中的光阻剂浮渣。
接下来，蚀刻牺牲间隔膜320及322，并且在图8中示出所得结构。相应步骤在图16A所示的流程图中示出为步骤S18。根据本揭露的一些实施例，蚀刻牺牲间隔膜320及322包括选择性蚀刻制程，此选择性蚀刻制程以与其蚀刻晶圆W上的其他材料相比较快的速率蚀刻牺牲间隔膜320及322。特定而言，蚀刻剂经选择以与其蚀刻第一间隔层310及312相比较快的速率蚀刻牺牲间隔膜320及322。换言之，牺牲间隔膜320及322具有与第一间隔层310及312相比较低的对在蚀刻制程中使用的蚀刻剂的蚀刻抗性。以此方式，在蚀刻制程期间，第一间隔层310及312保持实质上完整。
在一些实施例中，例如，用于选择性蚀刻牺牲间隔膜320及322的蚀刻剂包括磷酸(H3PO4)。更详细而言，蚀刻制程包括在给定温度下在磷酸浴中浸泡晶圆W达给定持续时间。选择蚀刻持续时间，使得牺牲间隔膜320实质上完全从n型场效晶体管区域100移除，但归因于间隙的深宽比，在p型场效晶体管区域200中的牺牲间隔膜322的部分322’仍余留在第一间隔层312与磊晶结构420之间的间隙中。剩余的牺牲间隔膜322’包括内虚设间隔层332的剩余部分332’及外虚设间隔层342的剩余部分342’。如先前论述，因为内虚设间隔层332具有与外虚设间隔层342相比较低的Si/N比率及/或较低的密度，磷酸可以以与其蚀刻外虚设间隔层342相比较快的速率蚀刻内虚设间隔层332。换言之，外虚设间隔层342具有与内虚设间隔层332相比较高的对磷酸的蚀刻抗性。因此，在磷酸浴中浸泡晶圆W之后，剩余的外虚设间隔层342’具有与剩余的内虚设间隔层332’的最顶端332t相比较高的最顶端342t。此外，磊晶结构420的侧壁保持由外虚设间隔层342’覆盖。由此，可以保护磊晶结构420的侧壁在后续步骤(例如，如图16B所示的步骤S23)中不受另一磷酸蚀刻的影响，这将在后文更详细描述。
图9绘示在晶圆W上方毯覆式形成另一牺牲间隔膜360。相应步骤在图16B所示的流程图中示出为步骤S19。双层虚设间隔膜360包括内虚设间隔层370以及在内虚设间隔层370上方的外虚设间隔层380。内虚设间隔层370具有与外虚设间隔层380的蚀刻选择性不同的蚀刻选择性。在一些实施例中，内虚设间隔层370及外虚设间隔层380包括氮化硅，但内虚设间隔层370具有与外虚设间隔层380相比较低的Si/N比率及/或较低的密度，这继而将促进在后续步骤中使用磷酸作为蚀刻剂以与蚀刻外虚设间隔层380相比较快的速率蚀刻虚设间隔层370，这将在下文更详细描述。在一些实施例中，内虚设间隔层370是使用实质上与先前关于内虚设间隔层330论述的制程条件相同的制程条件形成的低温氮化硅层，并且因此本文出于简便缘故不论述内虚设间隔层370的形成。在一些实施例中，外虚设间隔层380是使用实质上与先前关于外虚设间隔层340论述的制程条件相同的制程条件形成的高温氮化硅层，并且因此本文出于简便缘故不论述内虚设间隔层380的形成。
如图9所示，牺牲间隔膜360覆盖p型磊晶结构420，因此在后续步骤(例如，如图11所示的磊晶步骤)中防止n型磊晶结构在p型磊晶结构420上磊晶生长。要注意，若跳过从n型场效晶体管区域100移除先前的牺牲间隔膜320(亦即，图16A中的流程图中示出的步骤S18)，则沉积牺牲间隔膜360将导致n型场效晶体管区域100中的双牺牲间隔膜320及360，这继而将在栅极堆叠106的侧壁上形成与图9所示由单个牺牲间隔膜360形成的垂直间隔物相比较厚的垂直间隔物。较厚的垂直间隔物将增加在鳍104中随后形成的凹陷之间的距离，这继而将导致在鳍104上的不令人满意的源极/漏极邻近度(亦即，在鳍104上随后形成的n型磊晶结构之间的不令人满意的距离)。然而，因为从n型场效晶体管区域100移除先前的牺牲间隔膜320，稍后的牺牲间隔膜360可以在n型场效晶体管区域100中的第一间隔层310上直接形成，这继而将导致在鳍104上的令人满意的源极/漏极邻近度(亦即，在鳍104上随后形成的n型磊晶结构之间的令人满意的距离(如图11所示))。
图10绘示在n型场效晶体管区域100中图案化第一间隔层310及牺牲间隔膜360。首先，应用并图案化光阻剂PR2(例如，单层光阻剂或三层光阻剂)以覆盖p型场效晶体管区域200，并且使n型场效晶体管区域100未被覆盖。接下来，执行非等向性蚀刻制程以蚀刻在未覆盖的n型场效晶体管区域100中的牺牲间隔膜360及第一间隔层310，使得移除牺牲间隔膜360及第一间隔层310的水平部分，从而至少暴露出半导体鳍104的顶表面。相应步骤在图16B所示的流程图中示出为步骤S20。将在栅极堆叠106的侧壁上的第一间隔层310的剩余部分311及牺牲间隔膜360的剩余部分361组合地称为栅极间隔物351。
由于图案化，图案化的第一间隔层311具有实质上L形横截面，并且因此具有沿着半导体鳍104的顶表面延伸的实质上水平部分311h以及沿着栅极堆叠106的侧壁延伸的实质上垂直部分311v。图案化的牺牲间隔膜361具有与图案化的第一间隔层311的水平部分311h的顶表面接触的底表面、以及与图案化的第一间隔层311的垂直部分311v的侧壁接触的侧壁。此外，牺牲间隔膜361包括内虚设间隔层370的剩余部分371以及外虚设间隔层380的剩余部分381。内虚设间隔层371具有实质上L形横截面，并且外虚设间隔层381具有线性形状的横截面且沿着内虚设间隔层371的侧壁延伸。
在随后步骤中，例如，在非等向性或等向性的蚀刻步骤中，凹陷暴露的半导体鳍104，使得形成凹陷104r以延伸到半导体鳍104中。相应步骤在图16B所示的流程图中示出为步骤S21。蚀刻使用侵蚀半导体鳍104并且几乎不侵蚀栅极间隔物351的蚀刻剂执行。由此，在蚀刻步骤中，实质上未降低栅极间隔物351的高度。示例蚀刻制程及蚀刻剂实质上与先前关于凹陷半导体鳍204所论述者相同，并且因此此等蚀刻制程及蚀刻剂出于简便缘故在本文中不重复。在形成凹陷104r之后，例如，在灰化步骤中，移除光阻剂PR2。
图11绘示用于在n型场效晶体管区域100中形成磊晶结构410的磊晶。根据本揭露的一些实施例，磊晶结构410可由n型杂质(例如，磷)原位掺杂，使得在n型场效晶体管区域100中形成的所得FinFET是n型FinFET。相应步骤在图16B所示的流程图中示出为步骤S22。在一些实施例中，磊晶结构410可包括Si、SiP、SiC、SiPC、或III-V族化合物半导体，诸如InP、GaAs、AlAs、InAs、InAlAs、InGaAs、或类似者。在其中磊晶结构410包括SiP的一些实施例中，磊晶结构410可以被称为含磷半导体结构。在一些实施例中，磊晶结构410的晶格常数与半导体鳍104的晶格常数不同，使得在磊晶结构410之间的通道区域可以由磊晶结构410发生应变或应力，以改进半导体元件的载子移动率并且增强元件效能。磊晶制程包括CVD沉积技术(例如，PECVD、气相磊晶(VPE)及/或超高真空CVD(UHV-CVD))、分子束磊晶及/或其他适宜制程。磊晶制程可使用气体及/或液体前驱物，此等前驱物与半导体鳍104的组成物相互作用。
在一些实施例中，保护盖412可以视情况使用例如磊晶制程在磊晶结构410上方形成，此磊晶制程使用气体及/或液体前驱物，此等前驱物与n型磊晶结构410的组成物相互作用。在用于蚀刻双层虚设间隔膜的后续蚀刻制程中，保护盖412具有与磊晶结构410相比较慢的蚀刻速率，因此减少由后续蚀刻制程造成的对磊晶结构410的破坏。例如，在其中双层虚设间隔膜在后续步骤中使用磷酸蚀刻的一些实施例中，磷酸将以与其蚀刻其他半导体材料(例如，Si、SiGe及等等)相比较快的蚀刻速率蚀刻SiP，这继而可能造成对磊晶结构410(若此等磊晶结构由SiP制成)的破坏。此种破坏将导致SiP体积损失并且因此导致增加源极/漏极接触电阻。由此，保护盖412可由无磷半导体材料(例如，不具有磷的纯硅)制成，此无磷半导体材料具有与磊晶结构410相比较低的磷原子浓度，以便减少由后续蚀刻制程使用磷酸造成的对磊晶结构410的破坏。
接下来，蚀刻牺牲间隔膜360、361、及322’，并且在图12中示出所得结构。相应步骤在图16B所示的流程图中示出为步骤S23。根据本揭露的一些实施例，蚀刻牺牲间隔膜360、361及322’包括选择性蚀刻制程，此选择性蚀刻制程以与其蚀刻晶圆W上的其他材料相比较快的速率蚀刻牺牲间隔膜360、361及322’。特定而言，选择蚀刻剂以与其蚀刻第一间隔层311及312相比较快的速率蚀刻牺牲间隔膜360、361及322’。换言之，牺牲间隔膜360、361及322’具有与第一间隔层311及312相比较低的对在蚀刻制程中使用的蚀刻剂的蚀刻抗性。以此方式，在蚀刻制程期间，第一间隔层311及312保持实质上完整。
例如，用于选择性蚀刻牺牲间隔膜360、361及322’的蚀刻剂包括磷酸(H3PO4)。更详细而言，蚀刻制程包括在给定温度下在磷酸浴中浸泡晶圆W达给定持续时间。在一些实施例中，在步骤S23处在磷酸中浸泡晶圆W的持续时间与在步骤S18处相比较长，以便产生在凸起的n型磊晶结构410与第一间隔层311之间的气孔AG1以及在凸起的p型磊晶结构420与第一间隔层312之间的气孔AG2。此等气孔AG1及AG2具有高深宽比，使得气孔AG1及AG2将不由后续沉积的间隔层390填充(如图13所示)。例如，气孔AG1每一者皆具有宽度W1及深度D1，并且深度D1与宽度W1的深宽比是在从约5:1至约8:1的范围中。类似地，气孔AG2每一者皆具有宽度W2及深度D2，并且深度D2与宽度W2的深宽比是在从约5:1至约8:1的范围中。
如先前论述，因为外虚设间隔层381、380及342’具有与内虚设间隔层371、370及332’相比较高的Si/N比率及/或较高的密度，磷酸以与其蚀刻内虚设间隔层371、370及332’相比较慢的蚀刻速率蚀刻外虚设间隔层381、380及342’。换言之，外虚设间隔层381、380及342’具有与内虚设间隔层371、370及332’相比较高的对磷酸的蚀刻抗性。因此，在其中磊晶结构410由SiP制成的一些实施例中，外虚设间隔层381可以减少由磷酸造成的对SiP磊晶结构410的破坏，这继而将减少SiP体积损失并且因此改进源极/漏极接触电阻。
此外，如先前论述，无磷保护盖412具有与SiP磊晶结构410相比较高的对磷酸的蚀刻抗性。由此，保护盖412亦可以减少由磷酸造成的对相应SiP磊晶结构410的破坏。在一些实施例中，保护盖412可在蚀刻制程期间消耗，并且因此在蚀刻制程之后，SiP磊晶结构410可不由相应保护盖412覆盖。
另外，在图16A及图16B所示的流程图中，注意到，p型磊晶结构420经历双磷酸蚀刻制程(步骤S18及S23)，但SiP磊晶结构410经历单磷酸蚀刻制程(步骤S23)。因此，在图16A及图16B所示的流程图中，与p型磊晶结构420相比，SiP磊晶结构410在磷酸中浸泡达较短持续时间，这继而将进一步减少由磷酸造成的对SiP磊晶结构410的破坏。
如图12所示，在磷酸蚀刻制程之后，外虚设间隔层381的残留物381’可余留在磊晶结构410的侧壁的上部上，并且内虚设间隔层371的残留物371’可余留在磊晶结构410的侧壁的下部上。因为残留物381’是高温氮化硅层的残余且残留物371’是低温氮化硅层的残余，残留物381’具有与残留物371’相比较高的Si/N比率及/或较高的密度。因为外虚设间隔残留物381’及内虚设间隔残留物371’是与第一间隔层311保形的保形层370及380(如图9所示)的残余，外虚设间隔残留物381’及内虚设间隔残留物371’可形成实质上与第一间隔层311的水平部分311h的顶表面平行的介面IF1。因此，残留物371’及381’可证明与如图9所示的牺牲间隔膜360类似的牺牲间隔膜用于制造半导体元件。在一些实施例中，因为内虚设间隔残留物371’是处于难以蚀刻的气孔AG1的底部，内虚设间隔残留物371’具有与外虚设间隔残留物381’的宽度相比较大的宽度。此外，内虚设间隔残留物371’的宽度随着距第一间隔层311的水平部分311h的距离增加而减小，并且外虚设间隔残留物381’的宽度随着距内虚设间隔残留物371’的距离增加而减小。
类似地，在磷酸蚀刻制程之后，外虚设间隔层342’的残留物342”可余留在磊晶结构420的侧壁的上部上，并且内虚设间隔层332’的残留物332”可余留在磊晶结构420的侧壁的下部上。因为残留物342”是高温氮化硅层的残余且残留物332”是低温氮化硅层的残余，残留物342”具有与残留物332”相比较高的Si/N比率及/或较高的密度。因为外虚设间隔残留物342”及内虚设间隔残留物332”是与第一间隔层312保形的保形层340及330(如图5所示)的残余，外虚设间隔残留物342”及内虚设间隔残留物332”可形成实质上与第一间隔层312的水平部分312h的顶表面平行的介面IF2。因此，残留物332”及342”可证明与图5所示的牺牲间隔膜320类似的牺牲间隔膜用于制造半导体元件。在一些实施例中，因为内虚设间隔残留物332”是处于难以蚀刻的气孔AG2的底部，内虚设间隔残留物322”具有与外虚设间隔残留物342”的宽度相比较大的宽度。此外，内虚设间隔残留物332”的宽度随着距第一间隔层312的水平部分312h的距离增加而减小，并且外虚设间隔残留物342”的宽度随着距内虚设间隔残留物332”的距离增加而减小。
此外，在其中n型磊晶结构410包括SiP的一些实施例中，磷酸蚀刻可导致在SiP磊晶结构410的顶部拐角中的凹陷410r。相比之下，在其中p型磊晶结构420包括SiGe的一些实施例中，因为磷酸几乎不侵蚀SiGe磊晶结构420，SiGe磊晶结构420的顶部拐角可不具有凹陷。因此，SiGe磊晶结构420可具有从顶部虚设间隔残留物342”向上延伸的实质上垂直的侧壁，并且SiP磊晶结构410可具有在顶部间隔残留物381’之上的凹陷410r。
接下来，如图13所示，第二间隔层390形成为毯覆层以覆盖晶圆W，使得有高深宽比的气孔AG1及AG2具可被密封，但不由第二间隔层390填充。相应步骤亦在图16B所示的流程图中示出为步骤S24。在一些实施例中，第二间隔层390可包括氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮碳氧化硅、碳氧化硅、多孔介电材料、氢掺杂的碳氧化硅(SiOC:H)、低介电常数介电材料或其他适宜介电材料。第二间隔层390可使用例如CVD、ALD、PVD或其他适宜沉积技术形成。因为第二间隔层390在形成气孔AG1及AG2之后使用磷酸形成，含氮材料(例如，氮化硅)可以经选择以形成第二间隔层390。由此，第二间隔层390具有与无氮间隔层310不同的介电材料。
由于毯覆式沉积的沉积，第二间隔层390包括在n型场效晶体管区域100中并且密封气孔AG1的部分391、以及在p型场效晶体管区域200中并且密封气孔AG2的另一部分392。因为气孔AG1及AG2是介电材料的空隙但用具有与其他介电材料(例如，氧化硅、氮化硅及等等)相比极低的介电常数(约1)的空气填充，可以减少在半导体元件中的寄生电容，因此改进电阻电容(RC)时间延迟。
其后，如图14所示，层间介电(interlayer dielectric；ILD)层510在第二间隔层390上方形成，接着执行CMP制程以移除层间介电层510的过量材料，从而暴露虚设栅电极110及210。相应步骤在图16B所示的流程图中示出为步骤S25。CMP制程可平坦化层间介电层510的顶表面与虚设栅极堆叠106、206，第一间隔层311、312，以及第二间隔层391及392的顶表面。在一些实施例中，层间介电层510可包括氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BPSG)、低介电常数介电材料及/或其他适宜介电材料。低介电常数介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双-苯并环丁烯(BCB)或聚酰亚胺。层间介电层510可使用例如CVD、ALD、旋涂玻璃(SOG)或其他适宜技术形成。在一些实施例中，因为分别覆盖磊晶结构410、420的第二间隔层391及392可以用作接触蚀刻终止层(contact etch stop layer；CESL)，接触蚀刻终止层在磊晶结构410、420与层间介电层510之间不存在。在一些其他实施例中，额外接触蚀刻终止层在第二间隔层391及392上方形成，接着在接触蚀刻终止层上方形成层间介电层510。
接下来，如图15所示，第一虚设栅极堆叠106及第二虚设栅极堆叠206分别用第一栅极堆叠501及第二栅极堆叠502替代。相应步骤示出为图16B所示的步骤S26。栅极替代制程包括使用一或多个选择性蚀刻制程移除第一虚设栅极堆叠106及第二虚设栅极堆叠206以形成具有垂直的第一间隔层311v作为其在n型场效晶体管区域100中的侧壁的栅极沟槽、以及具有垂直的第一间隔层312v作为其在p型场效晶体管区域200中的侧壁的栅极沟槽，接着在栅极沟槽中形成第一栅极堆叠501及第二栅极堆叠502。
栅极堆叠501可包括栅极介电层511、在栅极介电层511上的功函数导体521以及在功函数导体521上的填充导体531。类似地，栅极堆叠502可包括栅极介电层512、功函数导体522及填充导体532。在一些实施例中，例如，栅极介电层511及512可包括高介电常数介电材料，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或其组合。在一些实施例中，栅极介电层511及512可包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3，STO)、氧化钡钛(BaTiO3，BTO))、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)、及其组合。在替代实施例中，栅极介电层511及512可具有多层结构，诸如一层氧化硅(例如，介面层)以及另一层高介电常数材料。
功函数导体521及522可包括功函数金属以提供用于栅极堆叠501及502的适宜功函数。例如，功函数导体521可包括用于在n型场效晶体管区域100上形成n型FinFET的一或多种n型功函数金属(N-金属)。n型功函数金属可示例性包括但不限于铝化钛(TiAl)、铝氮化钛(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物及/或其他适宜材料。另一方面，功函数导体522可包括用于在p型场效晶体管区域200上形成p型FinFET的一或多种p型功函数金属(P-金属)。p型功函数金属可示例性包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物及/或其他适宜材料。填充导体531及532分别填充功函数导体521及522中的凹陷。填充导体531及532可示例性包括但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他适宜材料。
形成栅极堆叠501及502的示例性方法可包括沉积毯覆式栅极介电层、在毯覆式栅极介电层上方沉积一或多个功函数导体层、从n型场效晶体管区域100或p型场效晶体管区域200移除功函数导电层的部分、在功函数导体层上方形成填充导体层、以及执行CMP制程以移除填充导体层、功函数导体层及栅极介电层在栅极沟槽外部的过量材料。
尽管上文论述的实施例使用高温SiN层及低温SiN层作为牺牲间隔膜，但本揭露的一些其他实施例可以使用不同方法形成牺牲间隔膜。图17至图23绘示根据本揭露的一些其他实施例的用于制造晶体管的各个阶段的示例性横截面图。应理解，额外操作可以在由图17至图23所示的制程之前、期间及之后提供，且可替代或消除下文所描述的一些操作以获得本方法的额外实施例。操作/制程的次序是可互换的。可在以下实施例中采用如图1至图15所描述的相同或类似的构造、材料、制程及/或操作，且可省略详细说明。
在形成如图4所示的结构之后，如图17所示，毯覆式形成梯度层620以覆盖第一间隔层310。在一些实施例中，梯度层620是在随着时间流逝增加的温度下使用沉积制程形成的氮化硅层。增加的温度导致具有梯度Si/N比率及/或梯度密度的氮化硅层。更详细而言，梯度氮化硅层620的Si/N比率随着距第一间隔层310的距离增加而增加。以此方式，梯度氮化硅层620在梯度氮化硅层620最远离(远端)第一间隔层310的部分处具有最大Si/N比率及/或最大密度，并且在梯度氮化硅层620最靠近(近端)第一间隔层310的部分处具有最小Si/N比率及/或最小密度。在本揭露的一些实施例中，梯度氮化硅层620可以用作牺牲间隔膜。
例如，在形成梯度氮化硅层620之后的后续制程包括使用光阻剂遮蔽n型场效晶体管区域100、在p型场效晶体管区域200中蚀刻第一间隔层310及梯度氮化硅层620以形成暴露出半导体鳍204的图案化的第一间隔层312及图案化的梯度氮化硅层622、凹陷半导体鳍204、从n型场效晶体管区域100移除光阻剂、以及从凹陷的半导体鳍204磊晶生长p型磊晶结构420。在图18中图示了所得结构。此等制程步骤与如图16A所示的流程图中的步骤S15-S17类似，并且因此出于简便缘故不重复。
接下来，蚀刻梯度氮化硅层620及622，并且在图19中示出所得结构。在一些实施例中，蚀刻制程使用磷酸作为蚀刻剂。更详细而言，蚀刻制程包括在给定温度下在磷酸浴中浸泡晶圆W达给定持续时间。选择蚀刻持续时间，使得梯度氮化硅层620实质上完全从n型场效晶体管区域100移除，但归因于间隙的深宽比，在p型场效晶体管区域200中的牺牲间隔膜622的部分622’仍余留在第一间隔层312与磊晶结构420之间的间隙中。如先前论述，氮化硅的Si/N比率(或密度)越高，在磷酸蚀刻制程中氮化硅的蚀刻速率越慢。因为梯度层622’具有随着距第一间隔层310的距离增加而增加的Si/N比率及/或密度，梯度层622’在梯度层622’最靠近磊晶结构420的部分处具有最大Si/N比率及/或密度，并且在梯度层622’最远离磊晶结构420的部分处具有最小Si/N比率及/或密度。因此，在磷酸蚀刻制程之后，梯度层622’具有从磊晶结构420向下延伸的向下倾斜的侧壁SW。
图20示出在晶圆W上方毯覆式形成另一梯度层660。与梯度层620类似，梯度层660可为使用沉积制程在随着时间流逝增加的温度下形成的氮化硅层，因此导致梯度氮化硅层660的Si/N比率随着距第一间隔层310的距离增加而增加。以此方式，梯度氮化硅层660在梯度氮化硅层660最远离(远端)第一间隔层310的部分处具有最大Si/N比率及/或最大密度，并且在梯度氮化硅层660最靠近(近端)第一间隔层310的部分处具有最小Si/N比率及/或最小密度。梯度氮化硅层620可以用作另一牺牲间隔膜。
例如，在形成梯度氮化硅层660之后的后续制程包括使用光阻剂遮蔽p型场效晶体管区域200、在n型场效晶体管区域100中蚀刻第一间隔层310及梯度氮化硅层660以形成暴露出半导体鳍104的图案化的第一间隔层311及图案化的梯度氮化硅层661、凹陷半导体鳍104、从p型场效晶体管区域200移除光阻剂、以及从凹陷的半导体鳍104磊晶生长n型磊晶结构410。在图21中图示了所得结构。此等制程步骤与如图16B所示的流程图中的步骤S20-S22类似，并且因此出于简便缘故不重复。
接下来，蚀刻梯度氮化硅层660、661及662，因此导致气孔AG1及AG2。在图22中示出所得结构。根据本揭露的一些实施例，蚀刻梯度氮化硅层660、661及622’包括使用磷酸的蚀刻制程，此蚀刻制程以与其蚀刻晶圆W上的其他材料(例如，第一间隔层311及312)相比较快的速率蚀刻梯度氮化硅层660、661及622’。此外，因为梯度氮化硅层660、661及622’的最外部分具有与梯度氮化硅层660、661及622’的内部相比较高的Si/N比率及/或密度，磷酸以与其蚀刻梯度氮化硅层660、661及662’的内部相比较慢的蚀刻速率蚀刻梯度氮化硅层660、661及662’的最外部分。因此，氮化硅层661的最外部分可以减少由磷酸造成的对磊晶结构410的破坏。
在磷酸蚀刻制程之后，梯度氮化硅层661的残留物661’余留在磊晶结构410的侧壁上，并且梯度氮化硅层622’的残留物622”余留在磊晶结构420的侧壁上。残留物661’具有随着距第一间隔层311的水平部分311h的顶表面的距离增加而增加的梯度Si/N比率及/或密度。类似地，残留物622”具有随着距第一间隔层312的水平部分312h的顶表面的距离增加而增加的梯度Si/N比率及/或密度。梯度氮化硅残留物661’可证明与图20所示的牺牲间隔膜660类似的牺牲间隔膜用于制造半导体元件，并且梯度氮化硅残留物622”可证明与图17所示的牺牲间隔膜620类似的牺牲间隔膜用于制造半导体元件。
例如，在形成气孔AG1及AG2之后的后续制程包括形成第二间隔层390以密封气孔AG1及AG2、在第二间隔层390上方形成层间介电层510、以及分别用栅极堆叠501及502替代虚设栅极堆叠106及206。在图23中图示了所得结构。此等制程步骤与如图16B所示的流程图中的步骤S24-S26类似，并且因此出于简便缘故不重复。
图24至图33绘示根据本揭露的一些其他实施例的用于制造晶体管的各个阶段的示例性横截面图。应理解，额外操作可以在由图24至图33所示的制程之前、期间及之后提供，且可替代或消除下文所描述的一些操作，以获得本方法的额外实施例。操作/制程的次序是可互换的。可在以下实施例中采用如图1至图15所描述的相同或类似的构造、材料、制程及/或操作，且可省略详细说明。
在形成如图4所示的结构之后，如图24所示，毯覆式形成牺牲间隔膜720以覆盖第一间隔层310。在一些实施例中，牺牲间隔膜720包括氮化硅、氧化硅或其他适宜介电材料，其可以使用CVD、PVD、ALD或其他适宜沉积技术来形成。
接下来，如图25所示，在牺牲间隔膜720上方形成掺杂剂源层DS1。例如，在掺杂剂源层DS1中的掺杂剂包括碳、硼或可增加在掺杂的氮化硅中对磷酸的蚀刻抗性的其他适宜材料。例如，掺杂剂源层DS1可使用CVD、PVD、ALD或其他适宜沉积技术形成。在一些实施例中，在掺杂剂源层DS1中的掺杂剂的原子百分比可实质上等于或大于约90％。在一些实施例中，掺杂剂源层DS1可以是实质上纯的掺杂剂层。
接下来，如图26所示，执行退火制程AL1以驱使掺杂剂从掺杂剂源层DS1扩散到牺牲间隔膜720中，因此将牺牲间隔膜720的外部转换为重掺杂的间隔部分740并且将牺牲间隔膜720的内部转换为轻掺杂的间隔部分730，其中归因于热扩散的性质，重掺杂的间隔部分740具有与轻掺杂的间隔部分730相比较高的掺杂剂浓度(或杂质浓度)。如先前论述，选择掺杂剂物质，使得掺杂的氮化硅具有与未掺杂的氮化硅相比较慢的在磷酸蚀刻制程中的蚀刻速率。由此，掺杂剂浓度越高，在磷酸蚀刻制程中的蚀刻速率越慢。由此，重掺杂的间隔部分740具有与轻掺杂的间隔部分730相比较高的对磷酸蚀刻制程的蚀刻抗性。
在一些实施例中，重掺杂的间隔部分740可具有梯度掺杂剂浓度，归因于热扩散的性质，此梯度掺杂剂浓度随着距轻掺杂的间隔部分730的距离增加而增加。类似地，轻掺杂的间隔部分730可具有梯度掺杂剂浓度，归因于热扩散的性质，此梯度掺杂剂浓度随着距重掺杂的间隔部分740的距离增加而减小。在一些实施例中，在退火制程AL1制程之后使用适宜蚀刻制程移除，掺杂剂源层DS1。在一些其他实施例中，未移除掺杂剂源层DS1。
例如，在退火制程AL1之后的后续制程包括使用光阻剂遮蔽n型场效晶体管区域100、在p型场效晶体管区域200中蚀刻第一间隔层310及牺牲间隔膜720以形成图案化的第一间隔层312以及具有图案化的轻掺杂的间隔部分732及图案化的重掺杂的间隔部分742的图案化的牺牲间隔膜722、凹陷半导体鳍204，从n型场效晶体管区域100移除光阻剂、以及从凹陷的半导体鳍204磊晶生长p型磊晶结构420。在图27中图示了所得结构。此等制程步骤与如图16A所示的流程图中的步骤S15-S17类似，并且因此出于简便缘故不重复。
接下来，蚀刻掺杂的牺牲间隔膜720及722，并且在图28中示出所得结构。在一些实施例中，蚀刻制程使用磷酸作为蚀刻剂。更详细而言，蚀刻制程包括在给定温度下在磷酸浴中浸泡晶圆W达给定持续时间。选择蚀刻持续时间，使得掺杂的牺牲间隔膜720实质上完全从n型场效晶体管区域100移除，但归因于间隙的深宽比，在p型场效晶体管区域200中掺杂的牺牲间隔膜722的部分722’仍余留在第一间隔层312与磊晶结构420之间的间隙中，其中掺杂的牺牲间隔膜722包括轻掺杂的间隔部分732的剩余部分732’以及重掺杂的间隔部分742的剩余部分742’。
接下来，如图29所示，另一牺牲间隔膜760及另一掺杂剂源层DS2按顺序在晶圆W上方形成。在一些实施例中，牺牲间隔膜760包括氮化硅、氧化硅或其他适宜介电材料，并且例如，掺杂剂源层DS2包括碳、硼或其他适宜材料，当使用磷酸蚀刻掺杂的氮化硅时，此等材料可导致在掺杂的氮化硅中增加的蚀刻抗性。在一些实施例中，在掺杂剂源层DS2中掺杂剂的原子百分比可实质上等于或大于约90％。在一些实施例中，掺杂剂源层DS2可以是实质上纯的掺杂剂层。在一些实施例中，牺牲间隔膜760具有与牺牲间隔膜720相同的材料，并且掺杂剂源层DS2具有与掺杂剂源层DS1相同的掺杂剂。
接下来，如图30所示，执行另一退火制程AL2以驱使掺杂剂从掺杂剂源层DS2扩散到牺牲间隔膜760中，因此将牺牲间隔膜760的外部转换为重掺杂的间隔部分780并且将牺牲间隔膜760的内部转换为轻掺杂的间隔部分770，其中归因于热扩散的性质，重掺杂的间隔部分780具有与轻掺杂的间隔部分770相比较高的掺杂剂浓度。重掺杂的间隔部分780具有与轻掺杂的间隔部分770相比较高的对磷酸蚀刻制程的蚀刻抗性。
在一些实施例中，重掺杂的间隔部分780可具有梯度掺杂剂浓度，归因于热扩散的性质，此梯度掺杂剂浓度随着距轻掺杂的间隔部分770的距离增加而增加。类似地，轻掺杂的间隔部分770可具有梯度掺杂剂浓度，归因于热扩散的性质，此梯度掺杂剂浓度随着距重掺杂的间隔部分780的距离增加而减小。在一些实施例中，在退火制程AL2制程之后，使用适宜蚀刻制程移除掺杂剂源层DS2。在一些其他实施例中，未移除掺杂剂源层DS2。
例如，在退火制程AL2之后的后续制程包括使用光阻剂遮蔽p型场效晶体管区域200、在未遮蔽的n型场效晶体管区域100中蚀刻第一间隔层310及掺杂的牺牲间隔膜760以形成图案化的第一间隔层311及具有图案化的轻掺杂的间隔部分771及图案化的重掺杂的间隔部分781的图案化的掺杂的牺牲间隔膜761、凹陷半导体鳍104、从p型场效晶体管区域200移除光阻剂、以及在凹陷的半导体鳍104上磊晶生长n型磊晶结构410及保护盖412。在图31中图示了所得结构。此等制程步骤与如图16B所示的流程图中的步骤S20-S22类似，并且因此出于简便缘故不重复。
接下来，蚀刻掺杂的牺牲间隔膜760、761及722’，因此导致气孔AG1及AG2。在图32中示出所得结构。根据本揭露的一些实施例，蚀刻掺杂的牺牲间隔膜760、761及722’包括使用磷酸的蚀刻制程，磷酸以与其蚀刻轻掺杂的间隔部分770、771及732’相比较慢的蚀刻速率蚀刻重掺杂的间隔部分780、781及742’。因此，重掺杂的间隔部分781可以减少由磷酸造成的对磊晶结构410的破坏。
如图32所示，在磷酸蚀刻制程之后，轻掺杂的间隔部分771的残留物771’以及重掺杂的间隔部分781的残留物781’余留在磊晶结构410的侧壁上。残留物781’可具有与残留物771’相比较高的杂质浓度(例如，碳浓度或硼浓度)。此外，残留物781’可具有随着距残留物771’的距离增加而增加的梯度杂质浓度，并且残留物771’具有随着距残留物781’的距离增加而减小的梯度杂质浓度。此等掺杂的间隔残留物771’及781’可证明与使用如图29及图30所示的步骤形成的掺杂的牺牲间隔膜760类似的掺杂的牺牲间隔膜用于制造半导体元件。
类似地，在磷酸蚀刻制程之后，轻掺杂的间隔部分732’的残留物732”以及重掺杂的间隔部分742’的残留物742”余留在磊晶结构420的侧壁上。残留物742”可具有与残留物732”相比较高的杂质浓度(例如，碳浓度或硼浓度)。此外，残留物742”可具有随着距残留物732”的距离增加而增加的梯度杂质浓度，并且残留物732”具有随着距残留物742”的距离增加而减小的梯度杂质浓度。此等掺杂的间隔残留物742”及732”可证明与使用如图24至图26所示的步骤形成的掺杂的牺牲间隔膜720类似的掺杂的牺牲间隔膜用于制造半导体元件。
例如，在形成气孔AG1及AG2之后的后续制程包括形成第二间隔层390以密封气孔AG1及AG2、在第二间隔层390上方形成层间介电层510、以及分别用栅极堆叠501及502替代虚设栅极堆叠106及206。在图33中图示了所得结构。此等制程步骤与如图16B所示的流程图中的步骤S24-S26类似，并且因此出于简便缘故不重复。
图34绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图34图示了与图15实质上相同的结构，但低温氮化硅残留物332”及高温氮化硅残留物342”用梯度氮化硅残留物622”(如图23所示)替代。如图34所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及形成梯度氮化硅层作为牺牲间隔膜，并且步骤S19涉及形成低温SiN层及高温SiN层的双层膜作为另一牺牲间隔膜。
图35绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图35图示了与图15实质上相同的结构，但低温氮化硅残留物332”及高温氮化硅残留物342”分别用轻掺杂的残留物732”及重掺杂的残留物742”(如图33所示)替代。如图35所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及使用热扩散制程形成轻掺杂的层及重掺杂的层作为牺牲间隔膜，并且步骤S19涉及形成低温SiN层及高温SiN层的双层膜作为另一牺牲间隔膜。
图36绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图36图示了与图15实质上相同的结构，但低温氮化硅残留物371’及高温氮化硅残留物381’分别用梯度氮化硅残留物661’(如图23所示)替代。如图36所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及形成低温SiN层及高温SiN层的双层膜作为牺牲间隔膜，并且步骤S19涉及形成梯度氮化硅层作为另一牺牲间隔膜。
图37绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图37图示了与图23实质上相同的结构，但在PFET区域中的梯度氮化硅残留物622”用轻掺杂的残留物732”及在轻掺杂的残留物732”上方的重掺杂的残留物742”(如图33所示)替代。如图37所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及使用热扩散制程形成轻掺杂的层及重掺杂的层作为牺牲间隔膜，并且步骤S19涉及形成梯度氮化硅层作为另一牺牲间隔膜。
图38绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图38图示了与图15实质上相同的结构，但在n型场效晶体管区域100中的低温氮化硅残留物371’及高温氮化硅残留物381’分别用轻掺杂的残留物771’及重掺杂的残留物781’(如图33所示)替代。如图38所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及形成低温SiN层及高温SiN层的双层膜作为牺牲间隔膜，并且步骤S19涉及使用热扩散制程形成轻掺杂的层及重掺杂的层作为另一牺牲间隔膜。
图39绘示根据本揭露的一些其他实施例的半导体元件的示例性横截面图。图39图示了与图23实质上相同的结构，但在n型场效晶体管区域100中的梯度氮化硅残留物661’用轻掺杂的残留物771’及在轻掺杂的残留物771’上方的重掺杂的残留物781’(如图33所示)替代。如图39所示的半导体元件可以使用如图16A及图16B所示的流程图形成，其中步骤S14涉及形成梯度氮化硅层作为牺牲间隔膜，并且步骤S19涉及使用热扩散制程的轻掺杂的层及重掺杂的层作为另一牺牲间隔膜。
基于以上论述，可以看到本揭露提供了优点。然而，应当理解，其他实施例可提供额外优点，并且在本文中不一定揭示所有优点，并且无特定优点为所有实施例所必需。一个优点为可以减少在形成气孔期间由磷酸造成的对磊晶结构(例如，SiP磊晶结构)的破坏。另一优点是与牺牲间隔膜靠近磊晶结构的第二部分相比，可容易地移除牺牲间隔膜远离磊晶结构的第一部分，因此促进产生气孔或保护磊晶结构。
根据本揭露的一些实施例，一种半导体元件的制造方法包括以下步骤。在半导体基板上方形成栅极堆叠。在栅极堆叠的侧壁上形成第一间隔层。在第一间隔层上方形成牺牲间隔膜，牺牲间隔膜具有最远离第一间隔层的外部以及最靠近第一间隔层的内部。在半导体基板上形成磊晶结构。在牺牲间隔膜上执行蚀刻制程以在第一间隔层与磊晶结构之间形成间隙，在蚀刻制程中牺牲间隔膜的外部的蚀刻速率与在蚀刻制程中的牺牲间隔膜的内部的蚀刻速率相比较慢。形成第二间隔层以密封间隙。
根据本揭露的一些实施例，形成磊晶结构包括以下步骤。蚀刻牺牲间隔膜及第一间隔层以暴露出半导体基板的一部分。在半导体基板的暴露部分中形成凹陷。从半导体基板中的凹陷生长磊晶结构，至少直至到达牺牲间隔膜的外部。
根据本揭露的一些实施例，方法进一步包括在牺牲间隔膜上执行蚀刻制程之前在磊晶结构上方形成保护盖，保护盖具有与磊晶结构相比较慢的在蚀刻制程中的蚀刻速率。
根据本揭露的一些实施例，执行形成保护盖，使得保护盖具有与磊晶结构相比较低一磷原子浓度。
根据本揭露的一些实施例，执行蚀刻制程，使得从磊晶结构移除保护盖。
根据本揭露的一些实施例，间隔层具有与牺牲间隔膜相比较慢的在蚀刻制程中的蚀刻速率。
根据本揭露的一些实施例，在与形成牺牲间隔膜的内部相比较高的温度下形成牺牲间隔膜的外部。
根据本揭露的一些实施例，在随着时间流逝增加的温度下执行形成牺牲间隔膜。
根据本揭露的一些实施例，形成牺牲间隔膜包括以下步骤。在第一间隔层上方形成介电层。在介电层上方形成掺杂剂源层。将掺杂剂从掺杂剂源层扩散到介电层中。
根据本揭露的一些实施例，将掺杂剂从掺杂剂源层扩散到介电层中使用退火制程执行。
根据本揭露的一些实施例，方法进一步包括在牺牲间隔膜上执行蚀刻制程之前移除掺杂剂源层。
根据本揭露的一些实施例，一种半导体元件的制造方法包括以下步骤。在n型场效晶体管区域中的第一栅极堆叠以及p型场效晶体管区域中的第二栅极堆叠上方形成第一间隔层；在p型场效晶体管区域中形成p型磊晶结构；在形成p型磊晶结构之后，在第一间隔层上方形成第一牺牲间隔膜；在形成第一牺牲间隔膜之后，在n型场效晶体管区域中形成n型磊晶结构；在第一牺牲间隔物上执行第一蚀刻制程以在第一间隔层与n型磊晶结构之间形成第一间隙；以及形成第二间隔层以密封第一间隙。
根据本揭露的一些实施例，方法进一步包括以下步骤。在形成p型磊晶结构之前在第一间隔层上方形成第二牺牲间隔膜。在形成p型磊晶结构之后，执行第二蚀刻制程以从n型场效晶体管区域移除第二牺牲间隔膜。
根据本揭露的一些实施例，在执行第二蚀刻制程之后形成第一牺牲间隔膜。
根据本揭露的一些实施例，执行第一蚀刻制程以在第一间隔层与p型磊晶结构之间进一步形成第二间隙。
根据本揭露的一些实施例，方法进一步包括在形成n型磊晶结构之前，从n型场效晶体管区域移除第一牺牲间隔膜的第一部分，其中在移除第一牺牲间隔膜的第一部分之后，第一牺牲间隔膜的第二部分保持覆盖p型磊晶结构。
根据本揭露的一些实施例，一种半导体元件包括栅极堆叠、磊晶结构、第一间隔物、第二间隔物及介电残留物。栅极堆叠是在基板上方。磊晶结构凸起在基板之上。第一间隔物是在栅极堆叠的侧壁上。第一间隔物及磊晶结构界定其间的气孔。第二间隔物密封在第一间隔物与磊晶结构之间的气孔。介电残留物是在气孔中并且具有上部及在上部下方的下部。残留物的上部具有与残留物的下部相比较高的对磷酸的蚀刻抗性。
根据本揭露的一些实施例，介电残留物的上部具有与介电残留物的下部相比较高的硅与氮原子比率。
根据本揭露的一些实施例，介电残留物的上部具有与介电残留物的下部相比较高的一密度。
根据本揭露的一些实施例，介电残留物的上部具有与介电残留物的下部相比较高的杂质浓度。
上文概述若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应了解，可轻易使用本揭露作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优点。熟悉此项技术者亦应认识到，此类等效构造并未脱离本揭露的精神及范畴，且可在不脱离本揭露的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (1)

1.一种半导体元件的制造方法，其特征在于，包含：
在一半导体基板上方形成一栅极堆叠；
在该栅极堆叠的一侧壁上形成一第一间隔层；
在该第一间隔层上方形成一牺牲间隔膜，该牺牲间隔膜具有最远离该第一间隔层的一外部以及最靠近该第一间隔层的一内部；
在该半导体基板上形成一磊晶结构；
在该牺牲间隔膜上执行一蚀刻制程以在该第一间隔层与该磊晶结构之间形成一间隙，其中在该蚀刻制程中的该牺牲间隔膜的该外部的一蚀刻速率与在该蚀刻制程中的该牺牲间隔膜的该内部的一蚀刻速率相比较慢；以及
形成一第二间隔层以密封该间隙。
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