CN116072704B - 肖特基二极管及其形成方法 - Google Patents
肖特基二极管及其形成方法 Download PDFInfo
- Publication number
- CN116072704B CN116072704B CN202310046081.8A CN202310046081A CN116072704B CN 116072704 B CN116072704 B CN 116072704B CN 202310046081 A CN202310046081 A CN 202310046081A CN 116072704 B CN116072704 B CN 116072704B
- Authority
- CN
- China
- Prior art keywords
- region
- structures
- insulating medium
- insulating
- sub
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 83
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 238000002955 isolation Methods 0.000 claims description 66
- 238000005530 etching Methods 0.000 claims description 6
- 230000007423 decrease Effects 0.000 claims description 4
- 230000005684 electric field Effects 0.000 abstract description 16
- 230000002829 reductive effect Effects 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 description 10
- 229910000510 noble metal Inorganic materials 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 4
- 230000000670 limiting effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000011295 pitch Substances 0.000 description 3
- 241001391944 Commicarpus scandens Species 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000036961 partial effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供了一种肖特基二极管及其形成方法。该肖特基二极管包括：半导体衬底，该半导体衬底具有第一表面，该第一表面具有第一区域；多个第一绝缘介质结构，多个绝缘介质结构间隔设置且覆盖部分第一区域；第一导电层，该第一导电层覆盖裸露的第一区域；第二导电层，部分第二导电层设置于多个第一绝缘介质结构远离半导体衬底的一侧，第二导电层与第一导电层接触。采用上述肖特基二极管，使得在第二导电层上施加电压时，能够在与第一绝缘介质结构对应的半导体衬底中形成反型耗尽层，从而降低晶体管的表面电场，提高二极管的耐压能力。
Description
技术领域
本发明涉及半导体制造技术领域，具体而言，涉及一种肖特基二极管及其形成方法。
背景技术
肖特基整流管是贵金属金、银、铝、铂等为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的贵金属中扩散。显然，金属中没有空穴，也就不存在空穴自贵金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散至贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体→贵金属。
然而普通的肖特基二极管，反向漏电电流大，正向击穿电压大，内部温度容易升高，导致反向漏电流急剧加大，经常出现热失控的情况，使得肖特基二极管容易击穿。
发明内容
本发明的主要目的在于提供一种肖特基二极管及其形成方法，以解决现有技术中肖特基二极管容易击穿的问题。
为了实现上述目的，根据本发明的一个方面，提供了一种肖特基二极管，包括：半导体衬底，半导体衬底具有第一表面，第一表面具有第一区域；多个第一绝缘介质结构，多个第一绝缘介质结构间隔设置且覆盖部分第一区域；第一导电层，第一导电层覆盖裸露的第一区域；第二导电层，部分第二导电层设置于多个第一绝缘介质结构远离半导体衬底的一侧，第二导电层与第一导电层接触。
进一步地，第二导电层覆盖多个第一绝缘介质结构和第一导电层。
进一步地，肖特基二极管还包括位于靠近第一表面一侧的半导体衬底中的多个浅沟槽隔离结构，肖特基二极管还包括第二绝缘介质结构，多个第一绝缘介质结构位于相邻两个浅沟槽隔离结构之间，靠近第一绝缘介质结构的浅沟槽隔离结构上设置有第二绝缘介质结构。
进一步地，相邻第一绝缘介质结构之间的最小间距相等。
进一步地，第一区域包括第一子区域和第二子区域，在多个第一绝缘介质结构间隔设置的方向上，第二子区域位于第一子区域的两侧，部分多个第一绝缘介质结构覆盖部分第一子区域，部分多个第一绝缘介质结构覆盖部分第二子区域，位于第一子区域上的相邻两个第一绝缘介质结构之间具有第一间距，位于第二子区域上的相邻两个第一绝缘介质结构之间具有第二间距，第一间距大于第二间距。
进一步地，在第一子区域指向第二子区域的方向上，相邻第一绝缘介质结构之间的间距递减。
根据本发明的另一方面，提供了一种肖特基二极管的形成方法，包括以下步骤：提供半导体衬底，半导体衬底具有第一表面，第一表面具有第一区域；在第一区域上形成多个第一绝缘介质结构，多个第一绝缘介质结构间隔设置且覆盖于部分第一区域；在裸露的第一区域上覆盖第一导电层；在半导体衬底上形成第二导电层，以使部分第二导电层位于多个第一绝缘介质结构远离半导体衬底的一侧，另一部分第二导电层与第一导电层接触。
进一步地，形成方法还包括：在靠近第一表面的半导体衬底中形成多个浅沟槽隔离结构，多个第一绝缘介质结构位于相邻两个浅沟槽隔离结构之间；在形成多个第一绝缘介质结构的步骤中，在靠近第一绝缘介质结构的浅沟槽隔离结构上形成第二绝缘介质结构。
进一步地，形成多个第一绝缘介质结构的步骤包括：在第一表面上形成第一绝缘介质层，以使第一绝缘介质层至少覆盖第一区域；在第一绝缘介质层远离第一区域的一侧设置第一掩模板，第一掩模板具有间隔排布的多个第一镂空区域；通过第一镂空区域刻蚀第一绝缘介质层，以去除部分第一绝缘介质层，剩余的第一绝缘介质层形成等间距设置的多个第一绝缘介质结构。
进一步地，形成第一绝缘介质结构的步骤包括：在第一表面上形成第一绝缘介质层，以使第一绝缘介质层至少覆盖第一区域；在第一绝缘介质层远离第一区域的一侧设置第二掩模板，第二掩模板具有间隔排布的多个第二镂空区域以及间隔排布的多个第三镂空区域，第三镂空区域分布于第二镂空区域的两侧，相邻第二镂空区域之间具有第一间距，相邻第三镂空区域之间具有第二间距，第一间距大于第二间距；通过第二镂空区域和第三镂空区域刻蚀第一绝缘介质层，以去除部分第一绝缘介质层，剩余的第一绝缘介质层形成多个第一绝缘介质结构。
应用本发明的技术方案，提供一种肖特基二极管，包括：半导体衬底，半导体衬底具有第一表面，第一表面具有第一区域；多个第一绝缘介质结构，多个第一绝缘介质结构间隔设置且覆盖部分第一区域；第一导电层，第一导电层覆盖裸露的第一区域；第二导电层，部分第二导电层设置于多个第一绝缘介质结构远离半导体衬底的一侧，第二导电层与第一导电层接触。该结构中，通过在上述半导体衬底的第一区域中形成多个第一绝缘介质结构，并在具有第一绝缘介质结构的半导体衬底一侧形成第一导电层和第二导电层，以使该第一导电层和第二导电层接触设置，从而在该第二导电层上施加电压时，上述半导体衬底中与第一绝缘介质结构对应的区域能够形成反型耗尽区，该耗尽区能够作为肖特基二极管的场限环，从而可以作为该肖特基二极管的降压结构，能够降低晶体管的表面电场，从而提高二极管的耐压能力。
附图说明
构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1示出了根据本发明实施例的一种肖特基二极管的示意图；
图2示出了根据本发明实施例的一种肖特基二极管的形成方法中，提供的半导体衬底的剖面结构示意图；
图3示出了在图2所示的半导体衬底上形成第一绝缘介质结构和第二绝缘介质结构的剖面结构示意图；
图4示出了在图3所示的半导体衬底上形成第一导电层的剖面结构示意图；
图5示出了在图2所示的半导体衬底上形成等间距的多个第一绝缘介质结构的剖面结构示意图；
图6示出了在图2所示的半导体衬底上形成间距不等的多个第一绝缘介质结构的剖面结构示意图。
其中，上述附图包括以下附图标记：
10、半导体衬底；20、第一绝缘介质结构；30、第一导电层；40、第二导电层；50、浅沟槽隔离结构；60、第二绝缘介质结构；70、第一子区域；80、第二子区域；90、漂移区；100、第一类型掺杂区；110、第一类型阱；120、第二类型掺杂区；130、第二类型阱；140、深阱结构。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术中所提到的，普通的肖特基二极管，反向漏电电流大，正向击穿电压大，内部温度容易升高，导致反向漏电流急剧加大，经常出现热失控的情况。
为了解决上述技术问题，本申请的发明人提供一种肖特基二极管，如图1所示，该肖特基二极管包括：半导体衬底10，半导体衬底10具有第一表面，第一表面具有第一区域；多个第一绝缘介质结构20，多个第一绝缘介质结构20间隔设置且覆盖部分第一区域；第一导电层30，第一导电层30覆盖裸露的第一区域；第二导电层40，部分第二导电层40设置于多个第一绝缘介质结构20远离半导体衬底10的一侧，第二导电层40与第一导电层30接触。
采用上述肖特基二极管结构，通过在上述半导体衬底10的第一区域中形成多个第一绝缘介质结构20，并在具有第一绝缘介质结构20的半导体衬底10一侧形成第一导电层30和第二导电层40，以使该第一导电层30和第二导电层40接触设置，从而在该第二导电层40上施加电压时，上述半导体衬底10中与第一绝缘介质结构20对应的区域能够形成反型耗尽区，该耗尽区能够作为肖特基二极管的场限环，从而可以作为该肖特基二极管的降压结构，能够降低晶体管的表面电场，从而提高二极管的耐压能力。
在一些可选的实施方式中，如图1所示，第二导电层40覆盖多个第一绝缘介质结构20和第一导电层30。
上述实施方式中，第一绝缘介质结构20的材料可以是氧化硅，第一导电层30的材料可以是金属钴，第二导电层40的材料可以是氮化钛。通过将上述第二导电层40覆盖多个第一绝缘介质结构20和第一导电层30，使得上述第一导电层30和半导体衬底10形成肖特基势垒，与此同时，上述第二导电层40和第一绝缘介质结构20能够形成MOS场效应晶体管的栅结构，从而在该肖特基二极管上施加电压时，上述半导体衬底10中与第一绝缘介质结构20对应的区域能够形成反型耗尽区，该耗尽区能够作为肖特基二极管的场限环，从而可以作为该肖特基二极管的降压结构，能够降低晶体管的表面电场，从而提高二极管的耐压能力。
在一些可选的实施方式中，如图1所示，肖特基二极管还包括位于靠近第一表面一侧的半导体衬底10中的多个浅沟槽隔离结构50，肖特基二极管还包括第二绝缘介质结构60，多个第一绝缘介质结构20位于相邻两个浅沟槽隔离结构50之间，靠近第一绝缘介质结构20的浅沟槽隔离结构50上设置有第二绝缘介质结构60。
上述实施方式中，在施加电压之后，由于在上述浅沟槽隔离结构50的附近会产生高密度电荷区，从而导致该肖特基二极管发生击穿。因此采用在上述浅沟槽隔离结构50远离半导体衬底10的一侧设置第二绝缘介质结构60，以增加该浅沟槽隔离结构50的绝缘厚度，从而可以使得该肖特基二极管能够承受更大的击穿电压。
在一些可选的实施方式中，相邻第一绝缘介质结构20之间的最小间距相等。
为了使得肖特基二极管的电场分布较为均匀，本实施方式中，采用相邻两个第一绝缘介质结构20的最小间距相等的设置方式，使得分布在上述肖特基二极管中的电场能够等间距分布，从而调节整个肖特基二极管的内部电场，提高肖特基二极管的整体耐压能力。
在一些可选的实施方式中，第一区域包括第一子区域和第二子区域，在多个第一绝缘介质结构20间隔设置的方向上，第二子区域位于第一子区域的两侧，部分多个第一绝缘介质结构20覆盖第一子区域，部分多个第一绝缘介质结构20覆盖第二子区域，位于第一子区域上的相邻两个第一绝缘介质结构20之间具有第一间距，位于第二子区域上的相邻两个第一绝缘介质结构20之间具有第二间距，第一间距大于第二间距。
上述实施方式中，该肖特基二极管的半导体衬底10中还具有用于承受该肖特基二极管的主要电压的掺杂的漂移区90，以实现肖特基二极管的耐压，。然而，由于上述漂移区90中的掺杂为均匀设置的，因此该漂移区90中的电场将呈现倒三角分布，从而在该肖特基二极管的金属半导体衬底10的接触面处的电场达到最大值，在该处的电压达到该肖特基二极管的临界击穿电压时，会导致该肖特基二极管被击穿，且由于在该倒三角分布的两尖端处还存在尖峰电压，从而在该尖端处更容易发生击穿。因此，为了提高该肖特基二极管的耐压能力，本实施方式中，通过在第一子区域和第二子区域分别设置不同间距的第一绝缘介质结构20，使得位于第一子区域的第一绝缘介质结构20能够作用在半导体衬底10中，以在第一子区域对应的半导体衬底10中形成较为分散的耗尽区，而使得位于第二子区域的第一绝缘介质结构20能够作用在半导体衬底10中，以在第二子区域对应的半导体衬底10中形成较为密集的耗尽区，从而使得该肖特基二极管的漂移区90中较为密集分布的耗尽区的区域能够承受更大的击穿电压，进一步提升该肖特基二极管的整体耐压能力。
在一些可选的实施方式中，在第一子区域指向第二子区域的方向上，相邻第一绝缘介质结构20之间的间距递减。
上述实施方式中，通过设置沿着第一子区域指向第二子区域的方向上的相邻第一绝缘介质结构20之间的间距为均匀递减，使得在调节了该肖特基二极管的尖峰电压导致容易击穿的问题的同时，还使得该肖特基二极管中的电场分布更加平坦化，从而调节了该肖特基二极管的表面电场，提高了该肖特基二极管的击穿电压。
上述肖特基二极管还可以包括多个浅沟槽隔离结构50，其中，靠近第一区域的相邻两个浅沟槽隔离结构50分别为第一浅沟槽隔离结构和第二浅沟槽隔离结构，在靠近第一区域的一侧表面上，上述第一浅沟槽隔离结构和第二浅沟槽隔离结构之间的半导体衬底10中具有漂移区90，沿着远离该漂移区90的方向上，第三浅沟槽隔离结构与第一浅沟槽隔离结构相邻，第四浅沟槽隔离结构与第三浅沟槽隔离结构相邻，第五浅沟槽隔离结构与第四浅沟槽隔离结构相邻，第六浅沟槽隔离结构与第五浅沟槽隔离结构相邻，第七浅沟槽隔离结构与第二浅沟槽隔离结构相邻，第八浅沟槽隔离结构与第七浅沟槽隔离结构相邻，第九浅沟槽隔离结构与第八浅沟槽隔离结构相邻，第十浅沟槽隔离结构与第九浅沟槽隔离结构相邻。
上述可选的实施方式中，第一浅沟槽隔离结构与第三浅沟槽隔离结构之间的半导体衬底10中具有第一类型掺杂区100，第三浅沟槽隔离结构与第四浅沟槽隔离结构之间的半导体衬底10中具有第二类型掺杂区120和第二类型阱130，第四浅沟槽隔离结构与第五浅沟槽隔离结构之间的半导体衬底10中具有第一类型掺杂区100和第一类型阱110，第五浅沟槽隔离结构与第六浅沟槽隔离结构之间具有第二类型掺杂区120和第二类型阱130，第二浅沟槽隔离结构与第七浅沟槽隔离结构之间的半导体衬底10中具有第一类型掺杂区100，第七浅沟槽隔离结构与第八浅沟槽隔离结构之间的半导体衬底10中具有第二类型掺杂区120和第二类型阱130，第八浅沟槽隔离结构与第九浅沟槽隔离结构之间的半导体衬底10中具有第一类型掺杂区100和第一类型阱110，第九浅沟槽隔离结构与第十浅沟槽隔离结构之间的半导体衬底10中具有第二类型掺杂区120和第二类型阱130。进一步地，在垂直第一表面的方向上，每个第一类型阱110与第一类型掺杂区100接触设置，每个第二类型阱130与第二类型掺杂区120接触设置。
进一步地，上述肖特基二极管中还包括有深阱结构140，该深阱结构140位于半导体衬底10中远离漂移区90的一侧，且沿着第一绝缘介质结构20间隔设置的方向上，该深阱结构140的两端分别与靠近漂移区90的一个第一类型阱110和一个第二类型阱130接触，如图1所示。
根据本申请的另一方面，本申请的发明人还提供一种肖特基二极管的形成方法，包括以下步骤：提供半导体衬底10，半导体衬底10具有第一表面，第一表面具有第一区域，如图2所示；在第一区域上形成多个第一绝缘介质结构20，多个第一绝缘介质结构20间隔设置且覆盖于部分第一区域，如图3所示；在裸露的第一区域上覆盖第一导电层30，如图4所示；在半导体衬底10上形成第二导电层40，以使部分第二导电层40位于多个第一绝缘介质结构20远离半导体衬底10的一侧，另一部分第二导电层40与第一导电层30接触，如图1所示。
采用上述的形成方法，通过在半导体衬底10上的第一区域上首先形成第一绝缘介质层，然后在裸露的第一区域上形成第一导电层30，并使得形成在半导体衬底10上的第二导电层40部分位于第一绝缘介质层远离半导体衬底10的一侧，另一部分与上述第一导电层30接触，从而在该第二导电层40上施加电压时，上述半导体衬底10中与第一绝缘介质结构20对应的区域能够形成反型耗尽区，该耗尽区能够作为肖特基二极管的场限环，从而可以作为该肖特基二极管的降压结构，能够降低晶体管的表面电场，从而提高二极管的耐压能力。
下面将更详细地描述根据本发明提供的肖特基二极管的形成方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。
在一些可选的实施方式中，上述肖特基二极管的形成方法还包括：在靠近第一表面的半导体衬底10中形成多个浅沟槽隔离结构50，如图2所示，多个第一绝缘介质结构20位于相邻两个浅沟槽隔离结构50之间；在形成多个第一绝缘介质结构20的步骤中，在靠近第一绝缘介质结构20的浅沟槽隔离结构50上形成第二绝缘介质结构60，如图3所示。
上述实施方式中，可以首先在上述半导体衬底10中形成多个浅沟槽隔离结构50，其中，靠近第一区域的相邻两个浅沟槽隔离结构50分别为第一浅沟槽隔离结构和第二浅沟槽隔离结构，进而在半导体衬底10的第一表面上形成位于第一浅沟槽隔离结构远离半导体衬底10一侧的第二绝缘介质结构60、位于第二浅沟槽隔离结构远离半导体衬底10一侧的第二绝缘介质结构60，以及位于第一区域上的多个间隔设置的第一绝缘介质结构20，从而使得该肖特基二极管能够承受更大的击穿电压。
在一些可选的实施方式中，形成多个第一绝缘介质结构20的步骤包括：在第一表面上形成第一绝缘介质层，以使第一绝缘介质层至少覆盖第一区域；在第一绝缘介质层远离第一区域的一侧设置第一掩模板，第一掩模板具有间隔排布的多个第一镂空区域；通过第一镂空区域刻蚀第一绝缘介质层，以去除部分第一绝缘介质层，剩余的部分第一绝缘介质层形成等间距设置的多个第一绝缘介质结构20，如图5所示。
上述实施方式中，为了形成具间隔设置在第一区域上的第一绝缘介质结构20，可以首先在半导体衬底10的第一表面上形成第一绝缘介质层，以使该第一绝缘介质层至少覆盖第一区域，从而在与该第一区域对应的第一绝缘介质层上设置具有间隔排布的多个第一镂空区域的第一掩模板，从而在通过该第一掩模板刻蚀第一绝缘介质层时，多个第一镂空区域对应的部分第一绝缘介质层以及没有被第一掩模板覆盖的其他部分第一绝缘介质层被刻蚀去除，剩余的第一绝缘介质层能够形成与上述多个第一镂空区域交替设置的多个部分第一绝缘介质层，从而在去除上述第一掩模板之后剩余的多个部分第一绝缘介质层形成上述多个第一绝缘介质结构20。进一步地，可以设置上述相邻两个第一镂空区域之间的间距均相等，从而在根据上述第一镂空区域刻蚀第一绝缘介质层之后，形成相邻两个第一绝缘介质结构20之间的间距相等的多个第一绝缘介质结构20。
在一些可选的实施方式中，形成第一绝缘介质结构20的步骤包括：在第一表面上形成第一绝缘介质层，以使第一绝缘介质层至少覆盖第一区域；在第一绝缘介质层远离第一区域的一侧设置第二掩模板，第二掩模板具有间隔排布的多个第二镂空区域以及间隔排布的多个第三镂空区域，第三镂空区域分布于第二镂空区域的两侧，相邻第二镂空区域之间具有第一间距，相邻第三镂空区域之间具有第二间距，第一间距大于第二间距；通过第二镂空区域和第三镂空区域刻蚀第一绝缘介质层，以去除部分第一绝缘介质层，剩余的第一绝缘介质层形成多个第一绝缘介质结构20，如图6所示。
上述实施方式中，为了使得形成的第一绝缘结构能够起到更好的调节肖特基二极管的表面电场的作用，可以首先在半导体衬底10的第一表面上形成第一绝缘介质层，以使该第一绝缘介质层至少覆盖第一区域，进而在与该第一区域对应的第一绝缘介质层上设置具有间隔排布的多个第二镂空区域和间隔排布的多个第三镂空区域的第二掩模板，从而在通过该第二掩模板刻蚀第一绝缘介质层时，多个第二镂空区域对应的部分第一绝缘介质层、多个第三镂空区域对应的部分第一绝缘介质层以及没有被第二掩模板覆盖的其他的部分第一绝缘介质层被刻蚀去除，剩余的第一绝缘介质层能够形成与上述多个第二镂空区域交替设置的多个部分第一绝缘介质层以及与上述多个第三镂空区域交替设置的多个部分第一绝缘介质层，从而在去除上述第二掩模板之后剩余的多个部分第一绝缘介质层形成上述多个第一绝缘介质结构20。
由于相邻第二镂空区域之间具有第一间距，从而通过刻蚀与第二镂空区域对应的第一绝缘介质层之后，相邻三个第二镂空区域之间会形成相邻两个第一绝缘介质结构20，该相邻两个第一绝缘介质结构20之间也具有第一间距，通过刻蚀与第三镂空区域对应的第一绝缘介质层之后，相邻三个第三镂空区域之间会形成相邻两个第一绝缘介质结构20，该相邻两个第一绝缘介质结构20之间也具有第二间距，该第一间距大于第二间距，从而使得沿着第一绝缘介质结构20间隔设置的方向上，第一区域可以根据不同间距的第一绝缘介质结构20划分为第一子区域70和位于该第一子区域70两侧的第二子区域80，以使位于第一子区域70上的相邻两个第一绝缘介质结构20之间具有第一间距，位于第二子区域80上的相邻两个第一绝缘介质结构20之间具有第二间距，该第一间距大于第二间距，如图6所示，从而能够调节整个肖特基二极管的内部电场，提高肖特基二极管的整体耐压能力。
从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：
通过在上述半导体衬底的第一区域中形成多个第一绝缘介质结构，并在具有第一绝缘介质结构的半导体衬底一侧形成第一导电层和第二导电层，以使该第一导电层和第二导电层接触设置，从而在该第二导电层上施加电压时，上述半导体衬底中与第一绝缘介质结构对应的区域能够形成反型耗尽区，该耗尽区能够作为肖特基二极管的场限环，从而可以作为该肖特基二极管的降压结构，能够降低晶体管的表面电场，从而提高二极管的耐压能力。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种肖特基二极管，其特征在于，包括：
半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域；
多个第一绝缘介质结构，多个所述第一绝缘介质结构间隔设置且覆盖部分所述第一区域；
第一导电层，所述第一导电层覆盖裸露的所述第一区域；
第二导电层，部分所述第二导电层设置于多个所述第一绝缘介质结构远离所述半导体衬底的一侧，所述第二导电层与所述第一导电层接触；
所述第一区域包括第一子区域和第二子区域，在多个所述第一绝缘介质结构间隔设置的方向上，所述第二子区域位于所述第一子区域的两侧，部分多个所述第一绝缘介质结构覆盖所述第一子区域，部分多个所述第一绝缘介质结构覆盖所述第二子区域，位于所述第一子区域上的相邻两个所述第一绝缘介质结构之间具有第一间距，位于所述第二子区域上的相邻两个所述第一绝缘介质结构之间具有第二间距，所述第一间距大于所述第二间距。
2.根据权利要求1所述的肖特基二极管，其特征在于，所述第二导电层覆盖多个所述第一绝缘介质结构和所述第一导电层。
3.根据权利要求1所述的肖特基二极管，其特征在于，所述肖特基二极管还包括位于靠近所述第一表面一侧的半导体衬底中的多个浅沟槽隔离结构，所述肖特基二极管还包括第二绝缘介质结构，多个所述第一绝缘介质结构位于相邻两个所述浅沟槽隔离结构之间，靠近所述第一绝缘介质结构的所述浅沟槽隔离结构上设置有所述第二绝缘介质结构。
4.根据权利要求1所述的肖特基二极管，其特征在于，相邻所述第一绝缘介质结构之间的最小间距相等。
5.根据权利要求1所述的肖特基二极管，其特征在于，在所述第一子区域指向所述第二子区域的方向上，相邻所述第一绝缘介质结构之间的间距递减。
6.一种肖特基二极管的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，所述半导体衬底具有第一表面，所述第一表面具有第一区域；
在所述第一区域上形成多个第一绝缘介质结构，多个所述第一绝缘介质结构间隔设置且覆盖于部分所述第一区域；
在裸露的所述第一区域上覆盖第一导电层；
在所述半导体衬底上形成第二导电层，以使部分所述第二导电层位于多个所述第一绝缘介质结构远离所述半导体衬底的一侧，另一部分所述第二导电层与所述第一导电层接触；
所述第一区域包括第一子区域和第二子区域，在多个所述第一绝缘介质结构间隔设置的方向上，所述第二子区域位于所述第一子区域的两侧，部分多个所述第一绝缘介质结构覆盖所述第一子区域，部分多个所述第一绝缘介质结构覆盖所述第二子区域，位于所述第一子区域上的相邻两个所述第一绝缘介质结构之间具有第一间距，位于所述第二子区域上的相邻两个所述第一绝缘介质结构之间具有第二间距，所述第一间距大于所述第二间距。
7.根据权利要求6所述的形成方法，其特征在于，所述形成方法还包括：
在靠近所述第一表面的所述半导体衬底中形成多个浅沟槽隔离结构，多个所述第一绝缘介质结构位于相邻两个所述浅沟槽隔离结构之间；
在形成多个所述第一绝缘介质结构的步骤中，在靠近所述第一绝缘介质结构的所述浅沟槽隔离结构上形成第二绝缘介质结构。
8.根据权利要求6所述的形成方法，其特征在于，形成多个所述第一绝缘介质结构的步骤包括：
在所述第一表面上形成第一绝缘介质层，以使所述第一绝缘介质层至少覆盖所述第一区域；
在所述第一绝缘介质层远离所述第一区域的一侧设置第一掩模板，所述第一掩模板具有间隔排布的多个第一镂空区域；
通过所述第一镂空区域刻蚀所述第一绝缘介质层，以去除部分所述第一绝缘介质层，剩余的所述第一绝缘介质层形成等间距设置的多个所述第一绝缘介质结构。
9.根据权利要求6所述的形成方法，其特征在于，形成所述第一绝缘介质结构的步骤包括：
在所述第一表面上形成第一绝缘介质层，以使所述第一绝缘介质层至少覆盖所述第一区域；
在所述第一绝缘介质层远离所述第一区域的一侧设置第二掩模板，所述第二掩模板具有间隔排布的多个第二镂空区域以及间隔排布的多个第三镂空区域，所述第三镂空区域分布于所述第二镂空区域的两侧，相邻所述第二镂空区域之间具有第一间距，相邻所述第三镂空区域之间具有第二间距，所述第一间距大于所述第二间距；
通过所述第二镂空区域和所述第三镂空区域刻蚀所述第一绝缘介质层，以去除部分所述第一绝缘介质层，剩余的所述第一绝缘介质层形成多个所述第一绝缘介质结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310046081.8A CN116072704B (zh) | 2023-01-30 | 2023-01-30 | 肖特基二极管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310046081.8A CN116072704B (zh) | 2023-01-30 | 2023-01-30 | 肖特基二极管及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116072704A CN116072704A (zh) | 2023-05-05 |
| CN116072704B true CN116072704B (zh) | 2023-07-21 |
Family
ID=86171136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310046081.8A Active CN116072704B (zh) | 2023-01-30 | 2023-01-30 | 肖特基二极管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116072704B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1204145B1 (en) * | 2000-10-23 | 2011-12-28 | Panasonic Corporation | Semiconductor element |
| JP5092385B2 (ja) * | 2006-12-15 | 2012-12-05 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
| US9231120B2 (en) * | 2012-06-29 | 2016-01-05 | Freescale Semiconductor, Inc. | Schottky diode with leakage current control structures |
| TWI576920B (zh) * | 2015-11-20 | 2017-04-01 | 敦南科技股份有限公司 | 二極體元件及其製造方法 |
-
2023
- 2023-01-30 CN CN202310046081.8A patent/CN116072704B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN116072704A (zh) | 2023-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6624472B2 (en) | Semiconductor device with voltage sustaining zone | |
| US6534823B2 (en) | Semiconductor device | |
| US20180114857A1 (en) | Semiconductor device and semiconductor device manufacturing method | |
| US20070108511A1 (en) | Semiconductor structure, method for operating a semiconductor structure and method for producing a semiconductor structure | |
| JP2003523088A (ja) | 絶縁ゲート電界効果デバイス | |
| US9064952B2 (en) | Semiconductor device | |
| JP2007123570A (ja) | 半導体装置 | |
| JP2008016820A (ja) | 半導体構造 | |
| US10340147B2 (en) | Semiconductor device with equipotential ring contact at curved portion of equipotential ring electrode and method of manufacturing the same | |
| CN103681785A (zh) | 半导体装置 | |
| JP6639365B2 (ja) | 半導体装置 | |
| CN116072704B (zh) | 肖特基二极管及其形成方法 | |
| US20230290815A1 (en) | Trench-gate transistor device | |
| US6472722B1 (en) | Termination structure for high voltage devices | |
| KR102030464B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| US12002892B2 (en) | Semiconductor device with embedded Schottky diode and manufacturing method thereof | |
| KR102030463B1 (ko) | 레터럴 타입의 전력 반도체 소자 | |
| CN210325806U (zh) | 一种具有jfet区布图设计的半导体器件 | |
| CN212113722U (zh) | 具有肖特基二极管的半导体器件 | |
| KR20040035131A (ko) | 반도체 소자의 접합 마감 구조 | |
| US10460931B2 (en) | Semiconductor transistor having superlattice structures | |
| CN116093130A (zh) | 半导体器件 | |
| CN118280985A (zh) | 一种vdmos器件esd保护结构及其制作方法 | |
| CN116705838A (zh) | 半导体器件的终端结构 | |
| JP2000058869A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |