CN115881673A - 层结构、芯片封装体以及它们的形成方法和焊料材料 - Google Patents
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Abstract
提供了一种焊料材料。所述焊料材料可以包括具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;具有形成第二尺寸分布的颗粒尺寸的第二量的颗粒,其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸;以及其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括铜、银、金、钯、铂、铁、钴和铝,所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括锡、铟、锌、镓、锗、锑和铋。
Description
技术领域
各种实施例总体上涉及一种焊料材料、一种层结构、一种芯片封装体、一种形成层结构的方法以及一种形成芯片封装体的方法。
背景技术
对于功率应用场合,现在使用高铅(Pb)基软焊膏来焊接裸片和夹。然而,由于欧盟范围内的铅禁令正在进行中(例如,参见RoHS、ELV规则),可能需要开发一种替代的裸片附接和夹附接系统,以至少与基于高铅含量的膏体系统一样好。
目前,对于具有高铅含量的焊料,没有通用的替代品。潜在的替代解决方案仅被设计用于单一应用场合。它们不适合用于通用用途。
例如,由于显著更高的成本和更严格的设计规则/几何限制,AuSn通常不能用作Pb焊接的替代品。
对于一些可能的解决方案来说,薄裸片可能是一个挑战,尤其是对于那些没有熔化材料的解决方案。其它可能的替代解决方案可能具有过低的熔点,这可能是二级焊接期间的问题(为此,可能需要270℃的最低熔化温度)。
与具有高铅含量的焊料相比,具有高银含量的填充物作为潜在解决方案的粘合剂可能表现出更差的热和电性能。
其它高性能解决方案可能没有成本竞争力。
发明内容
提供了一种焊料材料。所述焊料材料可以包括具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;具有形成第二尺寸分布的颗粒尺寸的第二量的颗粒,其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸;以及其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括铜、银、金、钯、铂、铁、钴和铝,并且所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括锡、铟、锌、镓、锗、锑和铋。
提供了一种焊料材料。所述焊料材料可以包括具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;具有形成与所述第一尺寸分布分离开的第二尺寸分布的第二量的颗粒,其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸;以及其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括镍、铜、银、金、钯、铂、铁、钴和铝,并且,所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括铟、锌、镓、锗、锑和铋。
附图说明
在附图中,相同的附图标记在整个不同视图中通常指代相同的部分。附图不一定按比例绘制,而是通常强调说明本发明的原理。在下面的描述中,参考以下附图描述了本发明的各种实施例,其中:
图1A至图1C中的每一个示出了根据各种实施例的焊料材料的图示;
图2A至图2I中的每一个示出了根据各种实施例的层结构的示意性剖视图;
图3A和图3B中的每一个示出了根据各种实施例的层结构的示意性剖视图;
图4示出了根据各种实施例的芯片封装体的示意性剖视图;
图5A和图5B中的每一个示出了根据各种实施例的焊料材料中的第一量的颗粒和第二量的颗粒的颗粒分布;
图6示出了根据各种实施例的形成层结构的方法的流程图;以及
图7示出了根据各种实施例的形成芯片封装体的方法的流程图。
具体实施方式
以下详细描述参考了附图,这些附图通过图解的方式示出了可以实践本发明的具体细节和实施例。
词语“示例性”在本文中用于表示“用作示例、实例或例证”。本文中描述为“示例性”的任何实施例或设计不是一定被解释为比其它实施例或设计更佳或更有利。
关于在侧部或表面“之上”形成的沉积材料中所使用的词语“在...之上”在本文中可以用来表示所述沉积材料可以“直接”形成在所述侧部或表面上,例如与所述侧部或表面直接接触。关于在侧部或表面“之上”形成的沉积材料中所使用的词语“在...之上”在本文中也可以用来表示所述沉积材料可以“间接地”形成在所述侧部或表面上而在所述侧部或表面与沉积材料之间布置一个或多个附加的层。
针对器件提供了本公开的多个方面,并且针对方法提供了本公开的多个方面。应当理解,这些器件的基本特性也适用于这些方法,反之亦然。因此,为了简洁起见,可能已经省略了对这些特性的重复描述。
在各种实施例中,提供了一种可以用作具有高铅含量的焊膏系统(也称为“高铅焊料”)的直接替代材料的焊料材料。
在各种实施例中,提供了一种可以用作具有分布在锡基焊料中的镍颗粒的焊料材料的替代材料的焊料材料。换句话说,提供了一种基于与锡基焊料中具有镍颗粒的焊料材料相似或相同的原理的焊料材料,但具有不同于镍/锡的材料组合。提供了可以用于颗粒的一组可能金属(其可以包括镍,在这种情况下,焊料基底材料可以不包括锡),并且提供了可以形成焊料基底的至少一部分的另一组可能金属(其可以包括锡,在这种情况下,颗粒可以不包括镍)。
在各种实施例中,可以提供作为镍-锡焊料的替代材料的焊料材料以解决通过Ni和Sn的组合不能满足的特定要求。
例如,可以将焊料材料的熔化温度调整到满足特定要求。最初提出的Sn焊料的熔化温度不能显著被改变。
为了改变膏体的熔化温度,例如可以将熔化成分从Sn改变为In(或InSn合金)以获得较低的熔化温度(这可在冷却之后使得可以包括焊料材料的芯片封装体中的应力降低)或改变为Zn(或ZnSn合金)以获得更高的熔化温度(以及可以包括焊料材料的芯片封装体中的应力增加)。
例如,所得到的金属间相(IMC)的熔化温度可以通过对颗粒和焊料基底应用不同的材料来设计:Ni3Sn4 IMC可以在795℃熔化。如果期望较低的熔化温度,则例如可以用Cu(这可以使得产生具有Tmelt=412℃的熔化温度的Cu6Sn的金属间化合物)或Au(TmeltAuSn=280℃)来替换Ni,或焊料材料可以例如通过In来替换以降低熔化温度(Tmelt In7Ni3=403℃),或通过Zn来替换以提高熔化温度(TmeltNiZn=867℃)。
在各种实施例中,可以设计IMC的热导率和电导率,其中,可以通过选择焊料和颗粒材料来调整焊料互连的电导率。最初提出的NiSn系统具有19W/mK的热导率。在一个示例性实施例中,Ni被Cu替换可以使热导率几乎翻倍至34W/mK,或者可以例如通过将Ni替换为Au使热导率增至三倍(58W/mK)。
在各种实施例中,包括焊料材料的芯片封装体中的(在冷却之后)应力可以通过如上所述的成分的适当变化来解决。应力在很大程度上取决于焊接温度、焊料的凝固温度和由此产生的IMC的机械性能。
在各种实施例中,可以通过适当选择焊料材料的材料组合来适应金属化结构要求。在镍-锡焊料中,在待通过焊料材料结合的金属表面上提供的最终金属化结构可能(接合表面)通常不能自由选择,这在金属表面由第三方提供的情况下特别可能是有问题的。在这种情况下,焊料基底材料和/或颗粒的适配可以影响(例如减少)接合表面上的材料(BSM)(金属)的消耗。
在各种实施例中,焊料材料可以包括双峰分布的颗粒。双峰分布可以包括具有相对较小尺寸、例如大约1μm至大约20μm的范围内的第一量的颗粒以及具有较大尺寸、例如大约30μm至大约50μm的范围内的第二量的颗粒。具有相对较小尺寸的颗粒也可以被称为小尺寸颗粒或小颗粒,具有相对较大尺寸的颗粒也可以被称为大尺寸颗粒或大颗粒。小颗粒和大颗粒可以分布在焊料基底材料中。
在各种实施例中,第一量的颗粒和第二量的颗粒由或基本上由第一组金属中的金属(也称为颗粒金属)组成,所述第一组包括铜、银、金、钯、铂、铁、钴和铝,焊料基底材料包括第二组金属中的金属(也称为焊料基底金属),所述第二组包括锡、铟、锌、镓、锗、锑和铋。换句话说,在这些实施例中,颗粒可以包括或由不同于镍的材料组成,并且焊料基底材料可以包括锡或不同于锡的金属。
下面描述优选的材料组合和可以由这些材料组合形成的金属间相。
在各种实施例中,第一量的颗粒和第二量的颗粒由或基本上由第一组金属中的金属(也称为颗粒金属)组成,所述第一组包括镍、铜、银、金、钯、铂、铁、钴和铝,焊料基底材料包括第二组金属中的金属(也称为焊料基底金属),所述第二组包括铟、锌、镓、锗、锑和铋。换句话说,在这些实施例中,颗粒可以包括或由包括镍或不同于镍的材料组成,并且焊料基底材料可以包括不同于锡的金属。
下面描述优选的材料组合和可以由这些材料组合形成的金属间相。
在焊接期间,小颗粒可以与包围它们的焊料基底材料、例如包括上述金属的软焊料完全合金化,而不直接转化为高熔点金属间相(IMC)。只有在与源自较大颗粒的金属(以及可选地,与待结合的金属表面的界面)进一步反应之后,大部分互连材料才可以转化为高熔点IMC。
由焊料材料在硬化之后形成的层的主要成分(例如,在70at%至95at%之间,例如>80at%)可以是金属间相,或者两种或更多种相的混合物,这取决于具体工艺流程。
相应地根据颗粒和焊料基底的材料选择而可以形成的金属间相可以包括或由以下中的任何一种组成:铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-镍金属间相,例如In7Ni3和/或In3Ni2;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-镍金属间相,例如BiNi和/或Bi3Ni;铋-金金属间相,例如Au2Bi;铋-钯金属间相,例如BiPd和/或Bi3Pd5,和/或BiPd3;铋-铂金属间相,例如BiPt和/或Bi2Pt;铟-镍金属间相,例如In7Ni3和/或In3Ni2;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;和铋-镍金属间相,例如BiNi和/或Bi3Ni。
焊料材料中颗粒的双峰分布可允许小颗粒在焊接过程中首先熔化,并且均匀地分布在液化的焊料材料内且与待连接的金属表面接触,且仅在包括在大颗粒中的金属的一部分已经熔化之后,才在液化的焊料材料中达到形成金属间相(从而使焊料材料硬化)可能需要的高含量(金属)颗粒材料。
在各种实施例中,焊料材料和使用该焊料材料形成的连接可以满足上面提出的要求,例如关于多功能性、各种常数等等。特别地,所产生的互连结构的熔化温度可以高于270℃,使得该互连结构能够承受二级焊接。
在各种实施例中,焊料材料可以用于安装裸片,例如用于将裸片安装到导电衬底,例如安装到引线框架。
在各种实施例中,焊料材料可以用于将导电结构附接到裸片,例如用于将夹附接到裸片。
在各种实施例中,层结构可以通过使用焊料材料将芯片安装到金属层来形成。金属层可以具有顶层(可选地具有薄的(例如,几纳米厚的)保护层)。芯片接触表面可以具有包括金属的顶层(可选地具有薄的(例如,几纳米厚的)保护层)。
作为表述它的另一种方式,根据各种实施例,在层结构中,芯片可以使用焊料材料安装到导电衬底和/或连接到导电结构。
在各种实施例中,可以相应地在待焊接的芯片接触表面上和/或在导电衬底和/或导电结构上提供专用金属化结构。芯片接触表面可以例如包括或由裸片正面和/或背面上的一层或多层组成。导电衬底上的金属化结构例如可以是引线框架或类似物上的一层或多层。导电结构上的金属化结构例如可以是夹、间隔体、用于直接铜键合的衬底或类似物上的一层或多层。
在各种实施例中,可以使用一个或多个层与具有包括第一金属的焊料基底和高金属含量的第二金属(例如,在35at%至90at%之间)的膏体相结合来形成互连,其中,可以适当地选择这两种金属以在焊接过程期间形成金属间相。这可以允许达到(在焊料凝固之后达到)熔化温度Tmelt>270℃。
在各种实施例中,接合表面的专用金属化结构(例如,镀覆层)可以被配置成能够相应地避免导电衬底的金属或导电结构之间的强金属间生长和柯肯德尔空隙,这例如可以包括或由作为连接伙伴中的一个的铜(Cu)和作为连接伙伴中的另一个的锡(Sn)组成。镀覆可以包括可以起到扩散屏障物(防止铜和锡的混合)和充当合金元素的镍层。
在各种实施例中,形成互连结构的一部分的焊料材料的成分和金属层的成分可以被配置成使得在焊接工艺之后,没有纯焊料基底金属可以保留在圆角区域中。可能适合于实现这一点的配置可以包括本文中所述量的包括在(小和大)颗粒中的金属和/或作为焊料基底材料的一部分提供的金属。
在各种实施例中,通过使用如上所述的焊料材料形成互连结构,互连层作为一个整体可以接近热力学平衡。因此,可以减少后续热处理期间(例如,在可靠性测试期间或在应用中)的进一步合金化,并且可以提高机械稳定性。这可能会使整体设计方面具有更高的灵活性,因为镀覆层和芯片金属化结构的厚度、例如芯片接触表面的厚度可减小。
通过对与焊料材料接触的所有表面进行合适的镀覆、例如镀镍,可以避免在反应前沿(例如,铜表面的反应前沿,例如Sn-Cu)处的柯肯德尔空隙。此外,可以避免由于正在进行的相形成而使得体积收缩。因此,可以提高焊接部的可靠性。
在各种实施例中,所提出的无铅系统可以包括厚度为大约100μm至大约5mm的导电的Cu基元件(可以包括一些掺杂物)。导电元件可以部分或全部镀覆有厚度在大约100nm至大约5μm的范围内的层。无铅系统还可以包括(软)焊料基底,所述焊料基底包括上述金属中的至少一种作为焊料基底的可能金属。包括在(例如,小和大)颗粒中的焊料的金属部分可以在大约35at%至大约90at%的范围内。
通过使用根据各种实施例的用于将芯片附接到衬底的焊料材料,由于高温金属间相,可以实现增加所谓的裸片附接的稳定性。
图1A至图1C中的每一个示出了根据各种实施例的焊料材料100的图示,图5A和图5B中的每一个示出了根据各种实施例的焊料材料中的第一量的颗粒和第二量的颗粒的颗粒分布。
焊料材料100可以包括由或基本上由颗粒金属组成的颗粒以及包括焊料基底金属的焊料基底。
颗粒金属可以包括、例如被提供作为第一量的颗粒104_1和第二量的颗粒104_2。
第一量的颗粒104_1和第二量的颗粒104_2的总和可以是颗粒金属的总量或更少,其中,第一量的颗粒104_1可以在颗粒金属的总量的5at%至60at%之间,例如在25at%至60at%之间,第二量的颗粒104_2可以在颗粒金属的总量的10at%和95at%之间,例如在10at%至75at%之间。
第一量的颗粒104_1可以具有形成第一尺寸分布的颗粒尺寸,第二量的颗粒104_2可以具有形成第二尺寸分布的颗粒尺寸。图5A和5B分别相应地示出了示例性尺寸分布。在图5A中,第二尺寸分布与第一尺寸分布分离开,其中,第二尺寸分布的颗粒尺寸大于第一尺寸分布的颗粒尺寸。换句话说,第二颗粒分布的每个颗粒的尺寸可以均大于第一颗粒分布的每个颗粒的尺寸。第一尺寸分布和第二尺寸分布可以一起形成双峰颗粒尺寸分布,在两个尺寸分布之间没有重叠(或基本上没有重叠)。图5A示出了这样的示例性尺寸分布。
作为描述这一点的另一种方式,第一尺寸分布和第二尺寸分布中的每一个可以具有全宽和中值尺寸。大颗粒104_2的中值尺寸和小颗粒104_1的中值尺寸之间的差可以大于第一尺寸分布的全宽和第二尺寸分布的全宽之和的一半。在各种实施例中,第一尺寸分布的最大颗粒可以小于第二尺寸分布的最小颗粒。
术语颗粒尺寸或颗粒尺寸分布可以指测量的尺寸或测量的分布,即使测量可能不一定对颗粒本身执行,而是对可能预期能反映也适用于各种实施方式的颗粒的尺寸值的代表性颗粒或颗粒分布执行,例如通过与各种实施例的颗粒相同的生产工艺获得的代表性颗粒。
该测量可以用适当的方法来进行,例如使用空气动力学颗粒尺寸光谱仪进行。
在各种实施例中,本文中提供的颗粒尺寸上限和下限可以被理解为用这种适当的方法测量的尺寸。
可以形成技术材料的颗粒、例如小颗粒104_1和/或大颗粒104_2的颗粒尺寸分布可以包括或主要由具有指定(测量)尺寸或尺寸范围的颗粒组成。然而,在各种实施例中,颗粒(例如,小颗粒104_1和/或大颗粒104_2)的分布可以包括可能超过或低于给定尺寸或尺寸范围的一小部分(例如,分布中的颗粒总量的个位数百分比)。
这意味着,具有良好分离开的中值颗粒尺寸、例如可能彼此相差两倍或甚至一个数量级的中值颗粒尺寸的两种(技术上的)颗粒分布可以具有重叠的颗粒尺寸,例如涉及最多达个位数百分比的颗粒。
如上所述,颗粒在焊料材料中的双峰分布可以在考虑小颗粒104_1和大颗粒104_2的不同功能的情况下形成,其中,小颗粒104_1被配置成能够在焊接工艺期间首先熔化,并形成均匀分布的液态合金,作为形成金属间相的先决条件。大颗粒104_2被配置成能够在稍后阶段期间提供进一步熔化的颗粒金属以用于形成金属间相(从而使焊料材料硬化)。
小颗粒104_1和大颗粒104_2的尺寸分布(例如,如图5A中的峰值和图5B的小颗粒104_1的分布,例如,高斯分布,图5B中的大颗粒的分布那样不平衡分布,或或多或少均匀分布)的特定形状和特征尺寸(绝对和/或相对)、例如相应的分布的尺寸的算术平均值或中值,以及第一量的颗粒104_1和第二量的颗粒104_2的关系(例如,以重量或原子百分比表示)可以根据所涉及的材料来调整。在图1A至1C中,特征尺寸表示为:小颗粒使用D1,大颗粒使用D2,以及(在图1B中)第三量的中等尺寸颗粒使用D3。
在各种实施例中,尺寸分布的形状可通过颗粒的生产工艺来确定,并且可以考虑分布的相应形状来分别调整第一尺寸分布和第二尺寸分布的绝对和相对颗粒尺寸。
例如,第二量的颗粒尺寸的算术平均值、中值或任何其它类型的合适的平均值可以至少是第一量的颗粒的相应尺寸的大约两倍。下面分别提供了第一量的颗粒104_1的颗粒和第二量的颗粒104_2的颗粒的颗粒尺寸的示例性值。
如果焊料材料100附加性地包括对应于第一尺寸分布和第二尺寸分布(以及可选地,进一步特定的期望尺寸分布)的期望尺寸范围之外的金属颗粒,则它们的量可以足够低以确保期望的焊接特性(如上所述)不会受到影响。
第一量的颗粒104_1的颗粒可以具有在大约1μm至大约20μm范围内、例如大约3μm至7μm之间或大约5μm至15μm之间的尺寸。第二量的颗粒104_2的颗粒可以具有在大约30μm至大约50μm的范围内,例如在大约35μm至大约40μm之间的尺寸。
第一量的颗粒104_1的尺寸的下限可以设置为大约1μm。因此,可以确保第一量的颗粒104_1不会受到关于纳米颗粒的限制性立法的影响。此外,1μm或更大的尺寸可能意味着,小颗粒的氧化作用可被限制在可容忍的水平。
第二量的颗粒104_2的尺寸的下限可以设置为大约30μm。这可以确保,根据所期望的,大颗粒104_2的芯在焊接之后可以保持为纯颗粒金属构成的芯,或者第二量的颗粒104_2具有也被溶解的尺寸。第二量的颗粒104_1的最大尺寸可以由将被布置在要通过焊料材料100连接的两个金属表面之间的接合线的厚度来确定,其中,接合线可以设置两个金属表面之间的间距。第二量的颗粒104_2中的每一个的最大尺寸可以小于正常接合线的厚度(其可以是大约80μm至100μm)的大约一半,使得第二量的颗粒104_2的最大尺寸可以在大约40μm至大约50μm之间。
图5A和图5B中的每一个示出了根据各种实施例的焊料材料100中的第一量的颗粒104_1和第二量的颗粒104_2的组合的颗粒分布。
在各种实施例中,焊料材料100中的所有颗粒金属可以由第一量的颗粒104_1和第二量的颗粒104_2贡献。这样的实施例在图5A中示出。分别由第一量的颗粒104_1和第二量的颗粒104_2贡献的绝对或相对量at%可能难以从该定性图示估计,因为较大颗粒104_2中的每一个的体积(以及因此的原子数量)比较小颗粒104_1中的每一个的体积(以及因此原子数量)大得多。
在各种实施例中,焊料材料100中的仅颗粒金属的一部分可以由第一量的颗粒104_1和第二量的颗粒104_2贡献。在各种实施例中,除了第一量的颗粒104_1和第二量的颗粒104_2之外,焊料材料100还可以包括另外的颗粒550。这样的实施例在图1C和图5B中示出。
第一量的颗粒104_1可以具有在大约5μm至大约15μm之间的尺寸。第二量的颗粒104_2可以具有在大约30μm至大约50μm之间的尺寸。第二量的颗粒104_2的尺寸分布可以是源自从第一量的颗粒104_1的最小尺寸到第二量的颗粒104_2的最大尺寸的范围的较大尺寸分布的一部分,并且除了第二量的颗粒104_2和第一量的颗粒104_1中的一些之外,可以包括另外量的颗粒104_E(参见图1C)。大颗粒104_2的宽颗粒尺寸分布可以例如通过沉淀或诸如此类以及随后的筛选来获得。
在各种实施例中,颗粒金属还可以包括第三量的颗粒104_3,其中,第一量的颗粒104_1、第二量的颗粒104_2和第三量的颗粒104_3的总和是颗粒金属的总量或更少。第三量的颗粒104_3可以贡献颗粒金属的总量的10at%至85at%之间(例如10at%至65at%之间)。第三量的颗粒104_3的颗粒可以具有在大于大约20μm至小于大约30μm的范围内的尺寸。相应的实施例在图1B中示出。因此,焊料材料100中的颗粒104_1、104_2、104_3可以具有三峰分布,这可以允许更好地微调金属间相的形成。
在各种实施例中,例如与溅射的颗粒形状相反,颗粒可以是球形的或基本上球形的。例如,颗粒可以具有仅具有凸起部分的外表面,即在表面上没有凹陷部分。在图1A至1C中,大部分颗粒104_1、104_2、104_3由指示球形颗粒的圆圈表示。然而,由箭头指示的两个颗粒被图示为指示椭圆体颗粒的椭圆。
颗粒104_1、104_2、104_3中的每一个的尺寸可以被理解为其沿着其最长轴线的尺寸和沿着其最短轴线的尺寸的平均值(在球形颗粒的情况下这两种尺寸是相同的)。
在各种实施例中,焊料材料100的颗粒金属量可以在大约35at%至大约90at%的范围内。焊料材料100的剩余部分、即焊料材料100的大约10at%至大约65at%,可以部分或完全由焊料基底金属形成。除了占主导地位的焊料基底金属之外,其它材料可以是焊料的一部分,例如具有比焊料基底金属更低的量,例如银(Ag)、金(Au)、铂(Pt)、和/或钯(Pd)。
在各种实施例中,焊料材料100可以被配置为焊膏,例如被配置为包括焊料基底金属的软焊料,其中分布有第一量的颗粒104_1和第二量的颗粒104_2(以及,可选地,第三量的颗粒104_3和/或另外的颗粒104_E)。
在各种实施例中,焊料材料100可以被配置为包括焊料基底金属和颗粒104_1、104_2(以及可选地,第三量的颗粒104_3和/或另外的颗粒104_E)的焊线,或被配置为不同类型的预制固体焊料材料,例如焊料片(其可以可选地预成型以适配可预见的应用)。预制焊料材料可以例如形成为压实焊粉或焊料预制体。
将结合根据各种实施例的层结构200来描述在焊接工艺期间配置焊料材料100的操作,例如如图2A至图2I、图3A或图3B所示。
图2A至图2I、图3A和图3B中的每一个示出了根据各种实施例的层结构200的示意性剖视图。
在图2A至图2H、图3A和图3B的示例性实施例中,层结构200包括芯片220(也称为裸片)。芯片220例如可以是诸如基于硅(Si)、碳化硅(SiC)、氮化镓(GaN)或本领域已知的其它半导体材料的半导体芯片。芯片220的厚度可以在大约20μm至大约380μm的范围内,其中,该厚度可以包括芯片金属化结构220B、220F。
各种实施例可以不包括芯片220,如图2I的示例性实施例中所示。
层结构200可以包括第一层222和第三层222以及在第一层222与第三层222之间的第二层101,所述第一层222包括金属,例如镍或镍合金或不同的金属,例如颗粒金属,所述第三层222包括金属,例如镍或镍合金或者不同的金属,例如颗粒金属。
第一层222和第三层222可以相似或相同,或者可以不同地配置。然而,由于它们原则上是可互换的,因此它们由相同的附图标记222标识。
下表示出了什么样的金属可以适用于颗粒、适用于金属化结构(例如,分别作为第一层222和/或第二层222,在表中被称为“衬底”)(相应的金属沿着顶行排列,它们作为颗粒的适用性在第二行中,而它们作为金属化结构的适用性在第三行中)、以及适用于焊料基底金属(相应的金属沿着最左侧列排列),特别是示出了颗粒/衬底金属和焊料基底材料的组合是否是可行的:
在该表中,“+”可以表示经测试成功的金属或金属组合,(+)表示假定成功但尚未测试的金属或金属组合,并且X可以表示不适合相应的应用/组合的金属或金属组合。
第二层101可以由焊料材料100形成。为了区分焊接工艺之前的焊料材料100和通过焊接工艺形成的焊料层101,使用不同的附图标记100、101。
第一层222和/或第三层222可以包括、由或基本上由包括镍、镍钒(NiV)、磷化镍,例如NiP和硅化镍(NiSi)、铜、银、金、钯、铂、铁、钴和铝的组中的至少一个组成。
第一层222的厚度和/或第三层222的厚度可以在大约100nm至大约5μm的范围内。
在图2I中,第一层222和第三层222被示出为没有它们可以附接到(除了第二层101之外)的任何附加元件。然而,通常,第一层222和/或第三层222中的每一个可以是应该由第二层101连接的元件或器件的一部分或固定到该元件或器件上。
包括这样的元件或器件的层结构200的示例性实施例在图2A至图2H、图3A和图3B中示出。
在各种实施例中,层结构200可以包括多个第一层222、多个第二层101和多个第三层222。
在各种实施例中,第一层222和第三层222中的至少一个可以是或包括芯片金属化结构220B、220F,也称为接触表面。芯片金属化结构220B、220F可以存在于芯片220的两个相反侧上,分别称为背面金属化结构220B和正面金属化结构220F。芯片金属化结构220F、220B中的一个或两个可以包括或由镍和/或镍合金,或不同的金属、例如颗粒金属,或者通常而言的铜、银、金、钯、铂、铁、钴和/或铝组成。在各种实施例中,镍和/或镍合金可以由金属饰面(例如Ni/Au、NiP/Pd/Au等等)覆盖以避免氧化。金属饰面可以在例如厚度、成分等等方面进行配置,使得本文所述的焊接工艺、特别是金属间相的形成不受干扰或基本上不受干扰。
芯片金属化结构220F、220B中的一个或两者的厚度可以至少为200nm,例如在大约200nm至大约5μm的范围内。
在图2A的示例性实施例中,第一互连结构可以由形成在导电衬底224上、例如诸如铜引线框架的引线框架上的第一层222中的一个、连接到第一层222的第二层101中的一个以及可以是芯片220的背面金属化结构220B(也称为芯片220的接触表面、即背面接触表面)的第三层222中的一个形成。
第二互连结构可以由可以是芯片220的正面金属化结构220F的另一个第一层222、连接到第一层222的另一个第二层101和可以是形成在导电结构226上、例如夹上、例如铜夹上或类似物上的镀覆层的另一个第三层222形成。
图2B的实施例可以与图2A的实施例本质上的不同之处在于,第二互连结构不包括承载另一个第三层222的夹。相反,可以提供在其上形成另一个第三层222的不同配置的金属触点226,例如铜触点。
图2C的实施例可以与图2A和图2B的实施例本质上的不同之处在于没有形成第二互连结构。相反,可以暴露芯片220的正面金属化结构220F,例如用于通过常规方式电接触,例如,如上所述,例如通过扩散焊料互连。
图2D的实施例可以与图2B的实施例本质上的不同之处在于,图2B的导电衬底224被隔离衬底224、232、234替换,所述隔离衬底224、232、234包括:正面上形成有第一层222的导电层224,例如铜层;以正面附接到导电层224的背面的陶瓷层232;以及附接到陶瓷层232的背面的金属层234。
图2E的实施例可以与图2C的实施例本质上的不同之处在于,图2C的导电衬底224被隔离衬底224、232、234替换,所述隔离衬底224、232、234包括:正面上形成有第一层222的导电层224,例如铜层;以正面附接到导电层224的背面的陶瓷层232;以及附接到陶瓷层232的背面的金属层234。
图2F的实施例可以与图2E的实施例本质上的不同之处在于没有提供隔离衬底224、232、234,而是提供了两层隔离衬底224、232。两层隔离衬底224、232可以包括正面上形成有第一层222的导电层224,例如铜层;以及以正面附接到导电层224的背面的电绝缘层232。电绝缘层232可以包括或由在本领域中用于隔离衬底的任何电绝缘材料,例如陶瓷、玻璃、有机材料等等组成。
图2G的实施例可以与图2D的实施例本质上的不同之处在于没有提供隔离衬底224、232、234,而是提供了两层隔离衬底224、232。两层隔离衬底224、232可以包括:正面上形成有第一层222的导电层224,例如铜层;以及以正面附接到导电层224的背面的电绝缘层232。电绝缘层232可以包括或由在本领域中用于隔离衬底的任何电绝缘材料,例如陶瓷、玻璃、有机材料等等组成。
图2H的实施例可以与图2B的实施例本质上的不同之处在于没有形成第一互连结构。相反,芯片220的背面220B可以通过扩散焊接附接到导电衬底224。
在各种实施例中,第二层101可以由或基本上由颗粒金属和焊料基底金属组成。
图3A和图3B中分别相应示出的层结构200的实施例可以与图2C的层结构200相似或相同,但可视化表示了第二层101的特性。
第二层101可以包括颗粒金属和焊料基底金属的金属间相。
在各种实施例中,其一个示例性实施例在图3A中示出,第二层101可以由或基本上由金属间相组成。在这种情况下,焊料材料100的第一量的颗粒104_1和第二量的颗粒104_2中相应包含的颗粒金属的绝对量,和/或第一量的颗粒104_1和第二量的颗粒104_2中相应包含的颗粒金属的相对量,和/或第一量的颗粒104_1和第二量的颗粒104_2的绝对和/或相对尺寸可以已被选择为使得:不仅第一量的颗粒104_1完全熔化,而且第二量的颗粒104_2也基本上或完全熔化以形成金属间相。
在各种实施例中,其一个示例性实施例在图3B中示出,第二层101可以包括具有大于第一层222的厚度和/或大于第三层222的厚度的尺寸的颗粒104_2。颗粒104_2可以是最初包含在焊料材料100中的第二颗粒104_2、即较大的颗粒104_2的量的剩余部分,因此可以包括或由颗粒金属组成。在焊接过程期间,当围绕较大颗粒104_2的焊料材料100的温度达到镍的熔化温度时,较大颗粒104_2的一部分可能已经熔化。然而,在熔化整个较大的镍颗粒104_2之前,熔化的焊料材料100达到适合形成金属间相的成分,并因此固化,从而包围了较大的颗粒104_2的剩余部分。
如果具有不同于第一量的颗粒104_1的尺寸和/或不同于第二量的颗粒104_2的尺寸的颗粒、例如第三量的颗粒104_3和/或另外的颗粒104_E,则可以发生类似的情况。最高达到极限尺寸的颗粒可能已经完全熔化并包括在金属间相中,而大于极限尺寸的颗粒的剩余部分可能保留在第二层101中。极限尺寸可以高于存在于焊料材料100中的第一量的颗粒104_1的最大尺寸。
换句话说,第二层101可以进一步包括具有小于颗粒104_2的尺寸的尺寸的另外的颗粒。
在各种实施例中,金属间相可以形成第二层101的重量的大约70%至大约95%之间(例如,大约80%)。
在各种实施例中,金属间相可以由或基本上由以下中的任何一种组成:铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-镍金属间相,例如In7Ni3和/或In3Ni2;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-镍金属间相,例如BiNi和/或Bi3Ni;铋-金金属间相,例如Au2Bi;铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;铋-铂金属间相,例如BiPt和/或Bi2Pt;铟-镍金属间相,例如In7Ni3和/或In3Ni2;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;和铋-镍金属间相,例如BiNi和/或Bi3Ni。
形成金属间相的金属可以贡献以下量(各自以at%计):
第二层101的厚度可以在大约50μm至大约70μm的范围内。
图4示出了根据各种实施例的芯片封装体400的示意性剖视图。
芯片封装体400可以包括如上所述的层结构200,例如如结合图2A至图2I、图3A和/或图3B的实施例中的任何一个所描述的层结构。为了说明的目的,图2C的实施例被选择为芯片封装体400的基础。
芯片封装体400可以包括芯片220。芯片220已经包括在图2A至图2H、图3A和图3B的层结构200的实施例中,但是需要添加到图2I的层结构200的实施例中。
芯片220可以包括例如作为(例如,背面)芯片金属化结构220B的第一层222、包括第三层222的导电衬底224、222、以及至少部分地包封芯片220以及第一层222、220B、第二层100和第三层222中的至少一个的包封体440。
包封体440可以包括或由本领域已知的包封材料组成,并且可以通过已知工艺布置。
图6示出了根据各种实施例的形成层结构的方法的流程图600。
该方法可以包括将根据各种实施例的如上所述的焊料材料层布置在第一层与第三层之间(610)。
根据可以使用的焊料材料的类型,所述布置可以不同地进行,并且基本上如本领域已知的那样进行,例如如从含铅的焊料材料已知的那样进行。
例如,在将焊料材料作为焊膏施加的情况下,可以通过将膏体分配或印刷到第一层和/或第二层上,例如在引线框架上和/或在裸片正面上和/或在夹上和/或在裸片背面上来施加膏体。在将焊料材料用作焊料预制体或其它固体类型焊料材料施加的情况下,焊料预制体等等可以布置在第一层之上,而第二层可以布置在焊料材料之上。
该方法还可以包括将层结构加热到焊料材料的熔化温度,直到形成金属间相(620)。
在各种实施例中,多个焊料互连结构可同时形成在同一层结构中,例如一个在另一个之上。
替代性地,由于金属间相的熔化温度远高于焊料材料的熔化温度,因此可以在器件中顺序形成焊料互连结构。
例如,在将焊料材料布置在第一层与第二层之间之后,例如在引线框架上放置芯片和在裸片正面上放置夹之后(在这里,可以同时形成两个焊接连接,一个在引线框架与芯片之间,另一个在芯片与夹之间,这可以使得产生如图2A所示的层结构),从而形成叠置体,所述叠置体可以在回流炉或箱式炉中以针对上述材料和厚度调整的特定温度变化特性进行加热。替代性地,可以执行具有裸片附接和夹附接分别单独采用的回流工艺的两步工艺。
图7示出了根据各种实施例的形成芯片封装体的方法的流程图700。
该方法可以包括:将根据各种实施例的如上所述的焊料材料层布置在第一层与第三层之间,其中,所述第一层是芯片金属化层,所述第二层是导电衬底的一部分(710)。
该方法还可以包括:将层结构加热到焊料材料的熔化温度,直到形成金属间相(720)。
就此而言,形成芯片封装体的方法可以与在第一层为芯片金属化层且第二层为导电衬底的一部分的情况下形成层结构的方法相同。
该方法还可以包括形成至少部分地包封芯片和层结构的包封体(730)。
下面将说明各种示例:
示例1是一种焊料材料。所述焊料材料可以包括具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;具有形成第二尺寸分布的颗粒尺寸的第二量的颗粒,其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸;以及之中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组包括铜、银、金、钯、铂、铁、钴和铝,并且所述焊料基底材料包括第二组金属中的金属,所述第二组包括锡、铟、锌、镓、锗、锑和铋。
示例2是一种焊料材料。所述焊料材料可以包括具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;具有形成与所述第一尺寸分布分离开的第二尺寸分布的颗粒尺寸的第二量的颗粒,其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸;以及之中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组包括镍、铜、银、金、钯、铂、铁、钴和铝,并且所述焊料基底材料包括第二组金属中的金属,所述第二组包括铟、锌、镓、锗、锑和铋。
在示例3中,示例1或2的主题可以附加性地包括:所述第二颗粒尺寸分布的中值颗粒尺寸至少是所述第一颗粒尺寸分布的中值颗粒尺寸的两倍。
示例4是一种焊料材料。所述焊料材料可以包括具有在大约1μm至大约20μm的范围内的尺寸的第一量的颗粒、具有在大约30μm至大约50μm的范围内的尺寸的第二量的颗粒、以及之中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组包括铜、银、金、钯、铂、铁、钴和铝,并且所述焊料基底材料包括第二组金属中的金属,所述第二组包括锡、铟、锌、镓、锗、锑和铋。
示例5是一种焊料材料。所述焊料材料可以包括具有在大约1μm至大约20μm的范围内的尺寸的第一量的颗粒、具有在大约30μm至大约50μm的范围内的尺寸的第二量的颗粒、以及之中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料,其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组包括镍、铜、银、金、钯、铂、铁、钴和铝,并且所述焊料基底材料包括第二组金属中的金属,所述第二组包括铟、锌、镓、锗、锑和铋。
在示例6中,示例1至5中任一个的主题可以附加性地包括:所述第一量的颗粒和所述第二量的颗粒的总和为所述第一金属的总量或更少。
在示例7中,示例1至6中任一个的主题可以附加性地包括:所述第一量的颗粒在第一金属的总量的5at%至60at%之间、可选地在25at%至60at%之间。
在示例8中,示例1至7中任一个的主题可以附加性地包括:第二量的颗粒在第一金属的总量的10at%至95at%之间、可选地在10at%至75at%之间。
在示例9中,示例1至8中任一个的主题可以附加性地包括所述颗粒是球形的或基本上球形的。
在示例10中,示例1至9中任一个的主题可以附加性地包括由或基本上由第一金属组成的第三量的颗粒,其中,所述第三量的颗粒中的颗粒具有在大于20μm至小于30μm的范围内的尺寸,并且,可选地,所述第三量的颗粒在所述第一金属的总量的10at%至85at%之间。
在示例11中,示例1至10中任一个的主题可以附加性地包括:所述第一金属占所述焊料材料的大约35at%至大约90at%。
在示例12中,示例1至11中任一个的主题可以附加性地包括:焊料材料被配置为焊膏、焊线、压实焊粉或焊料预制体。
示例13是一种层结构。所述层结构可以包括第一层、第三层和将所述第一层附接到所述第三层的第二层,其中,所述第二层由或基本上由第一金属和第二金属组成,其中,所述第二层包括所述第一金属和所述第二金属的金属间相,并且,所述第一金属是第一组金属中的金属,所述第一组包括铜、银、金、钯、铂、铁、钴和铝,而且,所述第二金属是第二组金属中的金属,所述第二组包括锡、铟、锌、镓、锗、锑和铋。
示例14是一种层结构。所述层结构可以包括第一层、第三层和将所述第一层附接到所述第三层的第二层,其中,所述第二层由或基本上由第一金属和第二金属组成,其中,所述第二层包括所述第一金属和所述第二金属的金属间相,并且其中,所述第一金属是第一组金属中的金属,所述第一组包括镍、铜、银、金、钯、铂、铁、钴和铝,并且其中,所述第二金属是第二组金属中的金属,所述第二组包括铟、锌、镓、锗、锑和铋。
在示例15中,示例13或14中任一个的主题可以附加性地包括:所述第二层包括具有大于所述第一层的厚度和/或大于所述第三层的厚度的尺寸的第一金属的颗粒。
在示例16中,示例13至15中任一个的主题可以附加性地包括:所述金属间相占所述第二层的重量的大约70%至大约95%。
在示例17中,示例13至16中任一个的主题可以附加性地包括:所述第一层和/或所述第三层包括金属或由金属组成,其中,所述金属可选地与所述第一金属相同。
在示例18中,示例13、15至17中任一个的主题可以附加性地包括:所述金属间相由或基本上由一组金属间相中的一种组成,所述组包括锡-铜金属间相,例如Cu6Sn5和/或Cu3Sn;锡-银金属间相,例如Ag3Sn;锡-金金属间相,例如AuSn和/或Au5Sn;锡-钯金属间相,例如PdSn4和/或PdSn3,和/或PdSn2;铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-金金属间相,例如Au2Bi;铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;以及铋-铂金属间相,例如BiPt和/或Bi2Pt。
在示例19中,示例14至17中任一个的主题可以附加性地包括:金属间相由或基本上由一组金属间相中的一种组成,所述组包括铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-镍金属间相,例如In7Ni3和/或In3Ni2;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-镍金属间相,例如BiNi和/或Bi3Ni;铋-金金属间相,例如Au2Bi;铋-钯金属间相BiPd,和/或Bi3Pd5,和/或BiPd3;以及铋-铂金属间相,例如BiPt和/或Bi2Pt。
在示例20中,示例13至19中任一个的主题可以附加性地包括:所述第一层和/或所述第三层包括、由或基本上由包括镍、镍钒(NiV)、磷化镍,例如NiP、硅化镍(NiSi)、铜、银、金、钯、铂、铁、钴和铝的组中的至少一个组成。
在示例21中,示例13至20中任一个的主题可以附加性地包括:所述第一层的厚度和/或所述第三层的厚度在大约100nm至大约5μm的范围内。
在示例22中,示例13至21中任一个的主题可以附加性地包括所述第二层的厚度在大约50μm至大约70μm的范围内。
示例23是一种芯片封装体。所述芯片封装体可以包括:示例13至22中任一个的层结构,包括第一层的芯片,包括第三层的导电衬底以及至少部分地包封所述第一层、所述第二层和所述第三层中的至少一个和所述芯片的包封体。
示例24是一种形成层结构的方法。所述方法可以包括:将根据示例1至12中任一个的焊料材料层布置在所述第一层与所述第三层之间,以及将层结构加热到所述焊料材料的熔化温度,直到形成金属间相。
在示例25中,示例24的主题可以附加性地包括:所述第一层和/或所述第三层包括金属或由金属组成,其中,所述金属可选地与所述焊料材料的第一金属相同。
在示例26中,示例24或25的主题可以附加性地包括:所述第二层包括具有大于所述第一层的厚度和/或大于所述第三层的厚度的尺寸的第一金属的颗粒。
在示例27中,示例24至26中任一个的主题可以附加性地包括:所述金属间相占所述第二层的重量的大约80%至大约95%。
在示例28中,示例24、26或27中任一个的主题可以附加性地包括:所述金属间相由或基本上由一组金属间相中的一种组成,所述组包括:锡-铜金属间相,例如Cu6Sn5和/或Cu3Sn;锡-银金属间相,例如Ag3Sn;锡-金金属间相,例如AuSn和/或Au5Sn;锡-钯金属间相,例如PdSn4和/或PdSn3,和/或PdSn2;铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-金金属间相,例如Au2Bi;铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;以及铋-铂金属间相,例如BiPt和/或Bi2Pt。
在示例29中,示例25至27中任一个的主题可以附加性地包括:所述金属间相由或基本上由一组金属间相中的一种组成,所述组包括:铟-铜金属间相,例如Cu11In9和/或Cu2In;铟-镍金属间相,例如In7Ni3和/或In3Ni2;铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;铟-铂金属间相,例如Pt3In;锌-镍金属间相,例如NiZn-β和/或NiZn-γ;锌-银金属间相,例如AgZn-γ和/或Ag3Zn;锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;锌-钯金属间相,例如Pd2Zn和/或PdZn2;锌-铂金属间相,例如Pt3Zn和/或PtZn;锑-铜金属间相,例如Cu2Sb;锑-银金属间相,例如SbAg3;锑-金金属间相,例如AuSb2;锑-钯金属间相,例如Pd3Sb;锑-铂金属间相,例如Pt5Sb;铋-镍金属间相,例如BiNi和/或Bi3Ni;铋-金金属间相,例如Au2Bi;铋-钯金属间相BiPd,和/或Bi3Pd5,和/或BiPd3;以及铋-铂金属间相,例如BiPt和/或Bi2Pt。
在示例30中,示例24至29中任一个的主题可以附加性地包括:所述第二层还包括具有小于镍颗粒的尺寸的尺寸的第一金属的颗粒。
在示例31中,示例24至30中任一个的主题可以附加性地包括:所述第一层和/或所述第二层包括、由或基本上由包括镍、镍钒(NiV)、磷化镍,例如NiP、硅化镍(NiSi)、铜、银、金、钯、铂、铁、钴和铝的组中的至少一个组成。
在示例32中,示例24至31中任一个的主题可以附加性地包括:所述第一层的厚度和/或所述第三层的厚度在大约100nm至大约5μm的范围内。
在示例33中,示例24至32中任一个的主题可以附加性地包括:所述第二层的厚度在大约50μm至大约70μm的范围内。
示例34是一种形成芯片封装体的方法。所述方法可以包括:形成根据示例24至33中任一个的层结构,其中,所述第一层是芯片金属化层,并且所述第二层是导电衬底的一部分;以及形成至少部分地包封所述芯片和所述层结构的包封体。
在示例35中,权利要求1或2的主题可以附加性地包括:所述第一尺寸分布与所述第二尺寸分布分离开。
虽然已经参考具体实施例特别示出和描述了本发明,但是本领域技术人员应该理解,在不背离本发明的精神和范围的情况下,可以进行形式和细节上的各种改变,如由所附权利要求所定义的。因此,本发明的范围由所附权利要求指示,因此,在权利要求的等同物的含义和范围内的所有变化被包含在内。
Claims (26)
1.一种焊料材料,包括:
·具有形成第一尺寸分布的颗粒尺寸的第一量的颗粒;
·具有形成第二尺寸分布的颗粒尺寸的第二量的颗粒;
·其中,所述第二尺寸分布的颗粒尺寸大于所述第一尺寸分布的颗粒尺寸,和
·其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料;
·其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括:
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝;和
·其中,所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括:
·锡;
·铟;
·锌;
·镓;
·锗;
·锑;和
·铋。
2.根据权利要求1所述的焊料材料,
其中,所述第二尺寸分布的中值颗粒尺寸至少是所述第一尺寸分布的中值颗粒尺寸的两倍。
3.根据权利要求1或2所述的焊料材料,
其中,所述第一尺寸分布与所述第二尺寸分布分离开。
4.一种焊料材料,包括:
·具有在大约1μm至大约20μm的范围内的尺寸的第一量的颗粒;
·具有在大约30μm至大约50μm的范围内的尺寸的第二量的颗粒;和
·其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料;
·其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括:
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝;和
·其中,所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括:
·锡;
·铟;
·锌;
·镓;
·锗;
·锑;和
·铋。
5.一种焊料材料,包括:
·具有在大约1μm至大约20μm的范围内的尺寸的第一量的颗粒;
·具有在大约30μm至大约50μm的范围内的尺寸的第二量的颗粒;和
·其中分布有所述第一量的颗粒和所述第二量的颗粒的焊料基底材料;
·其中,所述第一量的颗粒和所述第二量的颗粒由或基本上由第一组金属中的金属组成,所述第一组金属包括:
镍;
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝;和
·其中,所述焊料基底材料包括第二组金属中的金属,所述第二组金属包括:
·铟;
·锌;
·镓;
·锗;
·锑;和
·铋。
6.根据权利要求1至5中任一项所述的焊料材料,
其中,所述第一量的颗粒和所述第二量的颗粒的总和为第一金属的总量或更少。
7.根据权利要求1至6中任一项所述的焊料材料,
其中,所述第一量的颗粒在第一金属的总量的5at%至60at%之间、可选地在25at%至60at%之间。
8.根据权利要求1至7中任一项所述的焊料材料,
其中,所述第二量的颗粒在第一金属的总量的10at%至95at%之间、可选地在10at%至75at%之间。
9.根据权利要求1至8中任一项所述的焊料材料,
其中,所述第一金属占所述焊料材料的大约35at%至大约90at%。
10.根据权利要求1至9中任一项所述的焊料材料,
其中,所述焊料材料被配置为焊膏、焊线、压实焊粉或焊料预制体。
11.一种层结构,包括:
·第一层;
·第三层;和
·将所述第一层附接到所述第三层的第二层;
·其中,所述第二层由或基本上由第一金属和第二金属组成;
·其中,所述第二层包括所述第一金属和所述第二金属的金属间相;和
·其中,所述第一金属是第一组金属中的金属,所述第一组金属包括:
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝;和
·其中,所述第二金属是第二组金属中的金属,所述第二组金属包括:
·锡;
·铟;
·锌;
·镓;
·锗;
·锑;和
·铋。
12.一种层结构,包括:
·第一层;
·第三层;和
·将所述第一层附接到所述第三层的第二层;
·其中,所述第二层由或基本上由第一金属和第二金属组成;
·其中,所述第二层包括所述第一金属和所述第二金属的金属间相;和
·其中,所述第一金属是第一组金属中的金属,所述第一组金属包括:
镍;
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝;和
·其中,所述第二金属是第二组金属中的金属,所述第二组金属包括:
·铟;
·锌;
·镓;
·锗;
·锑;和
·铋。
13.根据权利要求11或12所述的层结构,
其中,所述第二层包括尺寸大于所述第一层的厚度和/或大于所述第三层的厚度的第一金属的颗粒。
14.根据权利要求11至13中任一项所述的层结构,
其中,所述金属间相占所述第二层的重量的大约70%至大约95%。
15.根据权利要求11至14中任一项所述的层结构,
其中,所述第一层和/或所述第三层包括金属或由金属组成,其中,所述金属可选地与所述第一金属相同。
16.根据权利要求11、13至15中任一项所述的层结构,
其中,所述金属间相由或基本上由以下一组金属间相中的一种组成:
锡-铜金属间相,例如Cu6Sn5和/或Cu3Sn;
锡-银金属间相,例如Ag3Sn;
锡-金金属间相,例如AuSn和/或Au5Sn;
锡-钯金属间相,例如PdSn4,和/或PdSn3,和/或PdSn2;
铟-铜金属间相,例如Cu11In9和/或Cu2In;
铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;
铟-金金属间相,例如AuIn,和/或Au7In3和/或AuIn2;
铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;
铟-铂金属间相,例如Pt3In;
锌-银金属间相,例如AgZn-γ和/或Ag3Zn;
锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;
锌-钯金属间相,例如Pd2Zn和/或PdZn2;
锌-铂金属间相,例如Pt3Zn和/或PtZn;
锑-铜金属间相,例如Cu2Sb;
锑-银金属间相,例如SbAg3;
锑-金金属间相,例如AuSb2;
锑-钯金属间相,例如Pd3Sb;
锑-铂金属间相,例如Pt5Sb;
铋-金金属间相,例如Au2Bi;
铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;和
铋-铂金属间相,例如BiPt和/或Bi2Pt。
17.根据权利要求12至16中任一项所述的层结构,
其中,所述金属间相由或基本上由以下一组金属间相中的一种组成:
铟-铜金属间相,例如Cu11In9和/或Cu2In;
铟-镍金属间相,例如In7Ni3和/或In3Ni2;
铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;
铟-金金属间相,例如AuIn和/或Au7In3和/或AuIn2;
铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;
铟-铂金属间相,例如Pt3In;
锌-镍金属间相,例如NiZn-β和/或NiZn-γ;
锌-银金属间相,例如AgZn-γ和/或Ag3Zn;
锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;
锌-钯金属间相,例如Pd2Zn和/或PdZn2;
锌-铂金属间相,例如Pt3Zn和/或PtZn;
锑-铜金属间相,例如Cu2Sb;
锑-银金属间相,例如SbAg3;
锑-金金属间相,例如AuSb2;
锑-钯金属间相,例如Pd3Sb;
锑-铂金属间相,例如Pt5Sb;
铋-镍金属间相,例如BiNi和/或Bi3Ni;
铋-金金属间相,例如Au2Bi;
铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;和
铋-铂金属间相,例如BiPt和/或Bi2Pt。
18.根据权利要求11至17中任一项所述的层结构,
其中,所述第一层和/或所述第三层包括、由或基本上由以下组中的至少一种组成:
镍;
镍钒(NiV);
磷化镍,例如NiP;
硅化镍(NiSi);
铜;
银;
金;
钯;
铂;
铁;
钴;和
铝。
19.根据权利要求11至18中任一项所述的层结构,
其中,所述第一层的厚度和/或所述第三层的厚度在大约100nm至大约5μm的范围内;和/或
其中,所述第二层的厚度在大约50μm至大约70μm的范围内。
20.一种芯片封装体,包括:
·根据权利要求11至19中任一项所述的层结构;
·包括第一层的芯片;
·包括第三层的导电衬底;以及
·至少部分地包封所述第一层、所述第二层和所述第三层中的至少一个和所述芯片的包封体。
21.一种形成层结构的方法,所述方法包括:
·将根据权利要求1至12中任一项所述的焊料材料的层布置在第一层与第三层之间;和
·将所述层结构加热到焊料材料的熔化温度,直到形成金属间相。
22.根据权利要求21所述的方法,
其中,所述第一层和/或所述第三层包括金属或由金属组成,其中,所述金属可选地与所述焊料材料的第一金属相同。
23.根据权利要求21或22所述的方法,
其中,所述金属间相占所述第二层的重量的大约80%至大约95%。
24.根据权利要求21至23中任一项所述的方法,
其中,所述金属间相由或基本上由以下一组金属间相中的一种组成:
锡-铜金属间相,例如Cu6Sn5和/或Cu3Sn;
锡-银金属间相,例如Ag3Sn,
锡-金金属间相,例如AuSn和/或Au5Sn;
锡-钯金属间相,例如PdSn4,和/或PdSn3,和/或PdSn2;
铟-铜金属间相,例如Cu11In9和/或Cu2In;
铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;
铟-金金属间相,例如AuIn和/或Au7In3和/或AuIn2;
铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;
铟-铂金属间相,例如Pt3In;
锌-银金属间相,例如AgZn-γ和/或Ag3Zn;
锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;
锌-钯金属间相,例如Pd2Zn和/或PdZn2;
锌-铂金属间相,例如Pt3Zn和/或PtZn;
锑-铜金属间相,例如Cu2Sb;
锑-银金属间相,例如SbAg3;
锑-金金属间相,例如AuSb2;
锑-钯金属间相,例如Pd3Sb;
锑-铂金属间相,例如Pt5Sb;
铋-金金属间相,例如Au2Bi;
铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;以及
铋-铂金属间相,例如BiPt和/或Bi2Pt。
25.根据权利要求21至24中任一项所述的方法,
其中,所述金属间相由或基本上由以下一组金属间相中的一种组成:
铟-铜金属间相,例如Cu11In9和/或Cu2In;
铟-镍金属间相,例如In7Ni3和/或In3Ni2;
铟-银金属间相,例如Ag3In2,和/或Ag3In,和/或Ag2In;
铟-金金属间相,例如AuIn和/或Au7In3和/或AuIn2;
铟-钯金属间相,例如In2Pd5,和/或In2Pd4,和/或In2Pd6;
铟-铂金属间相,例如Pt3In;
锌-镍金属间相,例如NiZn-β和/或NiZn-γ;
锌-银金属间相,例如AgZn-γ和/或Ag3Zn;
锌-金金属间相,例如Au3Zn,和/或Au6Zn3,和/或Au4Zn5;
锌-钯金属间相,例如Pd2Zn和/或PdZn2;
锌-铂金属间相,例如Pt3Zn和/或PtZn;
锑-铜金属间相,例如Cu2Sb;
锑-银金属间相,例如SbAg3;
锑-金金属间相,例如AuSb2;
锑-钯金属间相,例如Pd3Sb;
锑-铂金属间相,例如Pt5Sb;
铋-镍金属间相,例如BiNi和/或Bi3Ni;
铋-金金属间相,例如Au2Bi;
铋-钯金属间相,例如BiPd,和/或Bi3Pd5,和/或BiPd3;和
铋-铂金属间相,例如BiPt和/或Bi2Pt。
26.一种形成芯片封装体的方法,所述方法包括:
·形成根据权利要求21至25中任一项所述的层结构,其中,所述第一层是芯片金属化层,所述第二层是导电衬底的一部分;和
·形成至少部分地包封所述芯片和所述层结构的包封体。
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
CN115881673A true CN115881673A (zh) | 2023-03-31 |
Family
ID=85477053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202211183205.9A Pending CN115881673A (zh) | 2021-09-27 | 2022-09-27 | 层结构、芯片封装体以及它们的形成方法和焊料材料 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230095749A1 (zh) |
CN (1) | CN115881673A (zh) |
DE (1) | DE102021124877A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11870865B2 (en) * | 2022-05-19 | 2024-01-09 | Hughes Network Systems, Llc | Distributed proxy for encrypted transport protocol with efficient multi-priority multiplexed transport for improving user's traffic QoS |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3288708B1 (en) | 2015-04-28 | 2024-07-03 | Ormet Circuits, Inc. | Sintering pastes with high metal loading for semiconductor die attach applications |
EP3720647A1 (en) | 2017-12-07 | 2020-10-14 | Ormet Circuits, Inc. | Metallurgical compositions with thermally stable microstructures for assembly in electronic packaging |
-
2021
- 2021-09-27 DE DE102021124877.9A patent/DE102021124877A1/de active Pending
-
2022
- 2022-09-19 US US17/947,353 patent/US20230095749A1/en active Pending
- 2022-09-27 CN CN202211183205.9A patent/CN115881673A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230095749A1 (en) | 2023-03-30 |
DE102021124877A1 (de) | 2023-03-30 |
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Date | Code | Title | Description |
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PB01 | Publication | ||
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