CN115877180A - 一种测试装置 - Google Patents
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Abstract
一种测试装置，应用于电子技术，用于以低成本方式对待测背板进行单板功能测试。该测试装置包括测试芯片、测试电路以及待测背板。其中，测试芯片和测试电路的槽位相连，测试电路包括第一接口，待测背板包括第二接口，第一接口和第二接口通过总线相连，第一接口和第二接口均包括PCIe接口。本方案中，连接的测试芯片与测试电路相当于GPU模组，通过总线连接第一接口和第二接口也即将测试电路与待测背板进行连接，从而可以实现对待测背板进行单板功能测试。在对待测背板进行单板功能测试时，当测试电路的第一接口的插拔次数达到其使用寿命时，仅需要将该测试电路进行替换就可以继续单板功能测试，无需替换测试芯片。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种测试装置。
背景技术
图形处理器(graphics processing unit，GPU)服务器，又称为GPU服务器，拥有计算速度块、稳定性高、支持弹性变化等优点，被广泛应用于计算机科学技术领域。GPU服务器包括主板、背板、输入/输出(input/output，IO)板、以及GPU模组等。目前，GPU服务器使用第5代外设组件高速互连标准(peripheral component interconnect express，PCIe)技术来进行信号传输。PCIe技术是一种高速串行计算机扩展总线标准技术，通过高速串行点对点双通道高带宽传输给连接的设备分配独享通道带宽，该技术支持主动电源管理、错误报告、端对端的可靠性传输、热插拔以及服务质量等功能。相比于第4代PCIe技术，第5代PCIe技术(也即PCIe5.0)将信号的传输速率从16GT/s提升到了32GT/s。
由于GPU服务器使用第5代PCIe技术对信号进行更快地传输，对GPU服务器中背板的性能提出了更高要求。因此，背板为可以对PCIe5.0的高速信号进行传输的板卡。在背板的生产过程中，需要对生产的背板进行单板功能测试(board function test，BFT)。在测试时，需要搭配GPU模组对待测背板进行测试，每测试一块待测背板需要将该待测背板与GPU模组连接一次。然而，用于与待测背板连接的GPU模组的接口的使用寿命约为200次，故每测试200个待测背板就需要更换一台GPU模组。现阶段，一台GPU模组的购买成本约为150万元，因此，使用GPU模组测试待测背板需要消耗大量资金成本。
综上，目前暨需一种测试装置，用于以低成本方式对待测背板进行单板功能测试。
发明内容
本发明提供一种测试装置，用于以低成本方式对待测背板进行单板功能测试。
第一方面，本发明提供一种测试装置。该测试装置包括测试芯片、测试电路以及待测背板。其中，测试芯片和测试电路的槽位相连，测试电路包括第一接口，待测背板包括第二接口，第一接口和第二接口通过总线相连，第一接口和第二接口均包括PCIe接口。
本发明实施例中，连接的测试芯片与测试电路相当于GPU模组，通过总线连接第一接口和第二接口也即将测试电路与待测背板进行连接，从而可以实现对待测背板进行单板功能测试。在对测试过程中，当与待测背板连接的测试电路的第一接口的插拔次数达到其使用寿命时，仅需要将测试电路进行替换，将测试芯片与替换后的测试电路的槽位重新连接即相当于一个新的GPU模组，通过将替换后的测试电路的第一接口与待测背板的第二接口进行连接，就可以对待测背板进行单板功能测试。换句话说，在对待测背板进行单板功能测试时，当测试电路的第一接口的插拔次数达到其使用寿命时，仅需要将该测试电路进行替换就可以继续单板功能测试，无需替换测试芯片。
可选的，PCIe接口为PCIe5.0接口。通过使用PCIe5.0接口，可以使得PCIe接口提供更快的信号传输速率。
可选的，测试芯片为CX7芯片。通过使用支持PCIe5.0技术的CX7芯片，可以测试待测背板是否可以对PCIe5.0的高速信号进行传输，以及传输时其信号完整性和信号连通性。
可选的，测试芯片和测试电路用于实现GPU功能。本发明实施例中，用于实现GPU功能的测试芯片和测试电路可以替代GPU模组对待测背板进行单板功能测试，从而可以以低成本的方式对待测背板进行单板功能测试。
可选的，第一接口和/或第二接口包括至少两个PCIe接口。
可选的，测试电路的槽位包括与测试电路上的PCIe接口一一对应的PCIe槽位，PCIe槽位一端连接测试电路上的PCIe接口，PCIe槽位的另一端用于连接测试芯片。本发明实施例中，测试芯片通过PCIe槽位与测试电路进行通信。
可选的，第一接口和第二接口还均包括低速信号接口，低速信号接口中包括PCIe引脚和低速信号引脚。
本发明实施例中，低速信号引脚可用于传输低速信号。通过在测试电路中设置低速信号引脚可以使测试电路传输低速信号，由此，该测试装置可以实现低速信号的传输，并可以测试待测背板传输低速信号时的信号完整性和信号连通性。
可选的，低速信号引脚包括如下引脚中的至少一项：I2C引脚；和，FPGA引脚；和，NVLINK引脚；和，HMC USB引脚。
可选的，测试电路还包括与低速信号接口对应的低速信号槽位。测试芯片与低速信号槽位相连，测试芯片可以接收测试电路传输的低速信号并处理，并将处理结果依信号形式返回给测试电路。
可选的，测试电路还包括第一电源接口和第二电源接口。
可选的，任一电源接口中包含至少两个充电接口。
可选的，测试电路还包括第一电压转换器和第二电压转换器；第一电压转换器的一端与第一电源接口连接，第一电压转换器的另一端与测试电路的至少一个PCIe槽位以及低速信号槽位相连；第二电压转换器的第一端与第二电源接口连接，第二电压转换器的第二端与测试电路的剩余PCIe槽位相连。
可选的，测试电路还包括复杂可编程逻辑器件和第三电压转换器；复杂可编程逻辑器件与第三电压转换器的一端相连，用于给测试电路的PCIe槽位、和/或低速信号槽位上电，以及判断是否给测试电路的PCIe槽位、和/或低速信号槽位成功上电；第三电压转换器的第二端与测试电路的PCIe槽位、和/或低速信号槽位相连；第三电压转换器的第三端与第二电压转换器的第三端相连。
附图说明
为了更清楚地说明本发明中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术提供的一种可能的测试装置的应用场景示意图；
图2为本发明提供的一种测试装置的应用场景示意图；
图3为本发明提供的一种测试装置的结构示意图；
图4为本发明提供的一种测试电路以及测试芯片的结构示意图；
图5为本发明提供的一种实际的测试电路以及待测背板的结构示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
如图1所示，为现有技术提供的一种可能的测试装置的应用场景示意图。该应用场景包括主板、IO板、待测背板、GPU模组。其中，IO板设置于主板上，为主板提供并管理整个系统所需要的所有输入输出的控制和管理功能。待测背板通常竖直放置，分别与主板上的IO板以及GPU模组连接，从而实现主板与GPU模组进行通信，此外，待测背板还为GPU服务器的供电提供电源接口。对待测背板进行单板功能测试时，主板通过IO板向待测背板发送信号，待测背板将信号传至GPU模组，GPU模组接收信号并处理，将处理后的结果以信号形式传输至主板。
详细的，单板功能测试包括信号完整性测试、信号连通性测试、电源完整性测试。其中，信号完整性测试可以测试信号传输过程中的传输质量。信号完整性(signalintegrity，SI)是指信号在传输路径上的质量。其传输路径可以是普通的金属线，可以是光学器件，也可以是其他媒质。信号具有良好的信号完整性是指在要求的时间内，信号可以不失真地从源端传送到接收端。在高速信号传输领域，信号完整性测试对产品的研发调试至关重要。信号连通性测试通过计算接收端的信号与发送端的信号的比值可以得到。电源完整性测试即为测试待测背板是否可以正常传输电信号以及对电信号的传输质量。
如背景技术描述，现有技术需要使用GPU模组来测试待测背板，因此需要消耗大量资金成本。
鉴于此，本发明实施例提供一种测试装置，用于以低成本方式对待测背板进行单板功能测试。
如图2所示，为本发明实施例提供的一种测试装置的应用场景示意图。该应用场景包括主板、IO板、待测背板、测试芯片、测试电路以及待测背板。其中，IO板设置于主板上，关于IO板的详细内容可参见上述介绍，此处不再赘述。待测背板分别与主板上的IO板以及测试电路连接，测试电路还与测试芯片连接。关于测试电路、测试芯片、以及待测背板的详细内容可参见下述介绍，此处不再赘述。
如图3所示，为本发明实施例提供的一种测试装置的结构示意图。该测试装置包括测试芯片、测试电路以及待测背板。其中，测试芯片和测试电路的槽位相连，测试电路包括第一接口，待测背板包括第二接口，第一接口和第二接口通过总线相连，第一接口和第二接口均包括PCIe接口。
本发明实施例中，连接的测试芯片与测试电路相当于GPU模组，通过总线连接第一接口和第二接口也即将测试电路与待测背板进行连接，从而可以实现对待测背板进行单板功能测试。在对测试过程中，当与待测背板连接的测试电路的第一接口的插拔次数达到其使用寿命时，仅需要将测试电路进行替换，将测试芯片与替换后的测试电路的槽位重新连接即相当于一个新的GPU模组，通过将替换后的测试电路的第一接口与待测背板的第二接口进行连接，就可以对待测背板进行单板功能测试。换句话说，在对待测背板进行单板功能测试时，当测试电路的第一接口的插拔次数达到其使用寿命时，仅需要将该测试电路进行替换就可以继续单板功能测试，无需替换测试芯片。在实际运用中，GPU模组的更换成本约为150万元，而测试电路的更换成本很低，因此，本方案可以以低成本的方式对待测背板进行单板功能测试。
在一种可能的实施方式中，PCIe接口为PCIe5.0接口。PCIe5.0接口使用PCIe5.0技术。PCIe 5.0技术带来了更高传输速度，以x16带宽为例，其信号传输速率从PCIe 4.0的64GB/s提升到了128GB/s，有效提高了设备传输速率的上限，从而可以满足数据中心、高性能计算、边缘计算、机器学习、人工智能和5G网络等场景里日益增长的带宽需求，也可以让设备制造商用更少的通道数实现同样的带宽。因此，通过使用PCIe5.0接口，可以使得PCIe接口提供更快的信号传输速率。
在一种可能的实施方式中，测试芯片为CX7芯片。CX7芯片为英伟达公司(NvidiaCorporation，NVIDIA)推出的一款芯片，可用于高性能计算，支持PCIe5.0技术。本发明实施例中，通过使用支持PCIe5.0技术的CX7芯片，可以测试待测背板是否可以对PCIe5.0的高速信号进行传输，以及传输时其信号完整性和信号连通性。
在一种可能的实施方式中，测试芯片和测试电路用于实现GPU功能。本发明实施例中，用于实现GPU功能的测试芯片和测试电路可以替代GPU模组对待测背板进行单板功能测试，从而可以以低成本的方式对待测背板进行单板功能测试。
如图4所示，为本发明实施例提供的一种测试电路以及测试芯片的结构示意图。其中，第一接口和/或所述第二接口包括至少两个PCIe接口。
在一种可能的实施方式中，测试电路的槽位包括与测试电路上的PCIe接口一一对应的PCIe槽位，PCIe槽位一端连接测试电路上的PCIe接口，PCIe槽位的另一端用于连接测试芯片。
本发明实施例中，测试芯片通过PCIe槽位与测试电路进行通信。
如图4所示，第一接口和第二接口还均包括低速信号接口，低速信号接口中包括PCIe引脚和低速信号引脚。
在一种可能的实施方式中，低速信号引脚包括如下引脚中的至少一项：集成电路总线(Inter－Integrated Circuit，I2C)引脚；和，现场可编程门阵列(FieldProgrammable Gate Array，FPGA)引脚；和，NVLINK引脚；和，主机管理控制台(HOSTMANAGEMENT CONSOLE，HMC)USB引脚。
详细的，I2C引脚指基于I2C协议的引脚。I2C协议是一种简单的双向两线制总线协议标准。I2C协议只需要2个管脚、极少的连接线和面积，就可以实现芯片间的通讯。使用I2C协议的通讯的工作电流很低，因此降低了系统的功耗。此外，I2C协议还有完善的应答机制，可以增强通讯的可靠性。
FPGA引脚指基于FPGA协议的引脚。
NVLINK引脚指基于NVLINK协议的引脚。NVLINK是英伟达(NVIDIA)开发并推出的一种总线及其通信协议。NVLINK采用点对点结构、串列传输，用于CPU与GPU之间的连接，也可用于多个图形处理器之间的相互连接。
HMC USB引脚指基于HMC USB协议的引脚。HMC是硬件管理口，可以通过该口连接网线来控制管理小型机，包括安装操作系统等等。此外，HMC还用于执行硬件管理功能，例如，其HMC会通过受管系统的服务处理器发出控制功能请求。
本发明实施例中，低速信号引脚可用于传输低速信号。通过在测试电路中设置低速信号引脚可以使测试电路传输低速信号，由此，该测试装置可以实现低速信号的传输，并可以测试待测背板传输低速信号时的信号完整性和信号连通性。
如图4所示，测试电路还包括与低速信号接口对应的低速信号槽位。测试芯片与低速信号槽位相连，测试芯片可以接收测试电路传输的低速信号并处理，并将处理结果依信号形式返回给测试电路。
如图4所示，测试电路还包括第一电源接口和第二电源接口。本发明实施例中，第一电源接口和第二电源接口可以接受来自待测背板的电信号。示例性地，电信号可以是电压为54V的电信号，54V为待测背板给GPU模组供电的电压。
在一种可能的实施方式中，任一电源接口中包含至少两个充电接口。
如图4所示，测试电路还包括第一电压转换器和第二电压转换器；第一电压转换器的一端与第一电源接口连接，第一电压转换器的另一端与测试电路的至少一个PCIe槽位以及低速信号槽位相连；第二电压转换器的第一端与第二电源接口连接，第二电压转换器的第二端与测试电路的剩余PCIe槽位相连。
示例性地，以第一电源接口以及第二电源接口接收54V的电信号为例，由于PCIe槽位以及低速信号槽位所需的电压为12V，因此需要第一电压转换器将接收自第一电源接口的54V的电信号转换为12V的电信号，第二电压转换器将接收自第二电源接口的54V的电信号转换为12V的电信号。
如图4所示，测试电路还包括复杂可编程逻辑器件和第三电压转换器；复杂可编程逻辑器件与第三电压转换器的一端相连，用于给测试电路的PCIe槽位、和/或低速信号槽位上电，以及判断是否给测试电路的PCIe槽位、和/或低速信号槽位成功上电；第三电压转换器的第二端与测试电路的PCIe槽位、和/或低速信号槽位相连；第三电压转换器的第三端与第二电压转换器的第三端相连。
复杂可编程逻辑器件(complex programmable logic device，CPLD)是在可编程逻辑器件(Programmable logic device，PLD)基础上发展起来的数字逻辑器件。用户可以把编译好的CPLD程序通过专用的CPLD程序烧写器烧写到CPLD芯片中，从而实现程序设计的数字逻辑功能。所以CPLD可以通过编写特定逻辑的硬件程序，代替分立的数字逻辑芯片实现各种数字逻辑的功能。
如图5所示，为本发明实施例提供的一种实际的测试电路以及待测背板的结构示意图。该测试装置包括测试芯片、测试电路以及待测背板。其中，测试电路的第一接口包括一个低速信号接口，也即J3接口。该J3接口中包括PCIe引脚和低速信号引脚。其中，低速引号引脚包括I2C 11引脚、I2C 16引脚、FPGA0(GEN1)引脚、NVLINK0-1(GEN3)引脚、以及HMCUSB引脚；PCIe引脚包括SW0-GPU4 PE2 8-15引脚以及SW0-GPU2 PE3 8-15引脚。
测试电路的第一接口还包括7个PCIe接口，分别为J4接口、J5接口、J6接口、J7接口、J8接口、J9接口、以及J10接口。其中，J4接口包括SW0-GPU2PE3 0-7引脚以及SW0-GPU4PE2 0-7引脚；J5接口包括SW1-GPU1 PE4 8-15引脚以及SW1-GPU3 PE5 8-15引脚；J6接口包括SW1-GPU1 PE4 0-7引脚以及SW1-GPU3 PE5 0-7引脚；J7接口包括SW2-GPU8 PE2 8-15引脚以及SW2-GPU6 PE3 8-15引脚；J8接口包括SW2-GPU6 PE3 0-7引脚以及SW2-GPU8 PE2 0-7引脚；J9接口包括SW3-GPU5 PE4 8-15引脚以及SW3-GPU7 PE5 8-15引脚；J10接口包括SW3-GPU5 PE4 0-7引脚以及SW3-GPU7 PE5 0-7引脚。
测试电路的第一电源接口包括3个充电接口，分别为：J54接口、J30接口、以及J32接口。其中，J54接口包括P54V_PSU引脚；J30接口包括P54V_PSU引脚；J32接口包括P54V_PSU引脚。
测试电路的第二电源接口包括3个充电接口，分别为：J33接口、J31接口、以及J55接口。其中，J33接口包括P54V_PSU引脚；J31接口包括P54V_PSU引脚；J55接口包括P54V_PSU引脚。
测试电路的槽位包括两个低速信号槽位，分别为PCIe X1 Gen2槽位以及PCIe X2Gen3槽位。两个低速信号槽位与J3接口中的低速引脚连接。
测试电路的槽位还包括8个高速信号槽位，分别为PCIe X16 Slot 0槽位、PCIeX16 Slot 1槽位、PCIe X16 Slot 2槽位、PCIe X16 Slot 3槽位、PCIe X16 Slot4槽位、PCIe X16 Slot 5槽位、PCIe X16 Slot 6槽位、以及PCIe X16 Slot 7槽位。PCIe X16 Slot0槽位与J3接口中的两个PCIe引脚，也即SW0-GPU4 PE28-15引脚以及SW0-GPU2 PE3 8-15引脚连接；PCIe X16 Slot 1槽位与J4接口中的两个PCIe引脚连接；PCIe X16 Slot 2槽位与J5接口中的两个PCIe引脚连接；PCIe X16 Slot 3槽位与J6接口中的两个PCIe引脚连接；PCIe X16 Slot 4槽位与J7接口中的两个PCIe引脚连接；PCIe X16 Slot 5槽位与J8接口中的两个PCIe引脚连接；PCIe X16 Slot 6槽位与J9接口中的两个PCIe引脚连接；PCIe X16Slot 7槽位与J10接口中的两个PCIe引脚连接。
测试电路的槽位还包括第一电压转换器DC/DC和第二电压转换器DC/DC。测试电路的槽位还包括第三电压转换器DC/DC和复杂可编程逻辑器件CPLD。
与测试电路的第一接口相对应的，待测背板的第二接口包括一个低速信号接口，也即J3接口。该J3接口中包括PCIe引脚和低速信号引脚。其中，低速引号引脚包括I2C 11引脚、I2C 16引脚、FPGA0(GEN1)引脚、NVLINK0-1(GEN3)引脚、以及HMC USB引脚；PCIe引脚包括SW0-GPU4 PE2 8-15引脚以及SW0-GPU2 PE3 8-15引脚。待测背板的第二接口还包括7个PCIe接口，分别为J4接口、J5接口、J6接口、J7接口、J8接口、J9接口、以及J10接口。其中，J4接口包括SW0-GPU2 PE3 0-7引脚以及SW0-GPU4 PE2 0-7引脚；J5接口包括SW1-GPU1 PE48-15引脚以及SW1-GPU3 PE5 8-15引脚；J6接口包括SW1-GPU1 PE4 0-7引脚以及SW1-GPU3PE5 0-7引脚；J7接口包括SW2-GPU8 PE2 8-15引脚以及SW2-GPU6 PE3 8-15引脚；J8接口包括SW2-GPU6 PE3 0-7引脚以及SW2-GPU8 PE2 0-7引脚；J9接口包括SW3-GPU5PE4 8-15引脚以及SW3-GPU7 PE5 8-15引脚；J10接口包括SW3-GPU5 PE4 0-7引脚以及SW3-GPU7 PE5 0-7引脚。
待测背板的第一电源接口包括3个充电接口，分别为：J54接口、J30接口、以及J32接口。其中，J54接口包括P54V_PSU引脚；J30接口包括P54V_PSU引脚；J32接口包括P54V_PSU引脚。待测背板的第二电源接口包括3个充电接口，分别为：J33接口、J31接口、以及J55接口。其中，J33接口包括P54V_PSU引脚；J31接口包括P54V_PSU引脚；J55接口包括P54V_PSU引脚。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种测试装置，其特征在于，包括测试芯片、测试电路以及待测背板；
所述测试芯片和所述测试电路的槽位相连，所述测试电路包括第一接口，所述待测背板包括第二接口，所述第一接口和所述第二接口通过总线相连，所述第一接口和第二接口均包括外设组件高速互连标准PCIe接口。
2.根据权利要求1所述的测试装置，其特征在于，所述第一接口和/或所述第二接口包括至少两个PCIe接口。
3.根据权利要求1所述的测试装置，其特征在于，所述测试电路的槽位包括与所述测试电路上的PCIe接口一一对应的PCIe槽位，所述PCIe槽位一端连接所述测试电路上的PCIe接口，所述PCIe槽位的另一端用于连接所述测试芯片。
4.根据权利要求1所述的测试装置，其特征在于，所述第一接口和所述第二接口还均包括低速信号接口，所述低速信号接口中包括PCIe引脚和低速信号引脚。
5.根据权利要求4所述的测试装置，其特征在于，所述低速信号引脚包括如下引脚中的至少一项：
集成电路总线I2C引脚；和，
现场可编程门阵列FPGA引脚；和，
NVLINK引脚；和，
主机管理控制台HMC USB引脚。
6.根据权利要求4所述的测试装置，其特征在于，所述测试电路还包括与所述低速信号接口对应的低速信号槽位。
7.根据权利要求1所述的测试装置，其特征在于，所述测试电路还包括第一电源接口和第二电源接口。
8.根据权利要求7所述的测试装置，其特征在于，任一电源接口中包含至少两个充电接口。
9.根据权利要求1所述的测试装置，其特征在于，所述测试电路还包括第一电压转换器和第二电压转换器；
所述第一电压转换器的一端与所述第一电源接口连接，所述第一电压转换器的另一端与所述测试电路的至少一个所述PCIe槽位以及低速信号槽位相连；
所述第二电压转换器的第一端与所述第二电源接口连接，所述第二电压转换器的第二端与所述测试电路的剩余所述PCIe槽位相连。
10.根据权利要求1所述的测试装置，其特征在于，所述测试电路还包括复杂可编程逻辑器件和第三电压转换器；
所述复杂可编程逻辑器件与所述第三电压转换器的一端相连，用于给所述测试电路的PCIe槽位、和/或所述低速信号槽位上电，以及判断是否给所述测试电路的PCIe槽位、和/或所述低速信号槽位成功上电；
所述第三电压转换器的第二端与所述测试电路的PCIe槽位、和/或所述低速信号槽位相连；
所述第三电压转换器的第三端与所述第二电压转换器的第三端相连。
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