CN115831924A - 半导体存储器装置及制造半导体存储器装置的方法 - Google Patents

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Abstract

本文中描述的实施例大体上涉及一种半导体存储器装置及一种制造所述半导体存储器装置的方法。根据一个实施例，一种半导体存储器装置包含：互连层，其堆叠于衬底上方；存储器支柱，其经配置以穿透所述互连层；第一构件及第二构件；及分割部分，其提供于所述第一构件与所述第二构件之间。所述分割部分包含绝缘层。所述绝缘层各自包含第一部分及第二部分。所述第一部分提供于所述第一构件与所述第二部分之间。所述第二部分提供于所述第一部分与所述第二构件之间。所述第一部分及所述第二部分在从顶部看时各自具有个别弧形且彼此接触。

Description

半导体存储器装置及制造半导体存储器装置的方法
相关申请案的交叉参考
本申请案基于且主张来自2021年9月17日申请的第2021-152067号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。
技术领域
本文中描述的实施例大体上涉及一种半导体存储器装置及一种制造所述半导体存储器装置的方法。
背景技术
NAND快闪存储器被称为能够以非易失性方式存储数据的半导体存储器装置。例如NAND快闪存储器的半导体存储器装置可采用三维存储器结构来实现更高集成度及更高容量。
发明内容
一般来说，根据一个实施例，一种半导体存储器装置包含：多个互连层，其堆叠于衬底上方且在第一方向上彼此间隔开；存储器支柱，其经配置以在所述第一方向上穿透所述多个互连层；第一构件及第二构件，其在从顶部看时各自具有设置为与所述第一方向相交的第二方向的纵向方向，所述第一构件及所述第二构件布置在所述第二方向上且在所述第一方向上穿透所述多个互连层；及分割部分，其提供于所述第一构件与所述第二构件之间。所述分割部分包含在所述第一方向上彼此间隔开的多个绝缘层。所述多个绝缘层各自包含第一部分及第二部分。所述第一部分提供于所述第一构件与所述第二部分之间。所述第二部分提供于所述第一部分与所述第二构件之间。所述第一部分及所述第二部分在从所述顶部看时各自具有个别弧形且彼此接触。
根据实施例，可提高半导体存储器装置的良率。
附图说明
图1是展示根据第一实施例的包含半导体存储器装置的存储器系统的配置的框图。
图2是展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的电路配置的实例的电路图。
图3是展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的平面结构的实例的平面图。
图4是展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的详细平面结构的实例的平面图。
图5是沿着图4的线I-I截取且展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
图6是沿着图5的线S-S截取且展示根据第一实施例的半导体存储器装置中的存储器支柱的横截面结构的实例的横截面图。
图7是沿着图4的线II-II截取且展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
图8是沿着图4的线III-III截取且展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
图9是沿着图4的线IV-IV截取且展示根据第一实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
图10是图4中展示的区域RA的放大图。
图11是图7中展示的区域RB的放大图。
图12是图8中展示的区域RC的放大图。
图13是展示根据第一实施例的制造半导体存储器装置的方法的实例的流程图。
图14是展示根据第一实施例的制造半导体存储器装置的方法的实例的流程图。
图15是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图16是沿着图15的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图17是沿着图15的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图18是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图19是沿着图18的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图20是沿着图18的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图21是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图22是沿着图21的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图23是沿着图21的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图24是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图25是沿着图24的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图26是沿着图24的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图27是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图28是沿着图27的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图29是沿着图27的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图30是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图31是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图32是沿着图30的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图33是沿着图30的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图34是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图35是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图36是沿着图34的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图37是沿着图34的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图38是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图39是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图40是沿着图38的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图41是沿着图38的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图42是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图43是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图44是沿着图43的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图45是沿着图43的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图46是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图47是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图48是沿着图46的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图49是沿着图46的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图50是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图51是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图52是沿着图50的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图53是沿着图50的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图54是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图55是沿着图54的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图56是沿着图54的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图57是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图58是沿着图57的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图59是沿着图57的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图60是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图61是沿着图60的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图62是沿着图60的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图63是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图64是沿着图8的线V-V截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图65是沿着图63的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图66是沿着图63的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图67是沿着图8中的最上绝缘层的表面截取且展示根据第一实施例的制造半导体存储器装置的过程期间的平面结构的实例的平面图。
图68是沿着图67的线VI-VI截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图69是沿着图67的线VII-VII截取且展示根据第一实施例的制造半导体存储器装置的过程期间的横截面结构的实例的横截面图。
图70是根据第一实施例的修改的半导体存储器装置中的图4中展示的区域RA的放大图。
图71是根据第一实施例的修改的半导体存储器装置中的图7中展示的区域RB的放大图。
图72是展示根据第二实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的详细平面结构的实例的平面图。
图73是展示根据第三实施例的包含于半导体存储器装置中的存储器胞元阵列的平面结构的实例的平面图。
图74是展示根据第三实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的详细平面结构的实例的平面图。
图75是沿着图74的线VIII-VIII截取且展示根据第三实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
图76是沿着图74的线IX-IX截取且展示根据第三实施例的包含于半导体存储器装置中的存储器胞元阵列的连接区域中的横截面结构的实例的横截面图。
具体实施方式
在下文中，将参考附图描述实施例。图式中的尺寸及比例等不总是相同于实际尺寸及比例等。在以下描述中，具有基本上相同功能及配置的构成元件将被指派相同参考数字或符号。尤其在其中具有类似配置的元件彼此区分的情况中，其相同参考符号可被指派不同字母或数字。
1第一实施例
1.1.配置
1.1.1存储器系统的配置
根据第一实施例的包含半导体存储器装置的存储器系统的配置将参考图1描述。图1是展示存储器系统的配置的框图。存储器系统经配置以连接到外部主机装置(未展示)。存储器系统是例如存储器卡，例如SDTM卡、通用闪存(UFS)或固态硬盘(SSD)。存储器系统1包含存储器控制器2及半导体存储器装置3。
存储器控制器2由例如单芯片系统(SoC)的集成电路构成。存储器控制器2基于从主机装置接收的请求控制半导体存储器装置3。明确来说，例如，存储器控制器2将由主机装置请求写入的数据写入到半导体存储器装置3。此外，存储器控制器2从半导体存储器装置3读取由主机装置请求读取的数据且将读取数据传输到主机装置。
半导体存储器装置3是经配置以依非易失性方式存储数据的存储器。半导体存储器装置3是例如NAND快闪存储器。
存储器控制器2与半导体存储器装置3之间的通信符合例如单倍数据速率(SDR)接口、切换双倍数据速率(DDR)接口或开放NAND快闪接口(ONFI)。
1.1.2半导体存储器装置的配置
根据第一实施例的半导体存储器装置的配置将参考图1描述。半导体存储器装置3包含例如存储器胞元阵列10、命令寄存器11、地址寄存器12、序列发生器13、驱动器模块14、行解码器模块15及感测放大器模块16。
存储器胞元阵列10包含多个块BLK0到BLKn(其中n是等于或大于1的整数)。块BLK是可以非易失性方式存储数据的一组多个存储器胞元且用作例如数据擦除单元。在存储器胞元阵列10中，提供多个位线及多个字线。每一存储器胞元与例如单个位线及单个字线相关联。存储器胞元阵列10的详细配置稍后将描述。
命令寄存器11存储由半导体存储器装置3从存储器控制器2接收的命令CMD。命令CMD包含致使序列发生器13执行读取操作、写入操作、擦除操作或类似物的顺序。
地址寄存器12存储由半导体存储器装置3从存储器控制器2接收的地址信息ADD。地址信息ADD包含例如块地址BAd、页地址PAd及列地址CAd。举例来说，块地址BAd、页地址PAd及列地址CAd分别用于选择块BLK、字线及位线。
序列发生器13控制半导体存储器装置3的整体操作。举例来说，序列发生器13基于存储于命令寄存器11中的命令CMD控制驱动器模块14、行解码器模块15及感测放大器模块16等，借此执行读取操作、写入操作、擦除操作及类似物。
驱动器模块14产生用于读取操作、写入操作、擦除操作及类似物中的电压。接着，驱动器模块14基于例如存储于地址寄存器12中的页地址PA将所产生电压施加到对应于选定字线的信号线。
基于存储于地址寄存器12中的块地址BAd，行解码器模块15选择对应存储器胞元阵列10中的一个块BLK。接着，行解码器模块15将例如施加到对应于选定字线的信号线的电压传送到选定块BLK中的选定字线。
感测放大器模块16基于存储于地址寄存器12中的列地址CAd选择位线。在写入操作中，感测放大器模块16根据从存储器控制器2接收的写入数据DAT将电压施加到选定位线。在读取操作中，感测放大器模块16基于选定位线的电压确定存储于存储器胞元中的数据且将确定结果作为读取数据DAT传送到存储器控制器2。
1.1.3存储器胞元阵列的电路配置
存储器胞元阵列10的电路配置将参考图2描述。图2是展示存储器胞元阵列10的电路配置的实例的电路图。图2展示包含于存储器胞元阵列10中的多个块BLK中的一者。如图2中展示，块BLK包含例如五个串单元SU0到SU4。串单元SU是稍后将描述的一组NAND串NS。举例来说，在写入操作或读取操作中，例如，串单元SU中的NAND串NS按批选择。
每一串单元SU包含分别与位线BL0到BLm(m是等于或大于1的整数)相关联的多个NAND串NS。每一NAND串NS包含例如存储器胞元晶体管MT0到MT7及选择晶体管ST1及ST2。每一存储器胞元晶体管MT包含控制栅极及电荷存储层，且以非易失性方式存储数据。选择晶体管ST1及ST2中的每一者用于在各种操作中选择串单元SU。
在每一NAND串NS中，存储器胞元晶体管MT0到MT7串联耦合。选择晶体管ST1的漏极耦合到相关联位线BL。选择晶体管ST1的源极耦合到串联耦合的存储器胞元晶体管MT0到MT7的一端。选择晶体管ST2的漏极耦合到串联耦合的存储器胞元晶体管MT0到MT7的另一端。选择晶体管ST2的源极耦合到源极线SL。
相同块BLK中的存储器胞元晶体管MT0到MT7的控制栅极分别耦合到字线WL0到WL7。串单元SU0到SU4中的选择晶体管ST1的栅极分别耦合到选择栅极线SGD0到SGD4。串单元SU0到SU4中的选择晶体管ST2的栅极共同耦合到选择栅极线SGS。
位线BL0到BLm分别被指派不同列地址。位线BL中的每一者由在多个块BLK中被指派相同列地址的NAND串NS共享。一组字线WL0到WL7被提供给每一块BLK。源极线SL由例如多个块BLK共享。
举例来说，共同耦合到一个串单元SU中的字线WL的一组存储器胞元晶体管MT可称为胞元单元CU。举例来说，由分别经配置以存储1位数据的存储器胞元晶体管MT构成的胞元单元CU的存储容量定义为“1页数据”。根据存储于存储器胞元晶体管MT中的数据位的数目，胞元单元CU可具有2页数据或更多的存储容量。
根据第一实施例的包含于半导体存储器装置3中的存储器胞元阵列10的电路配置不限于上述配置。举例来说，包含于每一块BLK中的串单元SU的数目可为任何数。包含于每一NAND串NS中的存储器胞元晶体管MT、选择晶体管ST1及选择晶体管ST2的数目可为任何数。
1.1.4存储器胞元阵列的结构
接着，将描述存储器胞元阵列10的结构的实例。在下文提及的图式中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，且Z方向对应于垂直于用于形成半导体存储器装置3的半导体衬底的表面的方向。在平面图中，视情况添加阴影以使视图易于查看。添加到平面图的阴影不一定与阴影组件的材料或特性相关。在横截面图中，视情况省略一些组件以使视图易于查看。
1.1.4.1平面结构的轮廓
存储器胞元阵列10的平面结构的轮廓将参考图3描述。图3是展示存储器胞元阵列10的平面结构的实例的平面图。图3展示对应于四个块BLK0到BLK3的区域。举例来说，存储器胞元阵列10在X方向上分割成存储器区域MA1及MA2及连接区域HA。连接区域HA布置于存储器区域MA1与存储器区域MA2之间。存储器区域MA1及MA2及连接区域HA包含堆叠互连件，其中选择栅极线SGS、字线WL0到WL7及选择栅极线SGD在Z方向上从下层依序以其间的空间堆叠。在下文中，在Z方向上以其间的空间堆叠的多个互连件将称为堆叠互连件。存储器区域MA1及MA2是包含多个NAND串NS的区域。连接区域HA是用于堆叠互连件与行解码器模块15之间的耦合的区域。
存储器胞元阵列10包含多个构件SLT及SHE。
多个构件SLT布置在Y方向上。构件SLT在X方向上延伸且穿越存储器区域MA1及MA2及连接区域HA。一个块BLK布置于布置在Y方向上的两个构件SLT之间。即，每一构件SLT提供于在Y方向上相邻的两个块之间。构件SLT具有其中例如嵌入绝缘体或导体的结构。构件SLT分割在Y方向上相邻的两个块中的堆叠互连件。图3展示其中提供布置在Y方向上的五个构件SLT的实例。四个块BLK0到BLK3中的每一者布置于五个构件SLT之间。构件SLT具有在X方向上延伸的多个部分(未展示)。构件SLT的部分中的每一者稍后将详细描述。
多个构件SHE布置于每一块BLK中的存储器区域MA1及MA2中的每一者中。举例来说，在存储器区域MA1中，多个构件SHE布置在Y方向上。构件SHE在X方向上延伸且穿越存储器区域MA1。构件SHE的一端包含于连接区域HA中。构件SHE具有其中例如嵌入绝缘体的结构。构件SHE分割在Y方向上相邻的选择栅极线SGD且不分割提供于选择栅极线SGD下方的字线WL及选择栅极线SGS。此同样适用于存储器区域MA2。由构件SLT及SHE分离的区域中的每一者对应于单个串单元SU。
连接区域HA包含布置在Y方向上的多个连接部分HP。连接部分HP中的每一者经布置用于每一组两个块BLK。换句话说，在连接区域HA中，连接部分HP中的每一者包含两个相邻块BLK的部分及提供于两个块BLK之间的构件SLT的部分。在下文中，奇数连接部分HP还将称为“HPo”，且偶数连接部分HP还将称为“HPe”。
连接部分HP中的每一者包含接触区域CCT、两个接触区域C4T及四个构件OST。
接触区域CCT是具有其中堆叠互连件中的每一互连件不与较高层中的互连件重叠的部分(平台部分)的区域。平台部分的形状类似于台阶、平台等。接触区域CCT包含两个相邻块BLK的部分及提供于两个块BLK之间的构件SLT的部分。
接触区域C4T是穿透堆叠互连件的绝缘区域。一个接触区域C4T提供于每一块BLK中。连接部分HP中的两个接触区域C4T布置在Y方向上。接触区域CCT及两个接触区域C4T布置在X方向上。
四个构件OST以使得每一组两个构件OST提供于两个相邻块BLK中的每一者中的方式提供。即，两个构件OST提供于一个块BLK中。构件OST在X方向上延伸。块BLK中的两个构件OST布置在Y方向上。在每一块BLK中，接触区域C4T夹置于两个构件OST之间。换句话说，两个构件OST在接触区域C4T的Y方向上分别与两个侧面接触。构件OST具有其中例如嵌入绝缘体的结构。
每一块BLK中除选择栅极线SGD之外的堆叠互连件(即，选择栅极线SGS及字线WL)绕过夹置于构件OST之间的接触区域C4T，借此电耦合于存储器区域MA1与MA2之间，即，在连接区域HA中。即，堆叠互连件具有在Y方向上布置有构件OST及接触区域C4T的部分。换句话说，堆叠互连件具有在Y方向上提供于构件OST与构件SLT之间的部分。
在连接区域HA中，每一连接部分HP中的接触区域CCT及C4T布置成例如交错图案。明确来说，连接部分HPe中接触区域CCT及C4T的布置类似于通过在X方向上反转连接部分HPo中的接触区域CCT及C4T来获得的布置。即，在连接部分HPo中，接触区域CCT布置于存储器区域MA1侧上，而接触区域C4T布置于存储器区域MA2侧上。在连接部分HPe中，接触区域C4T布置于存储器区域MA1侧上，而接触区域CCT布置于存储器区域MA2侧上。
图3中的实例展示具有四个块BLK的情况。然而，在具有五个或更多个块BLK的情况中，例如，图3中展示的结构重复布置在Y方向上。
存储器胞元阵列10的平面结构不限于上述结构。举例来说，提供于在Y方向上相邻的两个构件SLT之间的构件SHE的数目可基于块BLK中的串单元SU的数目设计为任何数。
1.1.4.2存储器区域及连接区域
(平面结构)
存储器区域MA1及MA2及连接区域HA的平面结构将参考图4详细描述。图4是展示存储器胞元阵列10的连接区域HA中的详细平面结构的实例的平面图。图4展示两个块BLK0及BLK1中的连接区域HA及存储器区域MA1及MA2的部分。每一块BLK由构件SLT及SHE分割成串单元SU0到SU4。省略层间绝缘层。在下文中，包含接触区域C4T的连接区域HA还将称为“HAo”，且包含接触区域CCT的连接区域HA还将称为“HAs”。
存储器胞元阵列10进一步包含多个分割部分DP、多个导体CH、多个接触插塞CC及C4、多个支撑支柱HR及多个存储器支柱MP。
首先，将描述存储器区域MA1及MA2中的存储器支柱MP的结构。
存储器支柱MP用作例如一个NAND串NS。多个存储器支柱MP提供于存储器区域MA1及MA2中。图4中展示的存储器支柱MP的数目是示意性的，且存储器支柱MP的数目不限于图4中展示的数目。
接着，将描述连接区域HA中的构件SLT、分割部分DP、导体CH、接触插塞CC及支撑支柱HR的结构。
构件SLT包含接触插塞LI及绝缘体SW。构件SLT以使得其中在从俯视图看时(当从图4的图纸的上侧看时)X方向设置为纵向方向的多个线形部分布置在X方向上的方式提供。在X方向上相邻的两个构件SLT之间的距离小于例如在Y方向上构件SLT与构件OST之间的距离(包含接触区域C4T及两个构件OST的绝缘区域)。接触插塞LI是针对构件SLT中的部分中的每一者在XZ平面中延伸的导体。接触插塞LI形成为对应于构件SLT中的线形部分中的每一者的线形且耦合源极线SL及提供于存储器胞元阵列10上方的互连件。接触插塞LI由导电材料制成且包含例如钨。绝缘体SW提供于接触插塞LI的侧面上。换句话说，在平面图中，接触插塞LI由绝缘体SW包围。接触插塞LI不与堆叠互连件接触。绝缘体SW由绝缘材料制成且包含例如氧化硅。
分割部分DP提供于布置在X方向上的两个构件SLT之间。举例来说，在连接区域HAo中，构件SLT在X方向上由分割部分DP分割成多个部分。即，在X方向上，经分割构件SLT及分割部分DP交替布置。在图4中展示的实例中，三个分割部分DP在X方向上提供于连接区域HAo中。三个分割部分DP与连接区域HAo接触，且在Y方向上布置于面向接触区域C4T的位置中。换句话说，分割部分DP及包含接触区域C4T及两个构件OST的绝缘区域布置在Y方向上。三个分割部分DP将构件SLT分割成四个部分。
上文实例描述其中分割部分DP提供于连接区域HAo中的情况；然而，分割部分DP的布置不限于所描述的布置。举例来说，分割部分DP可提供于连接区域HAs或存储器区域MA1及MA2中。即，构件SLT可分割于连接区域HAs或存储器区域MA1及MA2中。
分割部分DP包含多个绝缘层52。多个绝缘层52分别提供于相同于选择栅极线SGS及字线WL0到WL7的层中。即，多个绝缘层52在Z方向上以其间的空间堆叠且分别相邻于分别提供于相同于绝缘层52的层中的选择栅极线SGS及字线WL0到WL7。绝缘层52包含第一部分52a及第二部分52b。第一部分52a提供于第二部分52b与在X方向上相邻的两个构件SLT中的一者之间。第二部分52b提供于另一构件SLT与第一部分52a之间。第一部分52a及第二部分52b在例如从顶部看时各自具有个别弧形且在X方向上彼此接触。绝缘层52由绝缘材料制成且包含例如氧化硅。
导体CH电耦合在X方向上相邻的两个接触插塞LI。导体CH在X方向上延伸。导体CH在X方向上相邻的两个构件SLT的X方向上提供于端部上及提供于分割部分DP上。导体CH的X方向上的端部布置于由分割部分DP分割的两个构件SLT的接触插塞LI的端部上。导体CH由导电材料制成。
接触插塞CC将选择栅极线SGS及SGD及字线WL0到WL7电耦合到提供于存储器胞元阵列10上方的互连件。接触插塞CC是导体。接触插塞CC提供于连接区域HAs中的选择栅极线SGD的平台部分及接触区域CCT中的选择栅极线SGS及字线WL的平台部分上。接触插塞CC提供于连接区域HAo中的选择栅极线SGD的平台部分上。接触插塞CC由导电材料制成且包含例如钨。
支撑支柱HR是穿透堆叠互连件的绝缘体。支撑支柱HR用作支柱，其在气隙在例如制造过程期间形成于对应于堆叠互连件的区域中时支撑层间绝缘层。支撑支柱HR视情况布置于包含于连接区域HA中且排除构件SLT、SHE及OST、接触插塞CC及接触区域C4T的区域中。
接着，将描述接触区域CCT的结构。
在接触区域CCT中，选择栅极线SGS及字线WL0到WL7分别具有平台部分。在图4中展示的实例中，选择栅极线SGS及字线WL0到WL7的平台部分以便于形成在X方向上具有台阶的台阶形状的方式提供。换句话说，接触区域CCT具有其中选择栅极线SGS及字线WL0到WL7分别具有以台阶方式拉长的部分的阶梯部分。接触区域CCT包含多个接触插塞CC及多个支撑支柱HR。多个接触插塞CC分别提供于每一块BLK中的选择栅极线SGS及字线WL0到WL7的平台部分上。举例来说，在接触区域CCT中，每一块BLK中的多个接触插塞CC布置在X方向上。多个接触插塞CC可不布置在X方向上且可在Y方向上移位。支撑支柱HR视情况布置于包含接触插塞CC的区域中。
接着，将描述接触区域C4T的结构。
接触插塞C4T是穿透源极线SL、选择栅极线SGS及SGD及字线WL0到WL7的绝缘区域。接触区域C4T包含多个接触插塞C4。接触插塞C4将提供于存储器胞元阵列10上方的互连件电耦合到布置于存储器胞元阵列10下方的电路(例如行解码器模块15)。接触插塞C4是导体。多个接触插塞C4分别对应于例如选择栅极线SGS及字线WL0到WL7。举例来说，多个接触插塞C4布置在X方向上。多个接触插塞C4可不布置在X方向上且可在Y方向上移位。接触插塞C4不与选择栅极线SGS及SGD及字线WL0到WL7的任何者接触。接触插塞C4由导电材料制成且包含例如钨。
(横截面结构)
存储器胞元阵列10的横截面结构将参考图5描述。图5是沿着图4的线I-I截取的横截面图。图5展示连接区域HA及存储器区域MA1及MA2的部分。
绝缘层21提供于半导体衬底20上。绝缘层21由绝缘材料制成且包含例如氧化硅。互连层38提供于绝缘层21上。互连层38形成为例如沿着XY平面延伸的板形且用作源极线SL。互连层38由导电材料制成且包含例如掺杂有磷的硅。
绝缘层39提供于互连层38上。绝缘层39由绝缘材料制成且包含例如氧化硅。互连层22提供于绝缘层39上。互连层22形成为例如沿着XY平面延伸的板形。互连层22用作选择栅极线SGS。互连层22由导电材料制成且包含例如钨。
多个绝缘层40及多个互连层23逐个交替堆叠于互连层22上。换句话说，在Z方向上其间具有空间的多个互连层23提供于互连层22上方。互连层23形成为例如沿着XY平面延伸的板形。多个互连层23从半导体衬底20的侧依序分别用作字线WL0到WL7。绝缘层40由绝缘材料制成且包含例如氧化硅。互连层23由导电材料制成且包含例如钨。
绝缘层40提供于最上互连层23上。互连层24提供于最上互连层23上的绝缘层40上。互连层24形成为例如沿着XY平面延伸的板形。互连层24用作选择栅极线SGD。互连层24由导电材料制成且包含例如钨。
互连层22到24中的每一者包含其中布置存储器支柱MP的区域(对应于MA1及MA2)及其中未布置存储器支柱MP的区域(对应于HA)。在互连层22到24中的每一者中，其中未布置存储器支柱MP的区域进一步包含以便于包围包含接触区域C4T及两个构件OST的绝缘区域的方式形成的区域(对应于HAo)及具有其中互连层22到24分别具有以台阶方式拉长的部分的阶梯部分的区域(对应于HAs)。
形成互连层22到24的方法的实例包含通过用牺牲层形成对应于互连层22到24的结构及用导电材料替换牺牲层来形成互连层22到24的方法(下文称为“替换”)。在本实施例中，牺牲层42对应于互连层22，且牺牲层43对应于互连层23。牺牲层42及43由绝缘材料制成且包含例如氮化硅。
绝缘层40提供于互连层24上。在存储器区域MA1及MA2中，互连层26提供于互连层24上的绝缘层40上。互连层26形成为例如在Y方向上延伸的线形且用作位线BL。即，在图式中未展示的区域中，多个导电层26布置在X方向上。互连层26由导电材料制成且包含例如铜。
在存储器区域MA1及MA2中，存储器支柱MP在Z方向上延伸且穿透互连层22到24。每一存储器支柱MP的下端与互连层38接触。举例来说，存储器支柱MP具有支柱形状且使其沿着XY平面的横截面区域(XY平面横截面区域)从下部向上部增大。存储器支柱MP的横截面形状不限于上述形状。
其中存储器支柱MP与互连层22相交的部分用作选择晶体管ST2。其中存储器支柱MP与一个互连层23相交的部分用作一个存储器胞元晶体管MT。其中存储器支柱MP与互连层24相交的部分用作选择晶体管ST1。
存储器支柱MP包含例如芯膜30、半导体膜31及堆叠膜32。
芯膜30在Z方向上延伸。举例来说，芯膜30的上端位于互连层24上方，且芯膜30的下端位于互连层38上方。芯膜30由绝缘材料制成且包含例如氧化硅。
半导体膜31覆盖芯膜30的外围。在存储器支柱MP的下端中，半导体膜31与互连层38部分接触。半导体膜31包含例如硅。
除其中半导体膜31及互连层38彼此接触的部分之外，堆叠膜32覆盖半导体膜31的侧面及底面。堆叠膜32包含例如依序布置的第一绝缘层、第二绝缘层及第三绝缘层。
图6是沿着图5的线S-S截取且展示存储器支柱MP的横截面结构的实例的横截面图。明确来说，图6展示平行于半导体衬底20的表面且包含互连层23的层中的存储器支柱MP的横截面结构。如图6中展示，堆叠膜32包含例如第一绝缘层32-1、第二绝缘层32-2及第三绝缘层32-3。
第一绝缘层32-1覆盖半导体膜31的外围。第一绝缘层32-1用作存储器胞元晶体管MT的隧穿绝缘膜。第一绝缘层32-1由绝缘材料制成且包含例如氧化硅。第二绝缘层32-2覆盖第一绝缘膜32-1的外围。第二绝缘层32-2用作存储器胞元晶体管MT的电荷存储层。第二绝缘层32-2由绝缘材料制成且包含例如氮化硅。第三绝缘层32-3覆盖第二绝缘膜32-2的外围。第三绝缘层32-3用作存储器胞元晶体管MT的块绝缘膜。第三绝缘层32-3由绝缘材料制成且包含例如氧化硅。互连层23经由包含稍后将描述的金属氧化物的绝缘体覆盖第三绝缘层32-3的外围。
如图5中展示，支柱形接触插塞CV提供于存储器支柱MP中的半导体膜31上。接触插塞CV电耦合存储器支柱MP及提供于存储器胞元阵列10上方的互连层26。接触插塞CV是导体。互连层26提供于接触插塞CV上。互连层26电耦合到存储器支柱MP且接触插塞CV中介于其间。接触插塞CV由导电材料制成且包含例如钨。
在连接区域HAs中，互连层24具有平台部分。在接触区域CCT中，多个互连层22及23使其平台部分形成为台阶形状。多个接触插塞CC分别提供于多个互连层22到24的平台部分上。互连层27分别提供于接触插塞CC上。互连层27提供于相同于例如互连层26的层中。每一互连层27电耦合到互连层22到24中的一者且接触插塞CC中介于其间。互连层27由导电材料制成。
在连接区域HAo中，互连层24具有平台部分。接触插塞CC提供于互连层24的平台部分上。在接触区域C4T中，绝缘层INS提供于相同于互连层38的层中。在接触区域C4T中，多个牺牲层42及43保留，无需分别用多个互连层22及23替换。多个接触插塞C4穿透多个牺牲层42及43及绝缘层INS。即，每一接触插塞C4与多个互连层22到24及38分离。互连层27提供于每一接触插塞C4上。每一接触插塞C4的下端与布置于绝缘层21中的互连层28接触。互连层28由导电材料制成。
此外，除多个互连层28之外，多个互连层29及多个接触插塞C1、C2及CS也提供于绝缘层21中。接触插塞C1、C2及CS中的每一者是导体。每一互连层28耦合到晶体管TR且互连层29及接触插塞C2、C1及CS中介于其间。尽管未展示，但对应于例如行解码器模块15、感测放大器模块16等的电路提供为半导体衬底20及绝缘层21中含有上述晶体管TR的电路。
晶体管TR包含两个杂质扩散层区域(未展示)、绝缘层33到35及栅极电极36。
杂质扩散层区域以使得例如在半导体衬底20的表面附近在X方向上一者与另一者间隔开的方式布置。两个杂质扩散层区域用作晶体管TR的源极(源极扩散层)及漏极(漏极扩散层)。
绝缘层34提供于两个杂质扩散层区域之间。绝缘层34用作晶体管TR的栅极绝缘膜。绝缘层34由绝缘材料制成。栅极电极36提供于绝缘层34上。栅极电极36由导电材料制成。绝缘层35提供于晶体管TR的栅极电极36的侧面上。绝缘层35用作侧壁。绝缘层35由绝缘材料制成。绝缘层33提供于栅极电极36上。绝缘层33由绝缘材料制成。
接触插塞C1提供于晶体管TR的栅极电极36与互连层29之间。栅极电极36电耦合到互连层29且接触插塞C1中介于其间。互连层29由导电材料制成。接触插塞C1由导电材料制成。接触插塞CS提供于晶体管TR的源极或漏极与互连层29之间。晶体管TR的源极及漏极电耦合到互连层29且接触插塞CS中介于其间。接触插塞CS由导电材料制成。接触插塞C2提供于互连层29与互连层28之间。互连层29电耦合到互连层28且接触插塞C2中介于其间。接触插塞C2由导电材料制成。
举例来说，绝缘层37提供于半导体衬底20的上表面上(表面附近)。绝缘层37与半导体衬底20的上表面接触。绝缘层37经提供以使例如N型阱区域及P型阱区域彼此电分离。绝缘层37由绝缘材料制成。
关于上述配置，相应互连层22到24电耦合到行解码器模块15且接触插塞CC、C4、C1、C2及CS及互连层27到29中介于其间。
图7是沿着图4的线II-II截取的横截面图。图7展示连接区域HAo中的构件SLT的XZ平面。
四个接触插塞LI在X方向上布置于互连层38上。绝缘体SW以便于覆盖接触插塞LI的侧面的方式提供。绝缘体SW的下端与互连层38接触。分割部分DP提供于在X方向上相邻的两个绝缘体SW之间。分割部分DP包含绝缘层39、40及52。明确来说，绝缘层39提供于互连层38上，且多个绝缘层52及多个绝缘层40逐个交替堆叠于绝缘层39上。
导体CH在两个相邻接触插塞LI的X方向上提供于最上绝缘层40、两个相邻绝缘体SW及端部上。两个相邻接触插塞LI彼此电耦合且导体CH中介于其间。
图8是沿着图4的线III-III截取的横截面图。图8展示对应于块BLK0的连接区域HAo中的堆叠互连件、分割部分DP、导体CH、两个构件OST、接触插塞C4及构件SLT的YZ平面。
块BLK0的Y方向上的端部与构件SLT或分割部分DP接触。在其中块BLK0与分割部分DP接触的区域中，块BLK0中的互连层22及23分别相邻于提供于相同层中的分割部分DP的绝缘层52。
两个构件OST以使得接触区域C4T在Y方向上夹置于其间的方式提供。构件OST穿透多个互连层22及23。构件OST的下端与互连层38接触。举例来说，构件OST使其XY平面横截面区域从下部向上部增大。构件OST的横截面形状不限于上述形状。
接触插塞C4提供于接触区域C4T中。接触插塞C4穿透多个牺牲层42及43及绝缘层INS。互连层27提供于接触插塞C4上。接触插塞C4的下端与互连层28接触。
构件SLT穿透多个互连层22及23。构件SLT的下端与互连层38接触。举例来说，构件SLT使其XY平面横截面区域从下部向上部增大。构件SLT的横截面形状不限于上述形状。接触插塞LI通过绝缘体SW与互连层22到24隔离及绝缘。
图9是沿着图4的线IV-IV截取的横截面图。图9展示对应于块BLK0的连接区域HAs中的堆叠互连件、两个构件SLT、支撑支柱HR及接触插塞CC的YZ平面。
图9中的实例展示用作接触区域CCT中的字线WL4的互连层23的平台部分的横截面。在用作字线WL4的互连层23的平台部分上方，消除分别用作字线WL5到WL7的三个互连层23。接触区域CCT包含块BLK0的部分、块BLK1的部分及在图纸右侧上提供于块BLK0与块BLK1之间的构件SLT的部分。举例来说，互连层22及23的平台部分中的每一者在Y方向上由图纸右侧上的构件SLT分割。因此，在连接区域HAs中，每一块BLK的堆叠互连件的YZ平面经配置以关于在每一块BLK的Y方向上穿过中心且在Z方向上延伸的轴Z1不对称。换句话说，两个块BLK中的堆叠互连件的YZ平面采用对称结构，而提供于这两个块BLK之间的构件SLT用作中心轴。图9中的实例展示分别用作字线WL5到WL7的三个互连层23留在Y方向上图纸左侧上的构件SLT与接触区域CCT之间，且在接触区域CCT的端部处。另一方面，互连层23没有留在图纸右侧上的构件SLT附近。
在接触区域CCT中，接触插塞CC提供于用作字线WL4的互连层23的平台部分上。
支撑支柱HR提供于接触区域CCT中。支撑支柱HR穿透互连层22及分别用作字线WL0到WL4的五个互连层23。存储器支柱HR的下端与互连层38接触。
1.1.4.3分割部分DP附近的区域
接着，将描述分割部分DP附近的区域的细节。本实施例将描述其中互连层22到24由两个导体(导体55及56)制成且两个导体的部分覆盖有绝缘体(绝缘体57)的情况。
图10是图4中展示的区域RA的放大图。图10展示沿着包含绝缘层52的XY平面的横截面图。
绝缘层52的第一部分52a及第二部分52b在X方向上相邻的两个构件SLT的X方向上分别与端部接触。换句话说，在X方向上相邻的两个构件SLT中的一者在从顶部看时具有在纵向方向上配合于绝缘层52中的每一者的第一部分52a的弧形内的一端，且另一构件SLT在从顶部看时具有在纵向方向上配合于绝缘层52中的每一者的第二部分52b的弧形内的一端。绝缘体57沿着XY平面提供于绝缘层52与导体56之间。绝缘体57在绝缘层52的Y方向上覆盖端部的侧面。换句话说，绝缘层52及导体56在Y方向上与绝缘体57接触。绝缘体57由绝缘材料制成且包含金属氧化物，例如(举例来说)氧化铝。绝缘体57与堆叠膜32的第三绝缘层32-3一起用作存储器晶体管MT的块绝缘膜。
导体56覆盖绝缘体57的侧面。导体56覆盖导体55的侧面的部分。导体56由导电材料制成且包含例如氮化钛。导体56用作导体55的屏障层。导体55由导电材料制成且包含例如钨。
绝缘体SW在绝缘层52的X方向上覆盖端部的侧面。导体55及56的部分及绝缘体57在绝缘体SW的Y方向上与侧面接触。此外，绝缘体SW覆盖接触插塞LI的侧面。
图11是图7中展示的区域RB的放大图。
构件SLT覆盖绝缘层40及52的侧面。
图12是图8中展示的区域RC的放大图。
绝缘体57覆盖绝缘层52的侧面及导体56的上表面、底面及侧面。导体56覆盖导体55的上表面、底面及侧面。
1.2制造半导体存储器装置的方法
图13及图14各自是展示制造半导体存储器装置3中的构件SLT的方法的实例的流程图。图15到图69各自展示制造半导体存储器装置3的过程期间的平面结构或横截面结构的实例。下文呈现的平面图及横截面图省略导体56及绝缘体57。
图15、图18、图21、图24、图27、图30、图34、图38、图42、图43、图46、图50、图54、图57、图60、图63及图67中说明的平面结构各自展示沿着图8中的最上绝缘层40的表面截取的平面图。图31、图35、图39、图47、图51及图64中说明的平面结构各自展示沿着图8中的线V-V截取的平面图。在这些平面结构中，省略支撑支柱HR。
如图13及图14中展示，步骤S100到S117在制造半导体存储器装置3的过程期间循序执行。在下文中，制造包含于半导体存储器装置3中的存储器胞元阵列10中的构件SLT的过程的实例将视情况通过参考图13及图14来描述。在下文中，将主要描述存储器胞元阵列10中的连接区域HAo。
存储器支柱MP分别形成于存储器区域MA1及MA2中(S100)。举例来说，在其中多个牺牲层42或43及多个绝缘层39或40在Z方向上交替堆叠的堆叠部分形成于半导体衬底20上方之后，形成各自在Z方向上延伸且穿透堆叠部分的存储器支柱MP。
接着，如图15到图17中展示，形成多个狭缝SH及OSH及多个接触孔C4H(S101)。图16中说明的横截面结构展示沿着图15中的线VI-VI截取的横截面图。图17中说明的横截面结构展示沿着图15中的线VII-VII截取的横截面图。
形成狭缝SH及OSH及接触孔C4H的顺序是自由确定的。狭缝SH及OSH可在形成接触孔C4H之后形成，或接触孔C4H可在形成狭缝SH及OSH之后形成。狭缝SH及OSH及接触孔C4H可单独形成或可共同形成。此外，接触孔C4H可在形成互连层22到24之后形成。在过程的后一步骤中，构件SLT嵌入于狭缝SH中。在过程的后一步骤中，构件OST嵌入于狭缝OSH中。在过程的后一步骤中，接触插塞C4嵌入于接触孔C4H中。
如图15中展示，狭缝SH以使得其在X方向上分割成多个部分的方式形成。使在X方向上相邻的两个狭缝SH之间的距离小于在Y方向上相邻的狭缝SH与OSH之间的距离。此将防止移除牺牲层42及43直到在稍后将描述的S106中蚀刻达到狭缝OSH。
如图16中展示，狭缝SH穿透例如绝缘层39及40及牺牲层42及43中的每一者。狭缝SH的底面达到互连层38。这同样适用于狭缝OSH。接触孔C4H穿透例如绝缘层39、40及INS中的每一者、绝缘层21的部分及牺牲层42及43。接触孔C4H的底面达到互连层28。
如图18到图20中展示，形成绝缘层50(S102)。图19中说明的横截面结构展示沿着图18中的线VI-VI截取的横截面图。图20中说明的横截面结构展示沿着图18中的线VII-VII截取的横截面图。在S102中，绝缘层50形成于最上绝缘层40、多个狭缝SH及OSH的侧面及底面及多个接触孔C4H上。绝缘层50由绝缘材料制成且包含例如氧化硅。
接着，如图21到图23中展示，其中打开用于形成分割部分DP的图案的抗蚀剂掩模51通过光刻等形成于在X方向上相邻的两个狭缝SH之间的绝缘层50上(S103)。图22中说明的横截面结构展示沿着图21中的线VI-VI截取的横截面图。图23中说明的横截面结构展示沿着图21中的线VII-VII截取的横截面图。在抗蚀剂掩模51的每一开口部分中，绝缘层50具有在每一狭缝SH的X方向上形成于端部附近的侧面上的部分，且此部分被暴露。
接着，如图24到图26中展示，绝缘层50通过例如各向同性蚀刻(例如湿蚀刻)处理(S104)。图25中说明的横截面结构展示沿着图24中的线VI-VI截取的横截面图。图26中说明的横截面结构展示沿着图24中的线VII-VII截取的横截面图。在S104中，移除绝缘层50的暴露于抗蚀剂掩模51的开口部分中的部分。明确来说，移除绝缘层50的定位于开口部分中的最上绝缘层40上的部分及绝缘层50的在狭缝SH的X方向上定位于端部附近的侧面及底面上的部分。
接着，如图27到图29中展示，移除抗蚀剂掩模51(S105)。图28中说明的横截面结构展示沿着图27中的线VI-VI截取的横截面图。图29中说明的横截面结构展示沿着图27中的线VII-VII截取的横截面图。
接着，如图30到图33中展示，牺牲层42及43通过例如各向同性蚀刻(例如湿蚀刻)处理(S106)。图30中说明的平面结构与图27的平面结构没有区别。图32中说明的横截面结构展示沿着图30中的线VI-VI截取的横截面图。图33中说明的横截面结构展示沿着图30中的线VII-VII截取的横截面图。在S106中，移除牺牲层42及43的定位于在X方向上相邻的两个狭缝SH之间的部分。此时，蚀刻量以使得在X方向上相邻的两个狭缝SH之间的牺牲层42及43被移除，而在Y方向上相邻的狭缝SH与OSH之间的牺牲层42及43的大部分不被移除的方式设置。明确来说，如图31中展示，气隙53形成为在X方向上相邻的两个狭缝SH之间的从其移除牺牲层42及43的区域。
气隙53包含第一部分53a及第二部分53b。第一部分53a及第二部分53b各自与在X方向上相邻的两个缝SH的端部接触。第一部分53a及第二部分53b各自具有例如个别弧形，且其在X方向上彼此接触(其具有一接合处)。
接着，如图34到图37中展示，形成绝缘层52(S107)。图36中说明的横截面结构展示沿着图34中的线VI-VI截取的横截面图。图37中说明的横截面结构展示沿着图34中的线VII-VII截取的横截面图。在S107中，绝缘层52形成于在S106中形成的气隙53中。即，每一绝缘层52的第一部分52a形成于每一气隙53的第一部分53a中，且每一绝缘层52的第二部分52b形成于每一气隙53的第二部分53b中。此外，绝缘层52形成于绝缘层50及最上绝缘层40上及多个狭缝SH及OSH的侧面及底面及多个接触孔C4H上。待形成的绝缘层52具有填充厚度，使得气隙53被填满且狭缝SH未填满。
接着，如图38到图41中展示，绝缘层50及52通过例如各向同性蚀刻(例如湿蚀刻)处理(S108)。图40中说明的横截面结构展示沿着图38中的线VI-VI截取的横截面图。图41中说明的横截面结构展示沿着图38中的线VII-VII截取的横截面图。在S108中，移除绝缘层50及52的定位于最上绝缘层40上的部分，且移除绝缘层50及52的定位于多个狭缝SH及OSH的侧面及底面及多个接触孔C4H上的部分。此时，蚀刻量以使得绝缘层52留在X方向上相邻的两个狭缝SH之间的方式调整。明确来说，蚀刻量经设置使得狭缝SH的侧面及底面上的绝缘层50及52被移除且绝缘层52在狭缝SH中的一者的X方向上从端部到气隙53的第一部分53a与第二部分53b之间的接合处不蚀刻。
接着，如图42中展示，构件OST填充于多个狭缝OSH中(S109)。在S109中，形成构件OST。
接着，如图43到图45中展示，形成绝缘层54(S110)。图43中说明的平面结构与图42的平面结构没有区别。图44中说明的横截面结构展示沿着图43中的线VI-VI截取的横截面图。图45中说明的横截面结构展示沿着图43中的线VII-VII截取的横截面图。图45中说明的横截面结构与图41的横截面结构没有区别。举例来说，如图44中展示，氧化暴露于多个狭缝SH的底面中的互连层38。在S110中，形成多个狭缝SH的底面上的绝缘层54(氧化硅)。
接着，如图46到图49中展示，牺牲层42及43通过例如各向同性蚀刻(例如湿蚀刻)移除(S111)。图46中说明的平面结构与图43的平面结构没有区别。图48中说明的横截面结构展示沿着图46中的线VI-VI截取的横截面图。图48中说明的横截面结构与图44的横截面结构没有区别。图49中说明的横截面结构展示沿着图46中的线VII-VII截取的横截面图。在S111中，气隙形成于对应于堆叠互连件的区域中。如图47中展示，定位于接触区域C4T中的牺牲层42及43保留而无需移除，因为构件OST防止蚀刻溶液从狭缝SH的方向进入。因此，包含于堆叠互连件中且与接触区域C4T重叠的区域用作绝缘区域。
接着，如图50到图53中展示，形成导体55及56及绝缘体57(S112)。图52中说明的横截面结构展示沿着图50中的线VI-VI截取的横截面图。图53中说明的横截面结构展示沿着图50中的线VII-VII截取的横截面图。在S112中，绝缘体57形成于在S111中从其移除牺牲层42及43的区域中。此外，绝缘层57形成于最上绝缘层40、多个狭缝SH的侧面及底面及构件OST上。在S112之前，多个接触孔C4H覆盖有绝缘膜(未展示)。因此，绝缘体57不形成于多个接触孔C4H中，而是形成于覆盖多个接触孔C4H的绝缘膜(未展示)上。此时，绝缘体57的膜厚度经设置使得绝缘体57未填满在S111中形成的气隙。在形成绝缘体57之后，导体56形成于绝缘体57上。此时，导体56的膜厚度经设置使得导体56未填满在S111中形成的气隙。在形成导体56之后，导体55形成于导体56上。此时，导体55的膜厚度经设置使得导体55填满在S111中形成的气隙且未填满狭缝SH。
接着，如图54到图56中展示，导体55及56及绝缘体57通过例如各向同性蚀刻(例如湿蚀刻)处理(S113)。图55中说明的横截面结构展示沿着图54中的线VI-VI截取的横截面图。图56中说明的横截面结构展示沿着图54中的线VII-VII截取的横截面图。在S113中，移除导体55及56及绝缘体57的定位于最上绝缘层40上的部分，移除导体55及56及绝缘体57的定位于多个狭缝SH的侧面及底面上的部分，移除导体55及56及绝缘体57的定位于构件OST上的部分，且移除导体55及56及绝缘体57的定位于覆盖多个接触孔CH4的绝缘膜(未展示)上的部分，借此形成多个互连层22及23，如图56中展示。
接着，如图57到图59中展示，形成绝缘体SW(S114)。图58中说明的横截面结构展示沿着图57中的线VI-VI截取的横截面图。图59中说明的横截面结构展示沿着图57中的线VII-VII截取的横截面图。在S114中，绝缘体SW形成于最上绝缘层40、多个狭缝SH的侧面及底面及多个接触孔C4H及构件OST上。
接着，如图60到图62中展示，绝缘体SW通过各向同性蚀刻处理(S115)。图61中说明的横截面结构展示沿着图60中的线VI-VI截取的横截面图。图62中说明的横截面结构展示沿着图60中的线VII-VII截取的横截面图。在S115中，移除绝缘体SW的定位于最上绝缘层40上的部分，移除绝缘层54及绝缘体SW的定位于多个狭缝SH的底面上的部分，移除绝缘体SW的定位于多个接触孔C4H的底面上的部分，且移除绝缘体SW的定位于构件OST上的部分。
接着，如图63到图66中展示，接触插塞LI嵌入于多个狭缝SH中，且接触插塞C4嵌入于多个接触孔C4H中(S116)。图65中说明的横截面结构展示沿着图63中的线VI-VI截取的横截面图。图66中说明的横截面结构展示沿着图63中的线VII-VII截取的横截面图。图66中说明的横截面结构与图62的横截面结构没有区别。在S116中，形成构件SLT及接触插塞C4。明确来说，形成各自具有膜厚度使得狭缝SH被填满的接触插塞LI。形成各自具有膜厚度使得接触孔C4H被填满的接触插塞C4。接着，最上绝缘层40上的接触插塞LI及C4通过例如化学机械抛光(CMP)移除。
接着，如图67到图69中展示，形成导体CH(S117)。图68中说明的横截面结构展示沿着图67中的线VI-VI截取的横截面图。图69中说明的横截面结构展示沿着图67中的线VII-VII截取的横截面图。在S117中，导体CH形成于最上绝缘层40、绝缘体SW及在构件SLT的X方向上在端部附近的接触插塞LI上。
在本实施例中，分割部分DP中的多个绝缘层52独立于多个构件SLT形成且替换过程介入于其间。为此，在一些情况中，比稍后将描述的修改薄得多且更不均匀(因为作为在替换过程中形成的块绝缘膜的金属氧化物变成残留物)的绝缘体57可存在于绝缘层52的至少部分与构件SLT之间。
上述制造过程在存储器胞元阵列10中形成构件SLT。上述制造过程仅是实例且不限于此。举例来说，另一步骤可插入于相应制造步骤之间或可省略或整合一些步骤。此外，相应制造步骤可适当互换。
1.3本实施例的有利效应
根据第一实施例，可提高半导体存储器装置3的良率。下文将描述此有利效应。
在连接区域HAo中，在X方向上延伸的两个构件OST以使得接触区域C4T夹置于其间的方式布置在Y方向上。在X方向上延伸的两个狭缝SH以使得两个构件OST及接触区域C4T夹置于其间的方式布置在Y方向上。关于此布置，在形成互连层22到24的过程期间，包含于堆叠互连件中且分别夹置于狭缝SH与构件OST之间的部分中的一者由对应构件OST支撑，但另一部分不受支撑。此致使在形成互连层22到24的过程期间在接触区域C4T附近的堆叠互连件中将可能发生倾斜。当倾斜发生于堆叠互连件中时，狭缝SH将可能被阻挡，使得接触插塞LI无法形成。
另一方面，根据本实施例，面向构件OST的构件SLT可分割成多个部分。接着，绝缘层52可形成于相同于经分割构件SLT之间的互连层22及23的层中。通过凭借分割构件SLT(即，通过分割狭缝SH)来形成绝缘层52，可在形成互连层22到24的过程期间防止连接区域HAo中的狭缝SH变形(阻挡)。即，可防止倾斜发生。此外，通过在构件SLT之间形成绝缘层52，可分割提供于狭缝SLT的两侧上的两个块BLK中的堆叠互连件。因此，可提高半导体存储器装置3的良率。
1.4修改
将描述根据第一实施例的修改的半导体存储器装置3。根据本修改的半导体存储器装置3在分割部分DP附近的区域的配置方面不同于第一实施例。在下文中，下文描述将主要专注于不同于第一实施例的特征。
1.4.1分割部分DP附近的区域
图70是根据本修改的半导体存储器装置3中的图4中的区域RA的放大图。图70展示沿着包含绝缘层52的XY平面的横截面图。
绝缘体57覆盖绝缘层52的整个侧面及绝缘体SW的X方向上的端部附近的侧面。绝缘体57提供于绝缘层52与两个相邻构件SLT(绝缘体SW)之间。绝缘层52、两个构件SLT中的一者(绝缘体SW)及在X方向上相邻的另一构件SLT(绝缘体SW)在X方向上与绝缘体57接触。在沿着包含绝缘层39或40(未展示)的XY平面的横截面图中，绝缘体57覆盖绝缘层39或40的侧面。绝缘体SW覆盖接触插塞LI的侧面。导体56在绝缘体57的Y方向上覆盖端部的侧面。导体56覆盖导体55的侧面的部分。
图71是根据本修改的半导体存储器装置3中的图7中的区域RB的放大图。
绝缘体57覆盖绝缘层40及52的侧面。构件SLT覆盖绝缘体57的侧面。
根据本修改的半导体存储器装置3中的图8中的区域RC的放大图相同于根据第一实施例的图12。
1.4.2半导体存储器装置的制造方法
根据本修改的制造半导体存储器装置3中的构件SLT的方法在例如S113方面不同于第一实施例的方法。在S113中，导体55及56通过例如各向同性蚀刻(例如湿蚀刻)处理；然而，绝缘体57未被处理(移除)。制造构件SLT的方法的过程的剩余部分类似于第一实施例的程序。
1.4.3有利效应
根据本修改的配置产生类似于第一实施例的配置的有利效应。
2.第二实施例
将描述根据第二实施例的半导体存储器装置。根据第二实施例的半导体存储器装置3与根据第一实施例的半导体存储器装置3的区别在于：分割部分DP不仅布置于连接区域HAo中，而且布置于存储器胞元阵列10中的连接区域HAs中。在下文描述中，将省略类似于第一实施例的配置的配置的描述，且将主要描述不同于第一实施例的配置的配置。此外，将省略制造根据第二实施例的半导体存储器装置3中的构件SLT的方法的描述，因为其等效于第一实施例的方法。
2.1存储器胞元阵列的连接区域
(平面结构)
连接区域HA的平面结构将参考图72详细描述。图72是展示存储器胞元阵列10的连接区域HA中的详细平面结构的实例的平面图。图72展示两个块BLK0及BLK1中的连接区域HA及存储器区域MA1及MA2的部分。每一块BLK由构件SLT及SHE分割成串单元SU0到SU4。省略层间绝缘层。
在图72中展示的实例中，三个分割部分DP及三个导体CH在X方向上进一步提供于连接区域HAs中。连接区域HAs中的三个分割部分DP与连接区域HAs接触，且在Y方向上布置于面向接触区域CCT的位置中。换句话说，分割部分DP及接触区域CCT的阶梯部分布置在Y方向上。构件SLT由连接区域HAo中的三个分割部分DP及连接区域HAs中的三个分割部分DP分割成七个部分。连接区域HAs中的三个导体CH以类似于第一实施例的方式提供。
2.2本实施例的有利效应
第二实施例产生类似于第一实施例的有利效应的有利效应。
此外，如第一实施例中所述，在连接区域HAs的接触区域CCT中，每一块BLK的堆叠互连件的YZ平面经配置以关于在每一块BLK的Y方向上穿过中心且在Z方向上延伸的轴Z1不对称。此致使在形成互连层22到24的过程期间在接触区域CCT附近的堆叠互连件中将可能发生倾斜。
另一方面，根据本实施例，面向接触区域CCT的构件SLT可分割成多个部分。接着，绝缘层52可形成于相同于经分割构件SLT之间的互连层22及23的层中。通过凭借分割构件SLT(即，通过分割狭缝SH)来形成绝缘层52，可在形成互连层22到24的过程期间防止连接区域HAs中的狭缝SH变形。即，可防止倾斜发生。
当然，本实施例适用于第一实施例的修改。
3.第三实施例
将描述根据第三实施例的半导体存储器装置。根据第三实施例的半导体存储器装置3与根据第一实施例的半导体存储器装置3的区别在于：存储器区域MA布置于连接区域HA1与连接区域HA2之间，且分割部分DP布置于存储器胞元阵列10中的连接区域HA1及HA2中的每一者中。在下文描述中，将省略类似于第一实施例的配置的配置的描述，且将主要描述不同于第一实施例的配置的配置。此外，将省略制造根据第三实施例的半导体存储器装置3中的构件SLT的方法的描述，因为除消除狭缝OSH的形成及构件OST的填充之外，其等效于第一实施例的方法。
3.1存储器胞元阵列的平面结构的轮廓
存储器胞元阵列10的平面结构的轮廓将参考图73描述。图73是展示存储器胞元阵列10的平面结构的实例的平面图。图73展示对应于四个块BLK0到BLK3的区域。举例来说，存储器胞元阵列10在X方向上分割成存储器区域MA及连接区域HA1及HA2。存储器区域MA布置于连接区域HA1与连接区域HA2之间。存储器区域MA及连接区域HA1及HA2包含堆叠互连件，其中选择栅极线SGS、字线WL0到WL7及选择栅极线SGD在Z方向上从下层依序以其间的空间堆叠。稍后将详细描述连接区域HA1及HA2。
多个构件SLT布置在Y方向上。构件SLT在X方向上延伸且穿越存储器区域MA及连接区域HA1及HA2。构件SLT分割在Y方向上相邻的两个块BLK中的堆叠互连件。图73展示其中提供布置在Y方向上的五个构件SLT的实例。四个块BLK0到BLK3中的每一者布置于五个构件SLT之间。构件SLT具有在X方向上延伸的多个部分(未展示)。
多个构件SHE布置于每一块BLK中的存储器区域MA中。举例来说，在存储器区域MA中，多个构件SHE布置在Y方向上。构件SHE在X方向上延伸且穿越存储器区域MA。构件SHE的两端分别包含于连接区域HA1及HA2中。构件SHE分割在Y方向上相邻的选择栅极线SGD且不分割提供于选择栅极线SGD下方的字线WL及选择栅极线SGS。由构件SLT及SHE分离的区域中的每一者对应于单个串单元SU。
在连接区域HA1及HA2中，消除构件OST。
图73中的实例展示具有四个块BLK的情况。然而，在具有五个或更多个块BLK的情况中，例如，图73中展示的结构重复布置在Y方向上。
存储器胞元阵列10的平面结构不限于上述结构。举例来说，提供于在Y方向上相邻的两个构件SLT之间的构件SHE的数目可基于块BLK中的串单元SU的数目来设计为任何数。
3.2存储器胞元阵列的连接区域
(平面结构)
连接区域HA1的平面结构将参考图74详细描述。图74是展示存储器胞元阵列10的连接区域HA1中的详细平面结构的实例的平面图。图74展示两个块BLK0及BLK1中的连接区域HA1及存储器区域MA的部分。每一块BLK由构件SLT及SHE分割成串单元SU0到SU4。省略层间绝缘层。
在连接区域HA1中，选择栅极线SGS及SGD及字线WL0到WL7分别具有平台部分。图74的实例展示其中字线WL0到WL7的端部形成为在Y方向上具有一个台阶且在X方向上具有多个台阶的双行阶梯形状的情况。更明确来说，每一偶数字线WL(字线WL0、WL2、WL4及WL6)及每一奇数字线WL(字线WL1、WL3、WL5及WL7)在Y方向上具有对应平台部分之间的一个台阶。其平台部分在X方向上相邻的两个字线WL在X方向上具有平台部分之间的两个台阶。在块BLK0中，偶数字线WL的平台部分定位于图纸下侧上，且奇数字线WL的平台部分定位于图纸上侧上。在块BLK1中，偶数字线WL的平台部分定位于图纸上侧上，且奇数字线WL的平台部分定位于图纸下侧上。如上文描述，连接区域HA1具有其中选择栅极线SGS及SGD及字线WL0到WL7的相应端部以台阶方式拉长的阶梯部分。
在图74中展示的实例中，三个分割部分DP在X方向上提供于连接区域HA1中。三个分割部分DP与连接区域HA1接触且在Y方向上布置于面向阶梯部分的位置中。换句话说，分割部分DP及阶梯部分布置在Y方向上。三个分割部分DP将构件SLT分割成四个部分。
在连接区域HA1中，接触插塞CC提供于选择栅极线SGS及SGD及字线WL0到WL7的平台部分上。
另外，在连接区域HA1中，支撑支柱HR视情况布置于排除构件SLT及SHE及接触插塞CC的区域中。
尽管未展示，但连接区域HA2类似于连接区域HA1。
(横截面结构)
存储器胞元阵列10的横截面结构将参考图75描述。图75是沿着图74的线VIII-VIII截取的横截面图。图75展示连接区域HA1及存储器区域MA的部分。
在连接区域HA1中，互连层22、多个互连层23(其分别用作字线WL1、WL3、WL5及WL7)及互连层24的平台部分以台阶方式提供。多个接触插塞CC分别提供于互连层22、多个互连层23(其分别用作字线WL1、WL3、WL5及WL7)及互连层24的平台部分上。互连层27提供于每一接触插塞CC上。每一互连层27电耦合到互连层22、分别多个互连层23(其用作字线WL1、WL3、WL5及WL7)及互连层24中的一者，且接触插塞CC中介于其间。
互连层22到24中的每一者包含其中未布置存储器支柱MP的区域(对应于HA1及HA2)及其中布置存储器支柱MP的区域(对应于MA)。在互连层22到24中的每一者中，其中未布置存储器支柱MP的区域具有其中互连层22到24的端部以台阶方式拉长的阶梯部分。
图76是沿着图74的线IX-IX截取的横截面图。图76展示对应于块BLK0的连接区域HA1中的堆叠互连件、分割部分DP、导体CH、两个接触插塞CC及构件SLT的YZ平面。
图76中的实例展示连接区域HA1中用作字线WL4的互连层23的平台部分及用作字线WL5的互连层23的平台部分的横截面。在用作字线WL4的互连层23的平台部分上方，消除分别用作字线WL5到WL7的三个互连层23。在用作字线WL5的互连层23的平台部分上方，消除分别用作字线WL6及WL7的两个互连层23。因此，在连接区域HA1中，每一块BLK的堆叠互连件的YZ平面经配置以关于在每一块BLK的Y方向上穿过中心且在Z方向上延伸的轴Z1不对称。
在连接区域HA1中，两个接触插塞CC以使得一者定位于用作字线WL4的互连层23的平台部分上且另一者定位于用作字线WL5的互连层23的平台部分上的方式提供。
3.3本实施例的有利效应
如上文描述，在连接区域HA1中，每一块BLK的堆叠互连件的YZ平面经配置以关于在每一块BLK的Y方向上穿过中心且在Z方向上延伸的轴Z1不对称。此致使在形成互连层22到24的过程期间在阶梯部分附近的堆叠互连件中将可能发生倾斜。
另一方面，根据本实施例，面向阶梯部分的构件SLT可分割成多个部分。接着，绝缘层52可形成于相同于经分割构件SLT之间的互连层22及23的层中。通过凭借分割构件SLT(即，通过分割狭缝SH)来形成绝缘层52，可在形成互连层22到24的过程期间防止连接区域HA1中的狭缝SH变形。即，可防止倾斜发生。在连接区域HA2中，也可以类似方式防止倾斜发生。此外，通过在构件SLT之间形成绝缘层52，可分割提供于狭缝SLT的两侧上的两个块BLK中的堆叠互连件。因此，可提高半导体存储器装置3的良率。
当然，本实施例适用于第一实施例的修改。
4.修改等
如上文描述，根据实施例的半导体存储器装置包含：多个互连层(SGS、WL、SGD)，其堆叠于衬底(20)上方且在第一方向(Z)上彼此间隔开；存储器支柱(MP)，其经配置以在所述第一方向(Z)上穿透所述多个互连层(SGS、WL、SGD)；第一构件及第二构件(SLT)，其在从顶部看时各自具有设置为与所述第一方向(Z)相交的第二方向(X)的纵向方向，所述第一构件及所述第二构件布置在所述第二方向上且在所述第一方向(Z)上穿透所述多个互连层(SGS、WL、SGD)；及分割部分(DP)，其提供于所述第一构件与所述第二构件(SLT)之间。所述分割部分(DP)包含在所述第一方向(Z)上彼此间隔开的多个绝缘层(52)。所述多个绝缘层(52)各自包含第一部分(52a)及第二部分(52b)。所述第一部分(52a)提供于所述第一构件(SLT)与所述第二部分(52b)之间。所述第二部分(52b)提供于所述第一部分(52a)与所述第二构件(SLT)之间。所述第一部分(52a)及所述第二部分(52b)在从所述顶部看时各自具有个别弧形且彼此接触。
实施例不限于上述实施例，而是可作出各种修改。
此外，在可能程度上可更改上述实施例中描述的流程图中的步骤的顺序。
虽然已描述某些实施例，但这些实施例仅供例示且不希望限制本发明的范围。实际上，本文中描述的新颖实施例可以各种其它形式体现；此外，可在不背离本发明的精神的情况下对本文中描述的实施例的形式作出各种省略、替代及改变。所附权利要求书及其等效物希望涵盖落在本发明的范围及精神内的此类形式或修改。

Claims (20)

1.一种半导体存储器装置，其包括：
多个互连层，其堆叠于衬底上方且在第一方向上彼此间隔开；
存储器支柱，其经配置以在所述第一方向上穿透所述多个互连层；
第一构件及第二构件，其在从顶部看时各自具有设置为与所述第一方向相交的第二方向的纵向方向，所述第一构件及所述第二构件布置在所述第二方向上且在所述第一方向上穿透所述多个互连层；及
分割部分，其提供于所述第一构件与所述第二构件之间，
其中所述分割部分包含在所述第一方向上彼此间隔开的多个绝缘层，
所述多个绝缘层各自包含第一部分及第二部分，
所述第一部分提供于所述第一构件与所述第二部分之间，
所述第二部分提供于所述第一部分与所述第二构件之间，且
所述第一部分及所述第二部分在从所述顶部看时各自具有个别弧形且彼此接触。
2.根据权利要求1所述的半导体存储器装置，其中所述分割部分中的所述多个绝缘层独立于所述第一构件及所述第二构件形成。
3.根据权利要求2所述的半导体存储器装置，其中所述第一部分在所述第一构件的所述纵向方向上与一端接触，且所述第二部分在所述第二构件的所述纵向方向上与一端接触。
4.根据权利要求1所述的半导体存储器装置，其进一步包括绝缘体，所述绝缘体包含提供于所述多个绝缘层中的至少一个层与所述第一构件及所述第二构件中的每一者之间的金属氧化物。
5.根据权利要求1所述的半导体存储器装置，其中
所述多个互连层包含其中布置所述存储器支柱的第一区域及第二区域及布置于所述第一区域与所述第二区域之间的其中未布置所述存储器支柱的第三区域，且所述第三区域包含以使得所述多个互连层包围绝缘区域的方式形成的第四区域及具有其中所述互连层中的每一者的部分以台阶方式拉长的阶梯部分的第五区域。
6.根据权利要求5所述的半导体存储器装置，其中所述分割部分及所述绝缘区域布置在与所述第一方向及所述第二方向相交的第三方向上。
7.根据权利要求5所述的半导体存储器装置，其中所述分割部分及所述阶梯部分布置在与所述第一方向及所述第二方向相交的第三方向上。
8.根据权利要求5所述的半导体存储器装置，其中在所述第二方向上所述第一构件与所述第二构件之间的距离小于在与所述第一方向及所述第二方向相交的第三方向上所述绝缘区域与所述第一及第二构件之间的距离。
9.根据权利要求1所述的半导体存储器装置，其中
所述多个互连层包含其中未布置所述存储器支柱的第六区域及第七区域及布置于所述第六区域与所述第七区域之间的其中布置所述存储器支柱的第八区域，
所述第六区域及所述第七区域各自具有其中所述互连层中的每一者的端部以台阶方式拉长的阶梯部分，且
所述分割部分及所述阶梯部分布置在与所述第一方向及所述第二方向相交的第三方向上。
10.根据权利要求1所述的半导体存储器装置，其中所述互连层中的每一者包含第一导体及经配置以覆盖所述第一导体的顶面及底面的第二导体，且所述第二导体以便于覆盖所述第一导体与所述分割部分之间的所述第一导体的侧面且不覆盖所述第一导体与所述第一及第二构件之间的所述第一导体的所述侧面的方式提供。
11.根据权利要求1所述的半导体存储器装置，其中所述第一构件的所述纵向方向上的一端在从所述顶部看时配合于所述多个绝缘层的所述第一部分的所述弧形内，且所述第二构件的所述纵向方向上的一端在从所述顶部看时配合于所述多个绝缘层的所述第二部分的所述弧形内。
12.一种半导体存储器装置，其包括：
多个互连层，其堆叠于衬底上方且在第一方向上彼此间隔开；
存储器支柱，其经配置以在所述第一方向上穿透所述多个互连层；
第一构件及第二构件，其在从顶部看时各自具有设置为与所述第一方向相交的第二方向的纵向方向，所述第一构件及所述第二构件布置在所述第二方向上且在所述第一方向上穿透所述多个互连层；
分割部分，其提供于所述第一构件与所述第二构件之间，所述分割部分包含分别提供给所述互连层的多个绝缘层；及
绝缘体，其包含提供于所述分割部分中的所述绝缘层中的每一者与所述互连层中的每一者之间的金属氧化物。
13.根据权利要求12所述的半导体存储器装置，其中所述绝缘层中的每一者及所述互连层中的每一者在与所述第一方向及所述第二方向相交的第三方向上与所述绝缘体接触。
14.根据权利要求12所述的半导体存储器装置，其中所述绝缘体进一步提供于所述绝缘层中的至少一个层与所述第一构件及所述第二构件中的每一者之间。
15.根据权利要求14所述的半导体存储器装置，其中所述绝缘层中的每一者、所述第一构件及所述第二构件在所述第二方向上与所述绝缘体接触。
16.根据权利要求12所述的半导体存储器装置，其中所述绝缘体覆盖所述互连层中的每一者的顶面、底面及侧面的部分。
17.根据权利要求16所述的半导体存储器装置，其中所述互连层中的每一者包含第一导体及经配置以覆盖所述第一导体的顶面及底面的第二导体，且所述第二导体以便于覆盖所述第一导体与所述分割部分之间的所述第一导体的侧面且不覆盖所述第一导体与所述第一及第二构件之间的所述第一导体的所述侧面的方式提供。
18.根据权利要求17所述的半导体存储器装置，其中所述绝缘体不覆盖所述互连层中的每一者的侧面，所述侧面面向所述第一构件及所述第二构件。
19.一种制造半导体存储器装置的方法，其包括：
形成其中多个牺牲层及多个第一绝缘层在第一方向上交替堆叠于衬底上方的堆叠部分；
形成在所述第一方向上穿透所述堆叠部分的存储器支柱；
形成在从顶部看时各自具有设置为与所述第一方向相交的第二方向的纵向方向的第一狭缝及第二狭缝，所述第一狭缝及所述第二狭缝布置在所述第二方向上且在所述第一方向上穿透所述堆叠部分；
经由所述第一狭缝及所述第二狭缝移除所述第一狭缝与所述第二狭缝之间的所述多个牺牲层的第一部分；
在从其移除所述多个牺牲层的所述第一部分的空间中形成第二绝缘层；
在形成所述第二绝缘层之后，经由所述第一狭缝及所述第二狭缝移除所述多个牺牲层的第二部分，及
在从其移除所述多个牺牲层的所述第二部分的空间中形成多个互连层。
20.根据权利要求19所述的制造半导体存储器装置的方法，其进一步包括：
在形成所述第一狭缝及所述第二狭缝之后，形成第三绝缘层；
在所述第一狭缝及所述第二狭缝中的每一者的所述第二方向上的端部上形成具有开口部分的掩模；及
移除通过所述开口部分暴露的所述第三绝缘层，
其中所述多个牺牲层的所述第一部分在移除所述第三绝缘层之后移除。
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