CN115763474A - 一种集成化的多引脚过压保护结构及其制造方法 - Google Patents

Abstract

本发明公开了一种集成化的多引脚过压保护结构及其制造方法，涉及半导体集成电路技术领域，该结构在P型浓掺杂衬底上依次向上设置有缓冲P型外延层和顶层P型外延层；P型埋层位于缓冲P型外延层中，不同掺杂浓度的P型埋层使用PUBLn表示；N型埋层位于缓冲P型外延层和顶层P型外延层的交界处，使用NBL表示；P型埋层位于N型埋层正下方；NBL与不同掺杂浓度的PUBLn形成具有不同雪崩击穿电压的过压钳位二极管，对不同额定最高电压的引脚进行过压钳位保护。本发明不需要额外增加芯片面积，仅通过增加针对于每个电压等级的注入层次，即可实现可观的系统ESD和过压，浪涌保护功能，节省了系统板面积，又不增加芯片自身面积。

Description

一种集成化的多引脚过压保护结构及其制造方法

技术领域

本发明涉及半导体集成电路技术领域，更具体的说是涉及一种集成化的多引脚过压保护结构及其制造方法。

背景技术

集成电路的多个引脚通常会有各自允许的绝对最高额定电压值，当电压超过了该引脚的绝对最高额定电压值一定时间，就有可能会对内部电路造成永久性的功能或者可靠性损伤，但是在实际系统应用中，尤其应用在接口的集成电路，接口上的引脚不可避免的会遭遇到一些意外不可控的，超出该引脚最高电压额定值的瞬态高压，例如开关过冲，静电放电(ESD)、系统浪涌残压等，这些都可能会对电路产生突然袭击造成电路损伤。这时为保护集成电路正常工作，就必须将瞬态电压钳位到一个安全的电压水平。目前常用的方式就是在引脚外部加入瞬态电压抑制器，它能在遭遇瞬态过压时以极快的速度把自身两端间的阻抗值由高阻抗变为低阻抗，吸收瞬间大电流，而且把它的两端电压箝制在一个预定的数值上，保护引脚里面的内部电路不受瞬态高压尖峰脉冲的冲击。而当芯片多个引脚需要保护时，就需要增加多个外置的瞬态电压抑制器。增加多个保护器件增加了系统的面积、成本和可靠性风险，不利于设备轻薄化的发展趋势。而将多个保护器件集成到芯片内部，实现最大程度集成化一直是接口类芯片需要解决的问题，一个现有技术的思路就是占用芯片自身有效面积增加平面保护器件构成的过压保护模块，例如在电路中额外增加浪涌检测电路模块以及一个浪涌钳位泄放高压MOS管，利用浪涌检测电路模块在过压钳位值附近控制浪涌保护MOS功率管的开启，实现电压钳位并泄放掉瞬态过压的能量，实现对内部电路的保护功能。但由于需要保护的瞬态过压泄放能量等级通常较大，就会需要非常大的芯片面积来实现过压保护模块，当需要保护多个不同电压管脚时，这种解决方案的面积效率更是捉襟见肘，保护器件会占用绝大部分芯片面积，而真正有效的集成电路的电路功能模块反而占用很小的一块面积，面积效率急剧降低，同时芯片成本也大大增加。

因此，如何经济有效地实现高面积效率的集成化的过压保护，是本领域技术人员亟需解决的问题。

发明内容

有鉴于此，本发明提出了一种解决集成电路的多个不同电压引脚的集成化的过压钳位保护的结构及其制造工艺方法，不同于现有技术的增加芯片面积的表面器件实现钳位保护的方案，本发明的核心内容通过三维立体的形式，在集成电路的表面下方的N型埋层的下方，通过分次的光刻工艺和光刻后不同的P型掺杂注入条件，以及扩散工艺，形成不同钳位电压的过压钳位二极管，各个二极管的阳极公共接地端，通过浓掺杂的P型衬底从背面引出，不同的过压钳位二极管的阴极通过顶层的N阱或者浓掺杂的N-sinker接触到N型埋层并从表面引出。

具体的，为实现上述目的，本发明提供如下技术方案：

一种集成化的多引脚过压保护结构，在P型浓掺杂衬底上依次由下至上设置有缓冲P型外延层和顶层P型外延层；P型埋层位于缓冲P型外延层中，不同掺杂浓度的P型埋层使用PUBLn表示，n为1～5的整数，代表不同的P型埋层形成的过压钳位二极管序号；N型埋层位于缓冲P型外延层和顶层P型外延层的交界处，使用NBL表示，N型埋层一部分在缓冲P型外延层，一部分反扩延伸至顶层P型外延层中；P型埋层位于N型埋层正下方。

可选的，NBL与不同掺杂浓度的PUBLn形成具有不同雪崩击穿电压的过压钳位二极管，对不同额定最高电压的引脚进行过压钳位保护。

可选的，对同一引脚进行保护时可选用一个或多个相同雪崩击穿电压的过压钳位二极管；当选取多个相同雪崩击穿电压的过压钳位二极管对同一引脚进行保护时，多个相同雪崩击穿电压的过压钳位二极管之间需使用并联连接方式。

可选的，P型埋层PUBLn与N型埋层NBL的交界处为各个过压钳位二极管的不同的PN结界面。

可选的，深N阱或浓掺杂的N-Sinker层位于顶层P型外延层中，并与顶层P型外延层中的N型埋层接触，将构成过压钳位二极管阴极的N型埋层引出到顶层P型外延层表面，继而由表面的N+有源区引出。

可选的，构成过压钳位二极管阳极的各P型埋层PUBLn均由减薄后的P型浓掺杂衬底背面淀积形成的背金层引出，背金材料为Ti/Ni/Ag，减薄后的衬底的厚度为120um～300um，电位接在芯片的公共衬底地端。

可选的，所述P型浓掺杂衬底的电阻率范围为0.01ohm*cm～0.2ohm*cm，缓冲P型外延层的厚度范围为3um～20um，顶层P型外延层的电阻率范围为5ohm*cm～20ohm*cm，顶层P型外延层厚度范围为3um～10um。

可选的，PUBLn的掺杂浓度由不同的注入剂量和能量条件来控制，注入剂量范围为1e¹³/cm²～5e¹⁵/cm²，热扩散工艺的范围为900℃～1100℃，高温热扩散时间为30～120分钟，最终PUBLn与NBL交界处的掺杂浓度范围为2e¹⁶/cm³～5e¹⁸/cm³。

一种集成化的多引脚过压保护结构的制造方法，用于制造上任一项所述的一种集成化的多引脚过压保护结构，制造方法包括以下步骤：

步骤1、在P型浓掺杂衬底上，形成缓冲P型外延层；

步骤2、在缓冲P型外延层上进行PUBLn图形光刻，然后进行PUBLn条件的B掺杂注入；

步骤3、生长薄氧化层并进行热扩散；

步骤4、在缓冲P型外延层上进行BCD工艺的NBL图形光刻，然后进行NBL掺杂注入，热扩散推进；

步骤5、生长BCD工艺表面器件所在的顶层P型外延层；

步骤6、进行BCD工艺的深N阱光刻和深N阱注入，及热推进，使得深N阱与NBL接触；

步骤7、进行BCD工艺的表面器件的形成前道步骤；

步骤8、进行BCD工艺的后道金属化工艺，通过金属将各个不同过压钳位二极管的阴极引出到硅表面；

步骤9、BCD工艺完成后，进行背面磨片；

步骤10、进行Ti/Ni/Ag背金工艺，形成P型浓掺杂背面引出，将各个过压钳位二极管的阳极接到背面公共地端。

经由上述的技术方案可知，本发明提供了一种集成化的多引脚过压保护结构及其制造方法，与现有技术相比，具有以下有益效果：

本发明提出的对单芯片中的多个不同电压等级管脚钳位保护方案，不需要额外增加芯片面积，仅通过增加针对于每个电压等级的注入层次，实现可观的系统ESD和过压，浪涌保护功能。本发明通过针对不同电压的管脚钳位保护需求，对于每个电压等级增加一个工艺层次和相应的注入条件，形成了内置于芯片N型埋层下方的体内钳位保护二极管，既节省了芯片外部的瞬态电压抑制二极管，节省了系统板面积，又不增加芯片自身面积，是一种高效率、低成本的解决ESD、浪涌等过压电应力的集成化保护的创新方案，适合应用于目前的接口类集成电路产品。而且本发明结构自身的面积也可以方便调节，易于实现高等级的ESD保护能力。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本发明集成化多引脚过压保护结构的电路示意图；

图2为本发明集成化多引脚过压保护结构的俯视图；

图3为本发明集成化多引脚过压保护结构沿图2的A-A’截面示意图；

其中，a为第一过压钳位二极管，b为第二过压钳位二极管，c为第三过压钳位二极管；

21为芯片边界，22为内部电路A的第一NBL的图形边界，23为内部电路A的第一PUBL1的图形边界，25为内部电路B的第二NBL的图形边界，26为内部电路B的第二PUBL1的图形边界，24为将第一NBL和第二NBL的金属并联短接关系的示意图形，27为内部电路C的第三NBL的图形边界，28为内部电路C的PUBL2的图形边界，29为内部电路D；

1为P型浓掺杂衬底，8为背金层，2为缓冲P型外延层，3为顶层P型外延层，4为浓掺杂N型埋层NBL，5为PUBL2，61为第一PUBL1，62为第二PUBL1，7为深N阱或N型浓掺杂N-Sinker层，9为图2中的内部电路A用到的器件示意图，10和11为图2中内部电路B用到的器件示意图，12为图2中的内部电路C用到的器件示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例以n＝2时的两个需要过压钳位保护电压引脚的集成电路为例，对本发明方案进行解释说明。

图1为本发明提出的集成化的多引脚过压保护结构电路示意图。由内部电路A的隔离NBL与其下方的PUBL1形成的第一过压钳位二极管标注为a，内部电路B的隔离NBL与PUBL1形成的第二过压钳位二极管标注为b，第一过压钳位二极管a和第二过压钳位二极管b并联，属于相同雪崩击穿电压的过压钳位二极管，用于对引脚1进行保护。内部电路C的隔离NBL与PUBL2形成的第三过压钳位二极管标注为c，第三过压钳位二极管c形成对引脚2的保护。内部电路D代表芯片中其它电路。

图2为本发明提出的集成化的多引脚过压保护结构的俯视图，令内部电路A的NBL为第一NBL，PUBL1为第一PUBL1，令内部电路B的NBL为第二NBL，PUBL1为第二PUBL1，令内部电路C的NBL为第三NBL。标注21为芯片边界，标注22为内部电路A的第一NBL的图形边界，标注23为第一NBL下方的第一PUBL1的图形边界，第一NBL和第一PUBL1形成了图1中的第一过压钳位二极管a；标注25为内部电路B的第二NBL的图形边界，标注26为第二NBL下方的第二PUBL1的图形边界，第二NBL和第二PUBL1形成了图1中的第二过压钳位二极管b；标注24为将第一NBL和第二NBL的金属并联短接关系的示意图形；标注27为内部电路C的第三NBL的图形边界，标注28为第三NBL下方的PUBL2的图形边界，第三NBL和PUBL2形成了图1中的第三过压钳位二极管c。标注29为内部电路D，代表了芯片布图中的其它不相关的电路。

图3为本发明提出的集成化的多引脚过压保护结构沿图2的A-A’截面示意图，标注1为P型浓掺杂衬底；标注8为P型浓掺杂衬底背面引出的背金层；标注2为缓冲P型外延层，标注3为顶层P型外延层，标注4为浓掺杂N型埋层NBL，标注5为PUBL2，标注61为第一PUBL1，标注62为第二PUBL1，可见第一PUBL1和第二PUBL1为相同掺杂浓度的PUBL，标注7为将NBL引出到顶层P型外延层3表面的深N阱或N型浓掺杂N-Sinker层，标注9为图2中的内部电路A用到的器件示意图，标注10和标注11为图2中内部电路B用到的器件示意图，标注12为图2中的内部电路C用到的器件示意图。在图3中，引脚1由N型埋层和PUBL1形成的、分别位于内部电路A和内部电路B表面器件下方的两个过压钳位保护二极管a和b并联保护，引脚2由N型埋层和PUBL2形成的、位于内部电路C表面器件下方的第三过压钳位二极管c保护。

具体实施方式可以有多种组合，典型的实施方式采用了通过对接到不同额定最高电位的引脚的N型埋层的下方形成多种不同掺杂浓度的PUBL1和PUBL2，形成了不同雪崩电压的过压钳位二极管，N型埋层由深N阱或者浓掺杂的N-Sinker层引出到顶层外延层表面，作为阴极，而PUBL通过P型浓掺杂衬底的背面背金引出，形成接在寄生钳位二极管的阳极。从而可以对不同额定最高电位的多个管脚形成保护，图3是本发明典型的在BCD工艺中的实施方案示意图，采用了基于NBL和PUBL1的两个并联的过压钳位二极管对引脚1形成钳位保护，基于NBL和PUBL2的过压钳位二极管对引脚2形成保护。

对于上述实施例n＝2时的集成电路为例，其制造方法为：

步骤1、在电阻率为0.01ohm*cm掺杂的P型浓掺杂衬底上，形成厚度为10um缓冲P型外延层；

步骤2、在缓冲P型外延层上进行PUBL1图形光刻，然后进行PUBL1条件的B掺杂注入；

步骤3、在缓冲P型外延层上进行PUBL2图形光刻，然后进行PUBL2条件的B掺杂注入；

步骤4、生长薄氧化层并进行1050℃60分钟的热扩散；

步骤5、在缓冲P型外延层上进行BCD工艺的NBL图形光刻，然后进行NBL掺杂注入，热扩散推进；

步骤6、生长BCD工艺表面器件所在的3～10um的顶层外延层；

步骤7、进行BCD工艺的深N阱光刻和深N阱注入，及热推进，使得深N阱与NBL接触，可将NBL引出到表面；

步骤8、进行BCD工艺的表面器件的形成前道步骤，其中N型注入层次都可以注入到引出NBL的深N阱中以便降低深N阱引出NBL时的寄生电阻；

步骤9、进行BCD工艺的后道金属化工艺，通过金属将各个不同过压钳位二极管的阴极引出到硅表面；

步骤10、BCD工艺完成后，进行背面磨片，膜片厚度典型为180um；

步骤11、进行Ti/Ni/Ag背金工艺，形成P型浓掺杂背面引出，将各个钳位二极管的阳极接到背面公共地端。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种集成化的多引脚过压保护结构，其特征在于，在P型浓掺杂衬底上依次设置有缓冲P型外延层和顶层P型外延层；P型埋层位于缓冲P型外延层中，不同掺杂浓度的P型埋层使用PUBLn表示；N型埋层位于缓冲P型外延层和顶层P型外延层的交界处，使用NBL表示；P型埋层位于N型埋层正下方。

2.根据权利要求1所述的一种集成化的多引脚过压保护结构，其特征在于，PUBLn中的n为1～5的整数。

3.根据权利要求1所述的一种集成化的多引脚过压保护结构，其特征在于，NBL与不同掺杂浓度的PUBLn形成具有不同雪崩击穿电压的过压钳位二极管，对不同额定最高电压的引脚进行过压钳位保护。

4.根据权利要求3所述的一种集成化的多引脚过压保护结构，其特征在于，多个相同雪崩击穿电压的过压钳位二极管对同一引脚进行保护时，多个相同雪崩击穿电压的过压钳位二极管之间使用并联连接方式。

5.根据权利要求1所述的一种集成化的多引脚过压保护结构，其特征在于，P型埋层与N型埋层的交界处为过压钳位二极管的PN结界面。

6.根据权利要求3所述的一种集成化的多引脚过压保护结构，其特征在于，深N阱或浓掺杂的N-Sinker层位于顶层P型外延层中，并与顶层P型外延层中的N型埋层接触，将构成过压钳位二极管阴极的N型埋层引出到顶层P型外延层表面，继而由表面的N+有源区引出。

7.根据权利要求3所述的一种集成化的多引脚过压保护结构，其特征在于，构成过压钳位二极管阳极的各P型埋层PUBLn均由减薄后的P型浓掺杂衬底背面淀积形成的背金层引出，背金材料为Ti/Ni/Ag，减薄后的衬底的厚度为120um～300um，电位接在芯片的公共衬底地端。

8.根据权利要求1所述的一种集成化的多引脚过压保护结构，其特征在于，所述P型浓掺杂衬底的电阻率范围为0.01ohm*cm～0.2ohm*cm，缓冲P型外延层的厚度范围为3um～20um，顶层P型外延层的电阻率范围为5ohm*cm～20ohm*cm，顶层P型外延层厚度范围为3um～10um。

9.根据权利要求1所述的一种集成化的多引脚过压保护结构，其特征在于，PUBLn的掺杂浓度由不同的注入剂量和能量条件来控制，注入剂量范围为1e¹³/cm²～5e¹⁵/cm²，热扩散工艺的范围为900℃～1100℃，高温热扩散时间为30～120分钟，最终PUBLn与NBL交界处的掺杂浓度范围为2e¹⁶/cm³～5e¹⁸/cm³。

10.一种集成化的多引脚过压保护结构的制造方法，其特征在于，用于制造权利要求1-9任一项所述的一种集成化的多引脚过压保护结构，制造方法包括以下步骤：

步骤1、在P型浓掺杂衬底上，形成缓冲P型外延层；

步骤2、在缓冲P型外延层上进行PUBLn图形光刻，然后进行PUBLn条件的B掺杂注入；

步骤3、生长薄氧化层并进行热扩散；

步骤4、在缓冲P型外延层上进行BCD工艺的NBL图形光刻，然后进行NBL掺杂注入，热扩散推进；

步骤5、生长BCD工艺表面器件所在的顶层P型外延层；

步骤6、进行BCD工艺的深N阱光刻和深N阱注入，及热推进，使得深N阱与NBL接触；

步骤7、进行BCD工艺的表面器件的形成前道步骤；

步骤8、进行BCD工艺的后道金属化工艺，通过金属将各个不同过压钳位二极管的阴极引出到硅表面；

步骤9、BCD工艺完成后，进行背面磨片；

步骤10、进行Ti/Ni/Ag背金工艺，形成P型浓掺杂背面引出，将各个过压钳位二极管的阳极接到背面公共地端。

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