CN115756065A - 带隙基准电路、芯片、带隙基准电压源及电子设备 - Google Patents

Abstract

本申请公开一种带隙基准电路、芯片、带隙基准电压源及电子设备，具体涉及集成电路技术领域，所述带隙基准电路包括：钳位单元，用于对电压钳位点进行电压钳位，输出钳位电压；基准电压输出单元，与所述钳位单元连接，用于接收所述钳位电压，输出对应的带隙基准电压。通过钳位单元对电压钳位点进行电压钳位得到钳位电压，其次基准电压输出单元能够响应钳位电压，产生带隙基准电压，以便于弱化失调电压的影响，改善带隙基准电压的精度，使其输出的带隙基准电压能够获得更高精度，进一步保证电路的稳定。

Description

带隙基准电路、芯片、带隙基准电压源及电子设备

技术领域

本申请涉及集成电路技术领域，具体涉及一种带隙基准电路、芯片、带隙基准电压源及电子设备。

背景技术

在模拟集成电路设计领域中，带隙基准电压源是一个重要组成部分，在电源、模数转换器等电路中有着广泛的应用。经典的带隙基准电压源是通过对正温系数电压和负温系数电压的进行一定比例组合，得到一个与工艺、电源、温度近似无关的系统参考电压，以此作为其他模块工作时的电压基准。因此，带隙基准电压源的性能对芯片系统的性能具有重要影响，其带隙基准电压精度的变化可以直接影响到后续电路的设计精度。

在现有技术中，为了获得带隙基准电压，设计人员通常会使用运算放大器进行电压钳位，之后借助所获得钳位电压，以得到带隙基准电压。但在使用运算放大器进行电压箝位时，又会产生失调电压，而该失调电压的产生又会对带隙基准电压的精度产生影响，从而造成电路不稳定。

发明内容

有鉴于此，本申请实施例提供一种带隙基准电路、芯片、带隙基准电压源及电子设备，用以改善由于失调电压的产生对带隙基准电压的精度产生影响的问题。

本申请提供一种带隙基准电路，包括：

钳位单元，用于对电压钳位点进行电压钳位，输出钳位电压；

基准电压输出单元，与所述钳位单元连接，用于接收所述钳位电压，输出对应的带隙基准电压。

可选的，所述钳位单元包括：运算放大子单元，与所述基准电压输出单元连接，用于对所述电压钳位点进行钳位，向所述基准电压输出单元输出所述钳位电压。

可选的，该带隙基准电路还包括：反馈补偿单元，分别与所述钳位单元和所述基准电压输出单元连接，用于对所述钳位单元和所述基准电压输出单元进行补偿；偏置单元，分别与所述钳位单元和所述基准电压输出单元连接，用于向所述钳位单元提供偏置电压。

可选的，该带隙基准电路还包括：启动单元，分别与所述钳位单元和所述偏置单元连接，用于启动所述运算放大子单元，通过所述反馈补偿单元启动所述基准电压输出单元和所述偏置单元。

可选的，所述启动单元包括：控制子单元，用于接收由控制端发送的使能信号，输出使能控制信号；启动子单元，分别与所述控制子单元、所述钳位单元及所述偏置单元连接，用于获取所述使能控制信号，根据所述使能控制信号向所述钳位单元输入启动电流，和向所述偏置单元拷贝所述偏置单元的偏置电流。

可选的，所述基准电压输出单元包括：第一三极管、第二三极管、第一电阻、第二电阻、第三电阻、第四电阻及第五电阻；所述第一三极管的第一端与所述第二三极管的第一端连接，所述第一三极管的第二端分别与所述第一电阻的第一端、所述第二三极管的第三端及所述钳位单元连接，所述第一电阻的第二端分别与所述第三电阻的第一端、第一三极管的第三端、第二电阻的第二端连接；所述第二三极管的第二端分别与所述第二电阻的第一端和所述钳位单元连接；所述第三电阻的第二端与所述第四电阻的第一端连接，所述第四电阻的第二端用于输出带隙基准电压，所述第五电阻的第一端分别与所述第一三极管的第一端和所述第二三极管的第二端连接，所述第五电阻的第二端接地。

可选的，所述运算放大子单元包括：第三三极管、第四三极管、第一MOS管、第二MOS管、第三MOS管及第四MOS管；所述第三三极管的第一端和第四三极管的第一端均接地，所述第三三极管的第二端和第四三极管的第二端均与所述基准电压输出单元连接，所述第三三极管的第三端与所述第一MOS管的第一端连接，所述第一MOS管的第二端分别与所述第二MOS管的第二端和所述基准电压输出单元连接，所述第一MOS管的第三端分别与所述第三MOS管的第一端、所述第三MOS管的第二端和所述第四MOS管的第二端连接；所述第四三极管的第三端与所述第二MOS管的第一端连接，所述第二MOS管的第三端与所述第四MOS管的第一端连接，所述第三MOS管的第三端和所述第四MOS管的第三端均接电源。

可选的，所述反馈补偿单元包括：第一储能元件、第二储能元件、第六电阻及第八MOS管；所述第一储能元件的第一端分别与所述基准电压输出单元和所述第八MOS管的第一端连接；所述第一储能元件的第二端分别与所述基准电压输出单元和所述钳位单元连接；所述第八MOS管的第二端分别与所述钳位单元和所述第一电阻的第一端连接，所述第八MOS管的第三端接电源；所述第六电阻的第二端与所述第二储能元件的第一端连接，所述第二储能元件的第二端分别与所述第一储能元件的第二端、所述基准电压输出单元和所述钳位单元连接。

可选的，所述偏置单元包括：第七电阻、第五三极管、第五MOS管、第六MOS管及第七MOS管；所述第七电阻的第一端接地，所述第七电阻第二端与所述第五三极管的第一端连接，所述第五三极管的第二端与所述基准电压输出单元连接，所述第五三极管的第三端与所述第五MOS管的第一端连接，所述第五MOS管的第二端分别与所述基准电压输出单元和所述钳位单元连接，所述第五MOS管的第三端分别与所述第六MOS管的第一端、所述第六MOS管的第二端和第七MOS管的第二端连接，所述第六MOS管的第三端、所述第七MOS管的第三端均与电源连接，所述第七MOS管的第一端作为偏置信号接收端接收偏置信号。

可选的，所述控制子单元包括：第九MOS管、第十MOS管、第十一MOS管；所述第九MOS管的第一端接电源，所述第九MOS管的第二端、第十MOS管的第二端和第十一MOS管的第二端均用于接收使能信号，所述第九MOS管的第三端、所述第十MOS管的第一端和第十一MOS管的第一端均与所述启动子单元连接，所述第十MOS管的第三端和第十一MOS管的第三端均接地。

可选的，所述启动子单元包括：第十三MOS管、第九电阻、第一反相器、第十六MOS管、第十电阻、第三储能元件、第十七MOS管、第四储能元件；所述第十三MOS管的第一端与电源连接，所述第十三MOS管的第二端与所述偏置单元连接；所述第十三MOS管的第三端分别与所述第十电阻的第一端、所述控制子单元、所述第三储能元件的第一端和所述第十七MOS管的第一端连接；所述第九电阻的第一端分别与所述控制子单元和第十六MOS管的第二端连接，所述第九电阻的第二端分别与所述第十七MOS管的第二端、控制子单元、第四储能元件的第一端和第一反相器的第一端连接；所述第一反相器的第二端与所述第十六MOS管的第一端连接，所述第十六MOS管的第三端用于向所述钳位单元输入启动电流；所述第十电阻的第二端、所述第三储能电容的第二端、所述第十七MOS管的第三端和所述第四储能元件的第二端均接地。

本申请还提供一种芯片，包括上述任一种带隙基准电路。

本申请还提供一种带隙基准电压源，包括上述任一种带隙基准电路或上述任一种芯片。

本申请提供的一种电子设备，包括壳体，所述壳体内设置有上述任一种带隙基准电路、上述任一种芯片或上述任一种带隙基准电压源。

本实施例提供的带隙基准电路，通过钳位单元对电压钳位点进行电压钳位得到钳位电压，其次基准电压输出单元能够响应钳位电压，产生带隙基准电压，以便于弱化失调电压的影响，改善其带隙基准电压的精度，使其输出的带隙基准电压能够获得更高精度，进一步保证电路的稳定。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术所提供的带隙基准电路的结构示意图。

图2为本申请实施例提供的带隙基准电路的结构示意图。

图3为本申请实施例提供的可选的带隙基准电路的结构示意图。

图4为本申请实施例提供的可选的带隙基准电路的结构示意图。

图5为本申请实施例提供的带隙基准电路的电路结构示意图。

附图标记

10-钳位单元；20-基准电压输出单元；30-反馈补偿单元；40-偏置单元；50-启动单元；101-运算放大子单元；

R1-第一电阻；R2-第二电阻；R3-第三电阻；R4-第四电阻；R5-第五电阻；R6-第六电阻；R7-第七电阻；R8-第八电阻；R9-第九电阻；R10-第十电阻；

M1-第一MOS管；M2-第二MOS管；M3-第三MOS管；M4-第四MOS管；M5-第五MOS管；M6-第六MOS管；M7-第七MOS管；M8-第八MOS管；M9-第九MOS管；M10-第十MOS管；M11-第十一MOS管；M12-第十二MOS管；M13-第十三MOS管；M14-第十四MOS管；M15-第十五MOS管；M16-第十六MOS管；M17-第十七MOS管；M18-第十八MOS管；

C1-第一电容；C2-第二电容；C3-第三电容；C4-第四电容；C5-第五电容；

Q1-第一三极管；Q2-第二三极管；Q3-第三三极管；Q4-第四三极管；

A1-第一反相器；A2-第二反相器；A3-第三反相器。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

如图1所示，图1为现有技术所提供的带隙基准电路的结构示意图。在现有带隙基准电路中，设计人员通常会使用运算放大器来对带隙核心电路中的A、B处节点进行电压钳位。但在此节点处通常会又产生不利于带隙基准电压稳定的因素，这是由于用于电压箝位的运算放大器在其输入端存在失调电压，而该失调电压的产生会使正负温度系数电压产生偏差，进而对带隙基准电压的精度产生影响，而造成电路运行的不稳定。

因此，为了减小失调电压对带隙基准电压的精度以及电路稳定所产生的影响。本发明实施例公开了一种带隙基准电路，该电路可以适用于低失调电压的自偏置的带隙基准电路中，如图2所示，图2为本申请实施例提供的带隙基准电路的结构示意图。

本申请实施例提供的一种带隙基准电路，包括：

钳位单元10，用于对电压钳位点进行电压钳位，输出钳位电压；上述电压钳位点可以包括带隙基准电路中表征对应三极管电压的点，例如后续图3所示的M、N点等。

基准电压输出单元20，与所述钳位单元10连接，用于接收所述钳位电压，输出对应的带隙基准电压。

在带隙基准电路的工作过程中，通过钳位单元10对电压钳位点进行电压钳位得到钳位电压，而由于在进行电压钳位之时已经存在失调电压，而此时所获得的钳位电压精度已经受到失调电压影响，而为了能够获得较好的基准电压精度，保证带隙基准电压输出的稳定，本实施例通过改善基准电压输出单元20和钳位单元10的连接方式，当钳位电压由钳位点输出后，由基准电压输出单元20对钳位电压进行响应，输出对应的带隙基准电压，逐渐减少/弱化失调电压对基准电压的精度影响，从而改善其带隙基准电压的精度。

可选的，为了获得稳定的带隙基准电压，钳位单元10可以是由开关对管组成的钳位电路。其中，开关对管可以是二极管或三极管。优选的，在本实施例中，为了获得稳定的基准电压钳位电路所使用的开关对管为三极管。

本实施例提供的带隙基准电路，在获得钳位电压后，为进一步获得低失调的带隙基准电压，可以通过设置基准电压输出单元20响应钳位单元10输出的钳位电压，获得更高精度的基准电压。

可选的，基准电压输出单元20可以是用户根据需求所计算得到预设阻值的元件。可选的，为了便于精度调整，基准电压输出单元20中的可以是可调电阻。

如图3所示，图3为本申请一实施例提供的带隙基准电路的结构示意图。本申请实施例提供的一种带隙基准电路，可以包括上述实施例所提供的钳位单元10和基准电压输出单元20。

需要说明，在本实施例中，M、N点为电压钳位点，V_DD为电源，V_REF为带隙基准电压输出端。该带隙基准电路的正常启动电流由a点获得，以使带隙基准电路脱离初始状态，其启动电流可以由启动电路或供电单元或模块提供，并且在本实施例中，该电路的电流、功率均满足设计需求。

可选的，a点的启动电流可以由启动电路输出。

在一个示例中，钳位单元10可以包括运算放大子单元101，运算放大子单元101用于对电压钳位点进行电压钳位，使钳位单元10输出钳位电压。

在一个示例中，基准电压输出单元20可以包括：第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、及第五电阻R5，这些器件可以组成带隙基准电压输出电路。

其中，第一三极管Q1的第一端与第二三极管Q2的第一端连接，第一三极管Q1的第二端与第一电阻R1的第一端、第二三极管Q2的第三端及钳位单元10连接，第一电阻R1的第二端分别与第三电阻R3的第一端、第一三极管Q1的第三端、第二电阻R2的第二端连接；第二三极管Q2的第二端分别与第二电阻R2的第一端和钳位单元10连接，第三电阻R3的第二端与第四电阻R4的第一端连接，第四电阻R4的第二端用于输出带隙基准电压，第五电阻R5的第一端分别与第一三极管Q1的第一端和第二三极管Q2的第二端连接，第五电阻R5的第二端接地。

运算放大子单元101可以包括第三三极管Q3、第四三极管Q4、第一MOS管M1、第二MOS管M2、第三MOS管M3及第四MOS管M4，这些器件可以组成运算放大电路。

其中，第三三极管Q3的第一端和第四三极管Q4的第一端均接地，第三三极管Q3的第二端和第四三极管Q4的第二端均与基准电压输出单元20连接，第三三极管Q3的第三端与第一MOS管M1的第一端连接，第一MOS管M1的第二端分别与第二MOS管M2的第二端、基准电压输出单元20连接，第一MOS管M1的第三端分别与第三MOS管M3的第一端、第三MOS管M3的第二端及第四MOS管M4的第二端连接；第四三极管Q4的第三端与第二MOS管M2的第一端连接，第二MOS管M2的第三端与第四MOS管M4的第一端连接，第三MOS管M3的第三端和第四MOS管M4的第三端均接电源。

其中，第三电阻R3的第一端与基准电压输出单元20连接，第三电阻R3的第二端分别与第四电阻R4的第一端、运算放大子单元101连接，第四电阻R4的第二端用于输出带隙基准电压，第五电阻R5的第一端与基准电压输出单元20连接，第五电阻R5的第二端接地。

在本实施例中，由运算放大子单元101对基准电压输出单元20中M、N点进行电压钳位，之后利用基准电压输出单元20响应电压钳位点的钳位电压，产生对应的带隙基准电压，这样通过改善基准电压输出单元20和钳位单元10的连接方式，可以减小失调电压对带隙基准电压的影响，通过设置基准电压输出单元20可以提高带隙基准电压的精度。

如图4所示，图4为本申请另一实施例提供的带隙基准电路的结构示意图。本申请实施例提供的带隙基准电路包括：如上实施例所提供的钳位单元10、运算放大子单元101、基准电压输出单元20、反馈补偿单元30、偏置单元40及启动单元50，其中，钳位单元10、运算放大子单元101、基准电压输出单元20、反馈补偿单元30、偏置单元40组成了带隙基准单元60。

在带隙基准单元60刚上电启动时，由启动单元50对钳位单元10、基准电压输出单元20的相关节点注入电流使得带隙基准电路脱离初始状态，其次由钳位单元10中的对应节点进行电压钳位，之后通过基准电压输出单元20响应对应的钳位电压，产生对应的带隙基准电压，达到减小运算放大器所产生的失调电压，提高带隙基准电压精度的目的。

可选的，为保证带隙基准电路正常工作，运算放大子单元101可以利用电流管和功率管实现两级放大，也可以使用现有的运算放大模块实现两级放大。

可选的，在本实施例中，启动单元50及带隙基准单元60均需要单独接电源VDD或接地。

可选的，在本实施例中，可以通过运算放大子单元101的输出端与基准电压输出单元101构成的负反馈连接方式，进一步保证了带隙基准电压的稳定。

可选的，如图5所示，图5为本申请实施例提供的可选的带隙基准电路的结构示意图。为了使其带隙基准电路工作稳定，在本申请实施例提供的带隙基准电路中，可以包括：钳位单元10、基准电压输出单元20、启动单元50、反馈补偿单元30、偏置单元40，其中，钳位单元还包括运算放大单元101，启动单元还包括控制子单元和启动子单元。

启动单元50分别与钳位单元10、偏置单元50连接，用于启动运算放大子单元102，通过所述反馈补偿单元30启动所述基准电压输出单元20和所述偏置单元50，以实现整个带隙基准电路的启动。

可选的，控制子单元，用于接收由控制端发送的使能信号，输出使能控制信号。

启动子单元，分别与控制子单元、钳位单元10及偏置单元40连接，用于获取使能控制信号，根据使能控制信号向钳位单元10输入启动电流，和向偏置单元拷贝偏置单元40的偏置电流。

反馈补偿单元30与钳位单元10、基准电压输出单元20连接，用于对钳位单元10和基准电压输出单元20进行补偿，具体可以补偿钳位单元10和基准电压输出单元20的相位裕度等参数特征。其中，反馈补偿单元30可以是储能元件，例如：电容。

偏置单元40分别钳位单元10的运算放大子单元101及所述基准电压输出单元20连接，用于向所述运算放大子单元101及所述基准电压输出单元20提供偏置电压。

本申请实施例提供的带隙基准电路，通过对钳位单元10的节点a注入电流来使带隙基准摆脱初始态，通过钳位单元10中的运算放大子单元101维持基准电压输出单元20两处电压钳位点的电压相等，将运算放大子单元101输出的反馈电压输出到基准电压输出单元20构成反馈环路，从而促进带隙基准电压的稳定。可选的，本申请实施例提供的带隙基准电路可用于模拟集成电路。

如图5所示，图5为本申请实施例提供的带隙基准电路的电路结构示意图。本申请实施例提供的带隙基准电路，包括上述实施例所提供的各个单元，其单元对应的电路，可以是：

钳位单元10包括第三三极管Q3、第四三极管Q4、第一MOS管M1、第二MOS管M2、第三MOS管M3及第四MOS管M4。

基准电压输出单元20包括第一三极管Q1、第二三极管Q2、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及第五电阻R5。

反馈补偿单元30包括第一储能元件C1、第二储能元件C2、第六电阻R6及第八MOS管M8。

偏置单元50包括第七电阻R7、第五三极管Q5、第五MOS管M5、第六MOS管M6及第七MOS管M7。

在一些实施例中，无需输出数字信号BG_OK信号时，启动单元50可以包括：第九MOS管M9、第十MOS管M10、第十一MOS管M11；第十三MOS管M13、第九电阻R9、第一反相器A1、第十六MOS管M16、第十电阻R10、第三储能元件C3、第十七MOS管M17、第四储能元件C4。

在一些实施例中，需要输出数字信号BG_OK信号时，启动单元50可以包括第九MOS管M9、第十MOS管M10、第十一MOS管M11、第十二MOS管M12、第十三MOS管M13、第十四MOS管M14、第八电阻R8、第九电阻R9、第十五MOS管M15、第一反相器A1、第十六MOS管M16、第二反相器A2、第三反相器A3、第十电阻R10、第三储能元件C3、第十七MOS管M17、第四储能元件C4、第十八MOS管M18及第五储能元件C5。

另外，在本实施例中，电压钳位点可以包括：第一钳位点M、第二钳位点N。

其中，本实施例所提供的带隙基准电路可以包括钳位单元10、基准电压输出单元20、反馈补偿单元30和偏置单元40组成，各部分单元所包括器件的连接关系为：第一三极管Q1的第一端与第二三极管Q2的第一端连接，第一三极管Q1的第二端分别与第一电阻R1的第一端、第三三极管Q3的第二端及第二三极管Q2的第三端连接；第一电阻R1的第二端分别与第三电阻R3的第一端、第一三极管Q1的第三端、第二电阻R2的第二端及第五三极管Q5的第二端连接；第二三极管Q2的第二端分别与第二电阻R2的第一端、第一储能元件C1的第二端及第四三极管Q4的第二端连接。

第三三极管Q3的第一端和第四三极管Q4的第一端均接地，第三三极管Q3的第二端分别与第二三极管Q2的第三端、第一三极管Q1的第二端及第一电阻R1的第一端连接，第四三极管Q4的第二端分别与第一储能元件C1的第二端、第二三极管Q2的第二端连接，第三三极管Q3的第三端与第一MOS管M1的第一端连接，第一MOS管M1的第二端分别与第二MOS管M2的第二端、第五MOS管M5的第二端、第三电阻R3的第二端及第四电阻R4的第一端连接，第一MOS管M1的第三端分别与第三MOS管M3的第一端、第三MOS管M3的第二端及第四MOS管M4的第二端连接；第四三极管Q4的第三端与第二MOS管M2的第一端连接，第二MOS管M2的第三端分别与第四MOS管M4的第一端、第六电阻R6的第二端、第八MOS管M8的第二端及第十六MOS管M16的第三端连接，第三MOS管M3的第三端和第四MOS管M4的第三端均接电源VDD。

第三电阻R3的第一端分别与第一电阻R1的第一端、第一三极管Q1的第三端、第二电阻R2的第二端及第五三极管Q5的第二端连接，第三电阻R3的第二端分别与第四电阻R4的第一端、第五MOS管M5的第二端、第一MOS管M1的第二端、第二MOS管M2的第二端连接，第四电阻R4的第二端分别与第八MOS管M8的第三端、第一储能元件的第一端连接，其第四电阻R4的第二端还用于输出基准电压，第五电阻R5的第一端分别与第一三极管Q1的第一端、第二三极管Q2的第一端连接，第五电阻R5的第二端接地。

第一储能元件C1的第一端分别与第四电阻R4的第二端和第八MOS管M8的第三端连接，第一储能元件C1的第二端分别与第二三极管Q2的第二端、第二电阻R2的第二端、第四三极管Q4的第二端及第二储能元件C2第二端连接；第二储能元件C2的第一端与第六电阻R6的第二端连接，第六电阻R6的第一端分别与第二MOS管M2的第三端、第四MOS管M4的第一端、第八MOS管M8的第二端及第十六MOS管M16的第三端连接。

第七电阻R7的第一端接地，第七电阻R7第二端与第五三极管Q5的第一端连接，第五三极管Q5的第二端分别与第二电阻R2的第二端、第一电阻R1的第二端、第三电阻R3的第一端及第一三极管Q1的第三端连接，第五三极管Q5的第三端与第五MOS管M5的第一端连接，第五MOS管M5的第二端分别与第三电阻R3的第二端、第四电阻R4的第一端、第一MOS管M1的第二端及第二MOS管M2的第二端连接，第五MOS管M5的第三端分别与第六MOS管M6的第一端、第六MOS管M6的第二端、第七MOS管M7的第二端连接，第六MOS管M6的第三端、第七MOS管M7的第三端与电源连接，第七MOS管M7的第一端与启动单元50连接。

第八MOS管M8的第一端与电源VDD连接，第八MOS管M8的第二端分别与第六电阻R6的第一端、第二MOS管M2的第三端、第四MOS管M4的第一端及第十六MOS管M16的第三端连接；第八MOS管M8的第三端分别与第一储能元件C1的第一端、第四电阻R4的第二端连接。

可选的，不需要输出数字信号BG_OK信号时，启动单元50的电路可以是：第九MOS管M9的第一端接电源，第九MOS管M9的第二端、第十MOS管M10的第二端、第十一MOS管M11的第二端及第十二MOS管M12的第二端均用于接收使能信号，第九MOS管M9的第三端分别与第九电阻R9的第一端、第十六MOS管M16的第一端连接，第十MOS管M10的第一端分别与第十电阻R10的第一端、第十三MOS管M13的第三端及第三储能元件C3的第一端、第十七MOS管M17的第二端连接，第十一MOS管M11的第一端分别与第四储能元件C4的第一端、第九电阻R9的第二端、第十七MOS管M17的第一端及第一反相器A1的第一端连接，第十MOS管M10的第三端、第十一MOS管M11的第三端均接地。

第十三MOS管M13的第一端与电源连接，第十三MOS管M13的第二端与偏置单元连接，第十三MOS管M13的第三端分别与第十电阻R10的第一端、第十MOS管M10的第一端、第三储能元件C3的第一端及第十七MOS管M17的第二端连接。

第九电阻R9的第一端分别与第九MOS管M9的第三端、第十六MOS管M16的第二端连接，第九电阻R9的第二端分别与第十七MOS管M17的第一端、第十一MOS管M11的第一端、第四储能元件C4的第一端及第一反相器A1的第一端连接；第一反相器A1的第二端与第十六MOS管M16的第一端连接，第十六MOS管M16的第三端分别与第六电阻R6的第一端、第二MOS管M2的第三端、第四MOS管M4的第一端及第八MOS管M8的第二端连接，第十六MOS管M16的第三端用于向钳位单元10和基准电压输出单元20输入启动电流，第十电阻R10的第二端、第三储能电容的第二端、第十七MOS管M17的第三端、第四储能元件C4的第二端均接地。

可选的，当需要输出数字信号BG_OK信号时，启动单元50的电路可以是：第九MOS管M9的第一端接电源，第九MOS管M9的第二端、第十MOS管M10的第二端、第十一MOS管M11的第二端及第十二MOS管M12的第二端均用于接收使能信号，第九MOS管M9的第三端分别与第九电阻R9的第一端、第十六MOS管M16的第一端连接，第十MOS管M10的第一端分别与第十电阻R10的第一端、第十三MOS管M13的第三端及第三储能元件C3的第一端、第十七MOS管M17的第二端连接，第十一MOS管M11的第一端分别与第四储能元件C4的第一端、第九电阻R9的第二端、第十七MOS管M17的第一端、第十八MOS管M18的第二端及第一反相器A1的第一端连接，第十二MOS管M12的第一端分别与第五储能元件C5的第一端、第二反相器A2的第一端、第十五MOS管M15的第三端、第十四MOS管M14的第三端及第十八MOS管M18的第一端连接，第十MOS管M10的第三端、第十一MOS管M11的第三端及第十二MOS管M12的第三端均接地。

第十三MOS管M13的第一端、第十四MOS管M14的第一端、第八电阻R8的第一端均与电源连接，第十三MOS管M13的第二端、第十四MOS管M14的第二端均与偏置单元连接，第十三MOS管M13的第三端分别与第十电阻R10的第一端、第十MOS管M10的第一端、第三储能元件C3的第一端及第十七MOS管M17的第二端连接。

第十四MOS管M14的第三端分别与第十五MOS管M15的第三端、第十八MOS管M18的第一端、第五储能元件C5的第一端、第十二MOS管M12的第一端及第二反相器A2的第一端连接。

第八电阻R8的第二端与第十五MOS管M15的第一端连接，第十五MOS管M15的第二端分别与第二反相器A2的第二端、第三反相器A3的第一端连接，第三反相器A3的第二端用于发送系统测试信号；第九电阻R9的第一端分别与第九MOS管M9的第三端、第十六MOS管M16的第二端连接，第九电阻R9的第二端分别与第十七MOS管M17的第一端、第十一MOS管M11的第一端、第四储能元件C4的第一端、第十八MOS管M18的第二端及第一反相器A1的第一端连接；第一反相器A1的第二端与第十六MOS管M16的第一端连接，第十六MOS管M16的第三端分别与第六电阻R6的第一端、第二MOS管M2的第三端、第四MOS管M4的第一端及第八MOS管M8的第二端连接，第十六MOS管M16的第三端用于向钳位单元10和基准电压输出单元20输入启动电流，第十电阻R10的第二端、第三储能电容的第二端、第十七MOS管M17的第三端、第四储能元件C4的第二端、第十八MOS管M18的第三端及第五储能元件C5的第二端均接地。

可选的，在本实施例中，还设置有第一钳位点M和第二钳位点N。其中，第一钳位点M和第二钳位点N设置在第一电阻R1的第一端与第一三极管Q1的第二端的连接处；第二钳位点N设置在第二电阻R2的第一端与第二三极管Q2的第二端的连接处。

可选的，本实施例所使用的功率管或电流管的类型均可以根据用户需求进行灵活设置，例如：使用PMOS管或MMOS管。

可选的，发明人对图1和图5进行对比分析，发现在图1所示的经典带隙基准核心电路中，通过运放的箝位来获得正温度系数的电压ΔV_BE，考虑运放的失调后，带隙基准电压V_REF＝V_BE+[(ΔV_BE+V_OS)/R₁’](R₁’+R₂’)。而在图5中，第一三极管Q1的第二端和第二三极管Q2的第三端直接连接在对应电阻两端，由此种连接方式直接获得正温度系数的电压ΔV_BE，而运放的箝位可以保证流过图5中R1和R2的电流相等。考虑运放的失调后，R1上的电流为I_R1＝ΔV_BE/R₁，R2上的电流为I_R2＝(ΔV_BE+V_OS)/R₂＝(ΔV_BE+V_OS)/R₁，则在考虑运放的失调后有：V_REF＝V_BE+(I_R1+I_R2)(R₅+R₃+R₄)＝V_BE+[(2ΔV_BE+V_OS)/R₁](R₅+R₃+R₄)。对比可看出，图5中的运放输入失调电压V_OS在带隙基准电压中所占的比例更小，能够进一步降低失调影响。

另外，请参阅图5所示，在图5中，运算放大子单元102对基准电压输出单元的第一钳位点M和第二钳位点N进行电压箝位，使得M＝N，其电阻R1＝R2。

其计算带隙基准电压的公式可以是：

V_REF＝V_BE+[(2ΔV_BE/R₁)(R₃+R₄+R₅)]

其中，V_REF为带隙基准电压，V_BE为负温度系数的电压，ΔV_BE为正温度系数的电压，R3、R4、R5、R1为调节电阻。

通过上述公式，可以知晓若要获得零温度系数的带隙基准电压V_REF，在V_BE、ΔV_BE已知的情况下还可以通过对R3、R4、R5、R1进行调整设置，使带隙基准电压V_REF为零温度系数，从而提高带隙基准电压V_REF精度。

可选的，在本实施例中，为了能够减少失调电压的产生，提高带隙基准电压的精度，可以将运算放大子单元102中的输入对管设置为BJT管(Bipolar JunctionTransistor，双极结型晶体管)，即Q3和Q4。BJT管的电压与电流为指数关系，MOS管电压与电流为平方关系，使用BJT管作为输入对管，以获得比使用MOS管作为输入对管时更小的输入失调，以此获得更准确地带隙基准电压V_REF。

可选的，由于第一MOS管M1的漏极电压较高，第二MOS管M2的漏极电压较低，为了避免第一MOS管M1内的寄生二极管对地或对第四三极管Q4形成反向漏电，引起第三三极管Q3、第四三极管Q4的电压失调，第一MOS管M1和第二MOS管M2管采用无衬偏连接，其衬底连接至第一MOS管M1的源极。同时，在该电路中可自主产生IPTAT电流，其中，IPTAT电流供电路内部启动电路、BG_OK电路和其他外部电路使用，不需要专门的在外接其他启动电路。也就是说在钳位单元10中设置偏置单元50，可以不需要在单独设置偏置电路，从而减少电流支路，节约功耗。

另外，请参阅图5，当使能信号ENN为高时，其第九MOS管M9导通，第十MOS管M10、第十一MOS管M11、第十二MOS管M12关断，而在初始上电时，带隙基准电路还未建立带隙基准电压V_REF时，第十六MOS管M16的第三端(源端)向a点注入电流，以此完成钳位单元10的启动。而在带隙基准电路建立带隙基准电压V_REF后，第三MOS管M3、第十四MOS管M14可以从IPTAT电流镜处拷贝电流。且在第十三MOS管M13上的电流在第十电阻R10上产生压降，使得第十七MOS管M17导通，随后关断第十六MOS管M16，启动电流不再注入钳位单元10。

可选的，启动电流不再注入钳位单元10后，带隙基准电路仍旧正常工作，但第十八MOS管M18被关断，其从第十四MOS管M14拷贝来的电流将对第五储能元件C5进行充电，经过一定的延迟时间后，等待BG_OK输出高电平指示信号。

本申请实施例提供的带隙基准电路采用自偏置结构，具有较少的支路和面积成本；且该电路在不增加额外功能电路的基础上，可以通过电路单元结构的优化，实现较小的失调影响。

本实施例还提供一种芯片，包括上述任一实施例提供的带隙基准电路，该带隙基准电路可以是半导体集成电路，通过将其带隙基准电路的布局结构刻蚀至硅晶片上以形成半导体芯片。

本实施例提供的一种带隙基准电压源，包括上述任一实施例提供的带隙基准电路或上述任一实施例提供的芯片。其带隙基准电路也可以通过分立元件搭建，在本实施例中，其所提供的带隙基准电压源主要是为了稳定电路/电子设备的工作状态。

本实施例提供的一种电子设备，包括壳体，壳体内设置有上述任一实施例提供的带隙基准电路、上述任一实施例提供的芯片或上述任一实施例提供的带隙基准电压源。

需要说明的是，本申请实施例以上各实施例之间可以相互结合，共同作用以改善现有基准电压的精度，使其基准电压稳定，在此不再一一举例说明。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

Claims (14)

1.一种带隙基准电路，其特征在于，包括：

钳位单元，用于对电压钳位点进行电压钳位，输出钳位电压；

基准电压输出单元，与所述钳位单元连接，用于接收所述钳位电压，输出对应的带隙基准电压。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述钳位单元包括：

运算放大子单元，与所述基准电压输出单元连接，用于对所述电压钳位点进行钳位，向所述基准电压输出单元输出所述钳位电压。

3.根据权利要求1-2中任一所述的带隙基准电路，其特征在于，还包括：

反馈补偿单元，分别与所述钳位单元和所述基准电压输出单元连接，用于对所述钳位单元和所述基准电压输出单元进行补偿；

偏置单元，分别与所述钳位单元和所述基准电压输出单元连接，用于向所述钳位单元提供偏置电压。

4.根据权利要求3所述的带隙基准电路，其特征在于，还包括：

启动单元，分别与所述钳位单元和所述偏置单元连接，用于启动所述运算放大子单元，通过所述反馈补偿单元启动所述基准电压输出单元和所述偏置单元。

5.根据权利要求4所述的带隙基准电路，其特征在于，所述启动单元包括：

控制子单元，用于接收由控制端发送的使能信号，输出使能控制信号；

启动子单元，分别与所述控制子单元、所述钳位单元及所述偏置单元连接，用于获取所述使能控制信号，根据所述使能控制信号向所述钳位单元输入启动电流，和向所述偏置单元拷贝所述偏置单元的偏置电流。

6.根据权利要求1所述的带隙基准电路，其特征在于，所述基准电压输出单元包括：第一三极管、第二三极管、第一电阻、第二电阻、第三电阻、第四电阻及第五电阻；

所述第一三极管的第一端与所述第二三极管的第一端连接，所述第一三极管的第二端分别与所述第一电阻的第一端、所述第二三极管的第三端及所述钳位单元连接，所述第一电阻的第二端分别与所述第三电阻的第一端、第一三极管的第三端和第二电阻的第二端连接；所述第二三极管的第二端分别与所述第二电阻的第一端和所述钳位单元连接；

所述第三电阻的第二端与所述第四电阻的第一端连接，所述第四电阻的第二端用于输出带隙基准电压，所述第五电阻的第一端分别与所述第一三极管的第一端和所述第二三极管的第二端连接，所述第五电阻的第二端接地。

7.根据权利要求2所述的带隙基准电路，其特征在于，所述运算放大子单元包括：第三三极管、第四三极管、第一MOS管、第二MOS管、第三MOS管及第四MOS管；

所述第三三极管的第一端和第四三极管的第一端均接地，所述第三三极管的第二端和第四三极管的第二端均与所述基准电压输出单元连接，所述第三三极管的第三端与所述第一MOS管的第一端连接，所述第一MOS管的第二端分别与所述第二MOS管的第二端和所述基准电压输出单元连接，所述第一MOS管的第三端分别与所述第三MOS管的第一端、所述第三MOS管的第二端和所述第四MOS管的第二端连接；所述第四三极管的第三端与所述第二MOS管的第一端连接，所述第二MOS管的第三端与所述第四MOS管的第一端连接，所述第三MOS管的第三端和所述第四MOS管的第三端均接电源。

8.根据权利要求3所述的带隙基准电路，其特征在于，所述反馈补偿单元包括：第一储能元件、第二储能元件、第六电阻及第八MOS管；

所述第一储能元件的第一端分别与所述基准电压输出单元和所述第八MOS管的第一端连接；所述第一储能元件的第二端分别与所述基准电压输出单元和所述钳位单元连接；所述第八MOS管的第二端分别与所述钳位单元和所述第一电阻的第一端连接，所述第八MOS管的第三端接电源；所述第六电阻的第二端与所述第二储能元件的第一端连接，所述第二储能元件的第二端分别与所述第一储能元件的第二端、所述基准电压输出单元和所述钳位单元连接。

9.根据权利要求4所述的带隙基准电路，其特征在于，所述偏置单元包括：第七电阻、第五三极管、第五MOS管、第六MOS管及第七MOS管；

所述第七电阻的第一端接地，所述第七电阻第二端与所述第五三极管的第一端连接，所述第五三极管的第二端与所述基准电压输出单元连接，所述第五三极管的第三端与所述第五MOS管的第一端连接，所述第五MOS管的第二端分别与所述基准电压输出单元和所述钳位单元连接，所述第五MOS管的第三端分别与所述第六MOS管的第一端、所述第六MOS管的第二端和第七MOS管的第二端连接，所述第六MOS管的第三端、所述第七MOS管的第三端均与电源连接，所述第七MOS管的第一端作为偏置信号接收端接收偏置信号。

10.根据权利要求5所述的带隙基准电路，其特征在于，所述控制子单元包括：第九MOS管、第十MOS管、第十一MOS管；

所述第九MOS管的第一端接电源，所述第九MOS管的第二端、第十MOS管的第二端和第十一MOS管的第二端均用于接收使能信号，所述第九MOS管的第三端、所述第十MOS管的第一端和第十一MOS管的第一端均与所述启动子单元连接，所述第十MOS管的第三端和第十一MOS管的第三端均接地。

11.根据权利要求5所述的带隙基准电路，其特征在于，所述启动子单元包括：第十三MOS管、第九电阻、第一反相器、第十六MOS管、第十电阻、第三储能元件、第十七MOS管、第四储能元件；

所述第十三MOS管的第一端与电源连接，所述第十三MOS管的第二端与所述偏置单元连接；所述第十三MOS管的第三端分别与所述第十电阻的第一端、所述控制子单元、所述第三储能元件的第一端和所述第十七MOS管的第一端连接；

所述第九电阻的第一端分别与所述控制子单元和第十六MOS管的第二端连接，所述第九电阻的第二端分别与所述第十七MOS管的第二端、控制子单元、第四储能元件的第一端和第一反相器的第一端连接；

所述第一反相器的第二端与所述第十六MOS管的第一端连接，所述第十六MOS管的第三端用于向所述钳位单元输入启动电流；

所述第十电阻的第二端、所述第三储能电容的第二端、所述第十七MOS管的第三端和所述第四储能元件的第二端均接地。

12.一种芯片，其特征在于，包括如权利要求1-11中任一所述的带隙基准电路。

13.一种带隙基准电压源，其特征在于，包括如权利要求1-11中任一所述的带隙基准电路或如权利要求12所述的芯片。

14.一种电子设备，其特征在于，包括壳体，所述壳体内设置有如权利要求1-11中任一所述的带隙基准电路或如权利要求12所述的芯片或如权利要求13所述的带隙基准电压源。

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