CN115562431A - 带隙基准电路 - Google Patents

Abstract

本发明涉及集成电路技术领域，提供了一种带隙基准电路，包括：带隙核心电路；基准电流产生电路，包括第一电阻，基准电流产生电路用于根据第一双极型晶体管和第二双极型晶体管的基射电压差生成基准电流，并利用基准电流在第一电阻两端产生基准压差；电流镜像电路，包括多个电流输出支路，每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与基准压差相同的压差，以分别将基准电流镜像到第一双极型晶体管、第二双极型晶体管和第三双极型晶体管的发射极。本发明通过采用精密匹配的电流镜像电路，保证流过各支路晶体管的电流能够实现精密的比例匹配，使得带隙基准电路能够达到较好的低温漂特性。

Description

带隙基准电路

技术领域

本发明涉及集成电路技术领域，具体涉及一种带隙基准电路。

背景技术

带隙基准参考源电路广泛地应用于模拟电路中，其能够提供一个与工艺、电压和温度无关的电压，带隙基准参考源电路中的带隙基准电压源已成为大规模和超大规模集成电路以及几乎所有数字模拟系统中不可缺少的基本电路模块。所述带隙基准电压源可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片等电路中。

带隙基准电压源输出的带隙基准电压的温度特性和精度对整个系统的性能有直接的影响。经典的带隙基准参考源结构是利用一个具有正温度系数的电压与具有负温度系数的电压以合适的权重相加，产生一个零温度系数的参考电压。例如，双极性晶体管的基极-发射极电压(V_BE)具有负温度系数，而两个工作在不相等电流密度下的双极性晶体管的基极-发射极电压之差(ΔVB_E)与绝对温度成正比。这种带隙基准电路最为常用的产生正负温度系数电压的方法可满足中等精度应用需求的电路。

依据带隙基准电路的工作原理，Q1和Q2所在支路的电流大小是否高度匹配会极大地影响带隙基准电路产生电压的精确性和温度特性。然而，传统的带隙基准电路中，各支路上的晶体管或大电阻会由于现有集成电路工艺的限制而存在一定的失配，使得两个支路上的电流一致性较差，严重影响了带隙基准电路的精确性和温度特性。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种带隙基准电路，通过在基准电流的基础上对分别对各支路电流进行单独的反馈控制，使得各支路中的电阻能够实现更好的阻值匹配关系，从而能够在电路中形成精密匹配的支路电流，提高了带隙基准电路的低温漂特性。

根据本发明第一方面，提供了一种带隙基准电路，包括：

带隙核心电路，包括第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，所述带隙核心电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数和所述第三双极型晶体管的基射电压的负温度系数实现带隙基准电压的输出；

基准电流产生电路，包括第一电阻，所述基准电流产生电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差生成基准电流，并利用所述基准电流在所述第一电阻两端产生基准压差；

电流镜像电路，分别与所述带隙核心电路和所述基准电流产生电路连接，所述电流镜像电路包括多个电流输出支路，所述多个电流输出支路中的每个电流输出支路均包括第二电阻，且每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与所述基准压差相同的压差，以分别将所述基准电流镜像到所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的发射极。

可选地，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积和所述第三双极型晶体管的发射极面积。

可选地，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均小于预设阈值。

可选地，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有相同的比例关系。

可选地，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均相等。

可选地，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有不同的比例关系。

可选地，所述基准电流产生电路还包括：

第一运算放大器，第一输入端与所述第二双极型晶体管的发射极连接，第二输入端与所述第一双极型晶体管的发射极连接；

NMOS晶体管，栅极与所述第一运算放大器的输出端连接，漏极通过所述第一电阻与电源端连接，源极与参考地连接。

可选地，所述多个电流输出支路中的每个电流输出支路均具有相同的电路结构。

可选地，所述第一电阻的第一端以及每个电流输出支路上的第二电阻的第一端均连接至同一电路节点。

可选地，每个电流输出支路均还包括：

第二运算放大器，第一输入端与所述第一电阻的第二端连接，第二输入端与对应的第二电阻的第二端连接；

PMOS晶体管，栅极与所述第二运算放大器的输出端连接，源极与对应的第二电阻的第二端连接，漏极输出镜像电流。

可选地，所述多个电流输出支路包括：

第一电流输出支路，用于提供第一镜像电流至所述第一双极型晶体管的发射极；

第二电流输出支路，用于提供第二镜像电流至所述第二双极型晶体管的发射极；

第三电流输出支路，用于提供第三镜像电流至所述第三双极型晶体管的发射极。

可选地，所述带隙核心电路还包括：

第三电阻，第一端接收所述第二镜像电流，第二端与所述第二双极型晶体管的发射极连接；

第四电阻，第一端接收所述第三镜像电流；

第五电阻，第一端与所述第四电阻的第二端连接，所述第五电阻的第二端与所述第三双极型晶体管的发射极连接，

其中，所述带隙核心电路从所述第四电阻的第一端处输出所述带隙基准电压。

可选地，所述第三电阻的阻值与所述第五电阻的阻值相同，所述第四电阻的阻值大于所述第三电阻的阻值和所述第五电阻的阻值至少一个量级。

本发明的有益效果至少包括：

本发明实施例中建立了单独的支路来根据第一双极型晶体管和第二双极型晶体管的基射电压差产生基准电流，并在基准电流的基础上利用多个运算放大器的反馈功能分别在多个电阻上产生独立且相同的压降，通过这种对各支路电流进行单独的反馈控制的方式，使得各支路中的电阻的宽度或横截面积可以做得更大，降低了各电阻的工艺误差，减小了各电阻间的边缘效应，从而使得各支路中的电阻的阻值匹配度更高，能够在电路中形成精密匹配的支路电流，提高了带隙基准电路的低温漂特性。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

图1示出传统的一种带隙基准电路的结构示意图；

图2示出传统的另一种带隙基准电路的结构示意图；

图3示出根据本发明实施例提供的带隙基准电路的结构示意图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

传统的一种带隙基准电压源，具体实现如图1所示，其由运算放大器A11、PMOS晶体管M11和M12、电阻R11和R12、以及双极型晶体管Q11和Q12组成。双极型晶体管Q11和双极型晶体管Q12的基射电压差具有正温度系数，双极型晶体管Q12的基射电压(即基极与发射极之间的电压差)具有负温度系数。运算放大器A11调节PMOS晶体管M11和M12的栅极电压以使得节点A和节点B的电压相等。理论上，PMOS晶体管M11和M12是电流镜结构，能够完全保持所在支路的电流的比例关系。但是，由于集成电路工艺实现的时候，PMOS晶体管M11和M12会存在一定的失配，造成即使PMOS晶体管M11和M12的栅极电压完全一致，也不能保证两个管子的漏极电流相等，使得带隙基准电路的温度特性得不到很好的保证。

传统的另一种带隙基准电压源，具体实现如图2所示，其由运算放大器A21、双极型晶体管Q21和Q22、以及电阻R21、电阻R22和电阻R23组成。双极型晶体管Q21和Q22的基射电压均拥有负温度特性，双极型晶体管Q22的基极与运算放大器A21的正相端相连，因为运放的“虚短”特性，使电阻R23上端连接运放负相端的节点电压等于正相端电压，因此在电阻R23上得到具有正温度特性的电压差，且理论上能够较好的保证双极型晶体管Q21和Q22所在支路的电流大小的一致性。通过调整电阻R23和电阻R22的比例关系，使正负温度特性电压的温度系数叠加等于零，最终得到零温度系数的带隙基准电压Vref。但是，在集成电路工艺实现时，电阻R21和R22会有较大的阻值，造成版图匹配困难，最终形成的电阻值会存在一定的偏差，影响两个支路的电流一致性，使得该带隙基准电路的温度特性也得不到很好的保证。

为解决带隙基准电路中双极型晶体管所在支路的电流不一致问题，本发明提供了一种采用精密镜像电流结构的带隙基准电路，通过精密匹配双极型晶体管所在支路的电流，使得各支路电流的一致性更好，从而能够实现温度特性更好的带隙基准电路。

如图3所示，本发明实施例提供的带隙基准电路包括：带隙核心电路10、基准电流产生电路20和电流镜像电路30。

带隙核心电路10包括双极型晶体管Q31、双极型晶体管Q32和双极型晶体管Q33。带隙核心电路10用于根据双极型晶体管Q31和双极型晶体管Q32的基射电压差的正温度系数和双极型晶体管Q33的基射电压的负温度系数实现带隙基准电压V_BG的输出。

基准电流产生电路20包括电阻R31，基准电流产生电路20用于根据双极型晶体管Q31和双极型晶体管Q32的基射电压差生成基准电流I1，并利用基准电流I1在电阻R31两端产生基准压差(即为VCC-V_Net1)。

电流镜像电路30分别与带隙核心电路10和基准电流产生电路20连接，电流镜像电路30包括多个电流输出支路，且该多个电流输出支路中的每个电流输出支路均包括电阻，且每个电流输出支路均利用运算放大器的反馈功能在各自的电阻两端产生与基准压差VCC-V_Net1相同的压差，以分别将基准电流I1镜像到双极型晶体管Q31、第二双极型晶体管Q32和双极型晶体管Q33的发射极。

示例性地，本发明实施例中示出电流镜像电流30的三个电流输出支路包括：具有相同电路结构的第一电流输出支路、第二电流输出支路和第三电流输出支路。其中，第一电流输出支路包括电阻R32，该第一电流输出支路被配置为利用运算放大器A32的反馈功能在电阻R32两端产生与基准压差VCC-V_Net1相同的压差，以将基准电流I1按比例镜像后输出镜像电流I2至双极型晶体管Q31的发射极。第二电流输出支路包括电阻R33，该第二电流输出支路被配置为利用运算放大器A33的反馈功能在电阻R33两端产生与基准压差VCC-V_Net1相同的压差，以将基准电流I1按比例镜像后输出镜像电流I3至双极型晶体管Q32的发射极。第三电流输出支路与带隙基准电路的输出支路连接，且第三电流输出支路包括电阻R35，该第三电流输出支路被配置为利用运算放大器A34的反馈功能在电阻R35两端产生与基准压差VCC-V_Net1相同的压差，以将基准电流I1按比例镜像后输出镜像电流I4至双极型晶体管Q33的发射极。

本发明实施例提供的带隙基准电路中，基准电流I1基于双极型晶体管Q31和双极型晶体管Q32的基射电压差生成，因此基准电流I1具有正温度系数。镜像电流I4由基准电流I1镜像后获得，且二者之间具有精密的比例匹配关系，因此镜像电流I4也具有正温度系数。进而，在带隙基准电路的输出支路中，由具有正温度系数的镜像电流I4与电阻相乘，再加上双极型晶体管Q33的基射电压，最终能够输出高精度且低温漂的带隙基准电压V_BG。

本实施例中，双极型晶体管Q31、双极型晶体管32和双极型晶体管Q33的类型相同，例如均为PNP型双极型晶体管，且双极型晶体管Q32的发射极面积大于双极型晶体管Q31的发射极面积和双极型晶体管Q33的发射极面积。因此在相同的电流下，双极型晶体管Q31的基射电压大于双极型晶体管Q32的基射电压。示例性地，本发明实施例中双极型晶体管32由多个同类型的双极型晶体管并联连接后构成，也即是说，本发明实施例中双极型晶体管32为多个并联连接的同类型的双极型晶体管的统称，且该并联连接的多个双极型晶体管中每个双极型晶体管的基极均与其集电极短接后与参考地连接。此外，双极型晶体管Q31的基极也与双极型晶体管Q31的集电极短接后与参考地连接，以及双极型晶体管Q33的基极也与双极型晶体管Q33的集电极短接后与参考地连接。本发明实施例中，基于双极型晶体管Q31、双极型晶体管Q32和双极型晶体管Q33在带隙基准电路中的连接结构，共同实现了对带隙基准电路的温度补偿，同时本发明通过保证双极型晶体管Q31、双极型晶体管32和双极型晶体管Q33各自所在支路的电流实现精密的比例匹配，使得带隙基准电路能够达到更好的低温漂特性。

在本发明的优选实施例中，带隙核心电路10还包括：电阻R34、电阻R36和电阻R37。其中，电阻R34的第一端接收镜像电流I3，电阻R34的第二端与双极型晶体管Q32的发射极连接。电阻R36的第一端接收镜像电流I4。电阻R37的第一端与电阻R36的第二端连接，电阻R37的第二端与双极型晶体管Q33的发射极连接。其中，带隙核心电路从电阻R36的第一端处输出带隙基准电压V_BG。其中，电阻R34的阻值与电阻R37的阻值相同，电阻R36的阻值大于电阻R34的阻值和电阻R37的阻值至少一个量级。该实施例中，通过将阻值较大的电阻R36和阻值较小的电阻R37串联在双极型晶体管Q33所在的输出支路中，使得对双极型晶体管Q32所在支路与双极型晶体管Q33所在支路之间的电阻精密匹配易于实现。

进一步地，基准电流产生电路20还包括：运算放大器A31和NMOS晶体管M31。其中，运算放大器A31的正相输入端(即节点Net6)与双极型晶体管Q32的发射极连接，运算放大器A31的反相输入端(即节点Net5)与双极型晶体管Q31的发射极连接。NMOS晶体管M31的栅极与运算放大器A31的输出端连接，NMOS晶体管M31的漏极与电阻R31的第二端(即节点Net1)连接，NMOS晶体管M31的源极与参考地连接。

第一电流输出支路包括：电阻R32、运算放大器A32和PMOS晶体管M32。其中，运算放大器A32的正相输入端与节点Net1连接，运算放大器A32的反相输入端与电阻R32的第二端(即节点Net2)连接。PMOS晶体管M32的栅极与运算放大器A32的输出端连接，PMOS晶体管M32的源极与电阻R32的第二端(即节点Net2)连接，PMOS晶体管M32的漏极输出镜像电流I2。

第二电流输出支路包括：电阻R33、运算放大器A33和PMOS晶体管M33。其中，运算放大器A33的正相输入端与节点Net1连接，运算放大器A33的反相输入端与电阻R33的第二端(即节点Net3)连接。PMOS晶体管M33的栅极与运算放大器A33的输出端连接，PMOS晶体管M33的源极与电阻R33的第二端(即节点Net3)连接，PMOS晶体管M33的漏极输出镜像电流I3。

第三电流输出支路包括：电阻R35、运算放大器A34和PMOS晶体管M34。其中，运算放大器A34的正相输入端与节点Net1连接，运算放大器A34的反相输入端与电阻R35的第二端(即节点Net4)连接。PMOS晶体管M34的栅极与运算放大器A34的输出端连接，PMOS晶体管M34的源极与电阻R35的第二端(即节点Net4)连接，PMOS晶体管M34的漏极输出镜像电流I4。

电阻R31、电阻R32、电阻R33和电阻R35的第一端均连接至带隙基准电路中的同一节点，如电源端VCC。且电阻R31、电阻R32、电阻R33以及电阻R35的阻值均小于预设阈值。

在本发明的一些实施例中，每个电流输出支路上的电阻(R32、R33、R35)的阻值与电阻R31的阻值之间具有相同的比例关系，从而电流镜像电路30可以输出与基准电流I1成相同比例的镜像电流I2、I3、I4。其中，当该比例关系为1时，电阻R31、电阻R32、电阻R33以及电阻R35的阻值均相等，电流镜像电路30可以输出与基准电流I1一致的镜像电流I2、I3、I4。在本发明的另一些实施例中，每个电流输出支路上的电阻(R32、R33、R35)的阻值与电阻R31的阻值之间具有不同的比例关系，电流镜像电路30可以输出与不同的镜像电流I2、I3、I4。具体可根据不同的电路需求设计合适的支路电阻R31、R32、R33和R35。

运算放大器A31用于比较节点Net5和节点Net6的电压，通过输出电压调节MNOS晶体管M31的开启程度来控制流过晶体管M31的电流，从而在电路达到稳态时产生基准电流I1，并在电阻R31两端产生基准电压VCC-V_Net1。

以第一电流输出支路为例，基准电流I1和镜像电流I2的镜像关系，是通过运算放大器A23检测电阻R31和电阻R32两端的电压来判断电流大小是否一致。当镜像电流I2大于基准电流I1时，在电阻R32上形成的压差较大，节点Net1的电位低于节点Net2的电位，运算放大器A32的输出电压会升高，则PMOS晶体管M32的栅极电压升高，流过PMOS晶体管M32的漏极电流即镜像电流I2降低，电阻R32两端的压差也随之减小。当反馈回路稳定时，电阻R31和电阻R32两端的压差相等，从而在电阻R31和电阻R32的阻值相同时，保证基准电流I1和镜像电流I2的数值保持相等。

同理，当电阻R31、R32、R33、R35的阻值相等时，节点Net1、Net2、Net3、Net4的电位是一致的，从而保证基准电流I1和镜像I2、I3、I4均相等。如果需要基准电流I1和镜像I2、I3、I4不相等，则可以根据电阻R31、R32、R33、R35上的压降不变，改变四个电阻的阻值的办法进行参数调整。

本发明实施例在带隙基准电路中建立了单独的支路(即基准电流产生电路20)根据双极型晶体管Q31和双极型晶体管Q32的基射电压差产生基准电流I1，并在电阻R31(可看做基准电阻)两端产生基准电压，由于电阻R31的第一端接固定的电源电压，故而能够在电阻R31的第二端即节点Net1处精确的产生抗干扰能力强的节点电压。同时在电路镜像电流30的每个电流输出支路中采用单独的运算放大器来根据节点Net1处电压对各自电阻的第二端的电压进行负反馈，以在各支路对应的电阻两端产生独立且与基准电压高度一致的压降，进而通过对各支路中电阻的精密匹配，即可在各电流输出支路中产生与基准电流I1精密匹配的镜像电流I2～I4。在此过程中，由于各电流输出支路输出的镜像电流(I2、I3和I4)均是通过与基准电流产生电路20进行独立的比较和负反馈后产生的，因此输出至各双极型晶体管的各镜像电流之间的干扰更小，各镜像电流之间能够实现更高的匹配度。

而在进行电阻匹配时，由于本发明的镜像电流产生电路中采用了更多的运算放大器，因此镜像电流产生电路在集成时所需设计的面积更大，使得各电流输出支路中的电阻(包括R31、R32、R33、R35)的可布置空间更大，可以根据电路实际的需要有更大的取值范围，具体体现在各支路中的电阻(R31、R32、R33、R35)的宽度或横截面积可以做得更大，阻值可以做得更小，从而降低了各电阻的工艺误差，减小了各电阻间的边缘效应，更加容易实现各支路中的电阻阻值的高度匹配，从而能够在电路中形成精密匹配的支路电流，有利于提高带隙基准电路的低温漂特性。

还需说明的是，本发明实施例中，各运算放大器均为全差分的折叠共源共栅放大器，不仅提高了电路的控制精度，还提高了电路的电源抑制比，从而减小了电源噪声对带隙基准电压V_BG的影响。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (13)

1.一种带隙基准电路，其中，包括：

带隙核心电路，包括第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，所述带隙核心电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数和所述第三双极型晶体管的基射电压的负温度系数实现带隙基准电压的输出；

基准电流产生电路，包括第一电阻，所述基准电流产生电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差生成基准电流，并利用所述基准电流在所述第一电阻两端产生基准压差；

电流镜像电路，分别与所述带隙核心电路和所述基准电流产生电路连接，所述电流镜像电路包括多个电流输出支路，所述多个电流输出支路中的每个电流输出支路均包括第二电阻，且每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与所述基准压差相同的压差，以分别将所述基准电流镜像到所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的发射极。

2.根据权利要求1所述的带隙基准电路，其中，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积和所述第三双极型晶体管的发射极面积。

3.根据权利要求1所述的带隙基准电路，其中，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均小于预设阈值。

4.根据权利要求3所述的带隙基准电路，其中，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有相同的比例关系。

5.根据权利要求4所述的带隙基准电路，其中，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均相等。

6.根据权利要求3所述的带隙基准电路，其中，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有不同的比例关系。

7.根据权利要求1所述的带隙基准电路，其中，所述基准电流产生电路还包括：

第一运算放大器，第一输入端与所述第二双极型晶体管的发射极连接，第二输入端与所述第一双极型晶体管的发射极连接；

NMOS晶体管，栅极与所述第一运算放大器的输出端连接，漏极通过所述第一电阻与电源端连接，源极与参考地连接。

8.根据权利要求1所述的带隙基准电路，其中，所述多个电流输出支路中的每个电流输出支路均具有相同的电路结构。

9.根据权利要求8所述的带隙基准电路，其中，所述第一电阻的第一端以及每个电流输出支路上的第二电阻的第一端均连接至同一电路节点。

10.根据权利要求9所述的带隙基准电路，其中，每个电流输出支路均还包括：

第二运算放大器，第一输入端与所述第一电阻的第二端连接，第二输入端与对应的第二电阻的第二端连接；

PMOS晶体管，栅极与所述第二运算放大器的输出端连接，源极与对应的第二电阻的第二端连接，漏极输出镜像电流。

11.根据权利要求8所述的带隙基准电路，其中，所述多个电流输出支路包括：

第一电流输出支路，用于提供第一镜像电流至所述第一双极型晶体管的发射极；

第二电流输出支路，用于提供第二镜像电流至所述第二双极型晶体管的发射极；

第三电流输出支路，用于提供第三镜像电流至所述第三双极型晶体管的发射极。

12.根据权利要求11所述的带隙基准电路，其中，所述带隙核心电路还包括：

第三电阻，第一端接收所述第二镜像电流，第二端与所述第二双极型晶体管的发射极连接；

第四电阻，第一端接收所述第三镜像电流；

第五电阻，第一端与所述第四电阻的第二端连接，所述第五电阻的第二端与所述第三双极型晶体管的发射极连接，

其中，所述带隙核心电路从所述第四电阻的第一端处输出所述带隙基准电压。

13.根据权利要求12所述的带隙基准电路，其中，所述第三电阻的阻值与所述第五电阻的阻值相同，所述第四电阻的阻值大于所述第三电阻的阻值和所述第五电阻的阻值至少一个量级。

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