CN117389375A - 电压产生电路及存储器 - Google Patents

Abstract

本公开涉及半导体电路设计领域，特别涉及一种电压产生电路及存储器，电压产生电路包括：第一处理电路，被配置为，基于所属存储器的温度变化输出第一输入电压和第二输入电压，并生成输出电压，输出电压为带隙基准电压；第二处理电路，连接第一处理电路，被配置为，基于第一输入电压和第二输入电压生成第二控制信号，且第一输入电压和第二输入电压之间的电压差越大，第一处理电路基于第二控制信号输出的控制电流越大，控制电流用于生成输出电压；启动电路，连接第二处理电路，被配置为，基于使能信号启动第二处理电路；第一补偿电路，设置于第二处理电路中，被配置为，基于谐振提高第二处理电路的相位裕度，以至少提高带隙产生电路的稳定性。

Description

电压产生电路及存储器

技术领域

本公开涉及半导体电路设计领域，特别涉及一种电压产生电路及存储器。

背景技术

带隙（bandgap）基准电压源广泛用于集成电路系统中的稳定基准参考源，主要用于为其它功能模块提供高精度的电压基准，或由其转化为高精度电流基准，以给其它功能模块提供精确、稳定的偏置的电路。

具体地，带隙基准电压源主要基于带隙基准电路（bandgap reference）实现，带隙基准电路可以产生与电源电压、工艺参数和温度关系很小的带隙基准电压。

一般来说，带隙基准电压源均是基于系统上电后常开的电路模块，对于系统而言，带隙基准电压源存在一个直流功耗的消耗，因此，系统中通常需要设置一个功耗低的带隙基准电压源。

另外，在DDR（Double Data Rate，双倍速率）或者LPDDR（Low Power Double DataRate，小功耗双倍速率）系统中，由于系统的供电电源的电压通常比较低，带隙基准电路的电路器件在低压条件且多种工艺角偏差下均需要正常工作，给电路的设计带来挑战，且带隙基准电路需要输出的基准电压的精度比较高、温漂小、抗干扰能力强，进一步对电路设计带来挑战。

发明内容

本公开实施例提供一种电压产生电路及存储器，提出一种应用于低压场景下的带隙产生电路，且至少提高带隙产生电路的稳定性。

本公开一实施例提供了一种电压产生电路，包括：第一处理电路，被配置为，基于所属存储器的温度变化输出第一输入电压和第二输入电压，并生成输出电压，且所属存储器的温度越高，第一处理电路输出的第一输入电压和第二输入电压之间的电压差越大，输出电压为带隙基准电压；第二处理电路，连接第一处理电路，被配置为，基于第一输入电压和第二输入电压生成第二控制信号，且第一输入电压和第二输入电压之间的电压差越大，第一处理电路基于第二控制信号输出的控制电流越大，控制电流用于生成输出电压；启动电路，连接第二处理电路，被配置为，基于使能信号启动第二处理电路；第一补偿电路，设置于第二处理电路中，被配置为，基于谐振提高第二处理电路的相位裕度。

在一个例子中，第一处理电路，包括：驱动电路，输入端接收电源电压，控制端接收第二控制信号，输出端用于输出控制电流；第一电阻，第一端连接驱动电路的输出端；第二电阻，第一端连接第一电阻的第二端；第三电阻，第一端连接第一电阻的第二端；第四电阻，第一端连接第三电阻的第二端；第二电阻的第二端和第三电阻的第二端分别用于输出第一输入电压和第二输入电压；第一双极型晶体管，集电极连接第二电阻的第二端，基极和发射极接地；第二双极型晶体管，集电极连接第四电阻的第二端，基极和发射极接地。

在一个例子中，驱动电路，包括：第三P型晶体管，控制端用于接收第二控制信号，第一端用于接收电源电压，第二端连接第一电阻的第一端，第三P型晶体管被配置为，基于第二控制信号输出控制电流。

在一个例子中，第一处理电路，还包括：第四复位晶体管，控制端用于接收使能信号的反相信号，第一端连接第一电阻的第一端，第二端接地，第四复位晶体管被配置为，基于使能信号的反相信号导通。

在一个例子中，第二处理电路，包括：第一放大子电路，连接第一处理电路，用于接收第一输入电压和第二输入电压，被配置为，基于使能信号，对第一输入电压和第二输入电压之间的电压差进行放大以生成第一控制信号；第二放大子电路，连接第一放大子电路和第一处理电路，被配置为，对第一控制信号进行放大以生成第二控制信号。

在一个例子中，第一放大子电路，包括：第一使能晶体管，控制端用于接收使能信号的反相信号，第一端用于接收电源电压，第一使能晶体管被配置为，基于第一电平状态的使能信号导通；第一开关晶体管，控制端连接第一使能晶体管的第二端，第一端用于接收电源电压；第一P型晶体管，第一端连接第一开关晶体管的第二端，控制端用于接收第一输入电压；第二P型晶体管，第一端连接第一开关晶体管的第二端，控制端用于接收第二输入电压；第一N型晶体管，控制端和第一端连接第一P型晶体管的第二端，第二端接地；第二N型晶体管，控制端连接第一N型晶体管的控制端，第一端连接第二P型晶体管的第二端并用于输出第一控制信号，第二端接地。

在一个例子中，第二放大子电路，包括：第二开关晶体管，控制端连接第一开关晶体管的控制端，第一端用于接收电源电压；第二使能晶体管，控制端用于接收使能信号，第一端连接第二开关晶体管的第二端，第二使能晶体管被配置为，基于第一电平状态的使能信号导通；第三N型晶体管，控制端连接第二N型晶体管的第一端，第一端连接第二使能晶体管的第二端，第二端接地；第三开关晶体管，控制端连接第一开关晶体管的控制端，第一端用于接收电源电压；第三使能晶体管，控制端用于接收使能信号，第一端连接第三开关晶体管的第二端并用于输出第二控制信号，第三使能晶体管被配置为，基于第一电平状态的使能信号导通；第四N型晶体管，控制端连接第三N型晶体管的第一端，第一端连接第三使能晶体管的第二端，第二端接地。

在一个例子中，第二处理电路，还包括：第一复位晶体管，控制端用于接收使能信号的反相信号，第一端连接第一N型晶体管的控制端，第二端接地，第一复位晶体管被配置为，基于第二电平状态的使能信号导通；第二复位晶体管，控制端用于接收使能信号的反相信号，第一端连接第二N型晶体管的第一端，第二端接地，第二复位晶体管被配置为，基于第二电平状态的使能信号导通；第三复位晶体管，控制端用于接收使能信号的反相信号，第一端连接第三N型晶体管的第一端，第二端接地，第三复位晶体管被配置为，基于第二电平状态的使能信号导通。

在一个例子中，第一补偿电路，包括：第一补偿电阻，第一端连接第二N型晶体管的第一端，第二端连接第一补偿电容的第一端；第一补偿电容的第二端连接第三N型晶体管的第一端。

在一个例子中，第一补偿电路，还包括：第二补偿电容，第一端连接第四N型晶体管的控制端，第二端接地。

在一个例子中，电压产生电路，还包括：第二补偿电路，设置于第一处理电路中，被配置为，基于谐振提高第一处理电路的相位裕度。

在一个例子中，第二补偿电路，包括：第三补偿电容，第一端用于接收电源电压，第二端连接第三P型晶体管的控制端。

在一个例子中，第二补偿电路，还包括：第二补偿电阻，第一端连接第三P型晶体管的控制端，第二端连接第四补偿电容的第一端；第四补偿电容的第二端连接第三P型晶体管的第二端。

在一个例子中，第二补偿电路，还包括：第四补偿电容，第一端连接第三P型晶体管的控制端，第二端连接第二电阻的第二端；第五补偿电容，第一端连接第三P型晶体管的第二端，第二端连接第四电阻的第二端。

在一个例子中，启动电路，包括：分压电阻，第一端用于接收电源电压；第四使能晶体管，控制端用于接收使能信号，第一端连接分压电阻的第二端，第四使能晶体管被配置为，基于第一电平状态的使能信号导通；第六N型晶体管，控制端和第一端连接第四使能晶体管的第二端，第二端接地；第五N型晶体管，控制端连接第六N型晶体管的控制端，第一端连接第四N型晶体管的第一端，第二端接地。

在一个例子中，启动电路，包括：分压电阻，第一端用于接收电源电压；第四使能晶体管，控制端用于接收使能信号，第一端连接分压电阻的第二端，第四使能晶体管被配置为，基于第一电平状态的使能信号导通；第六N型晶体管，控制端和第一端连接第四使能晶体管的第二端，第二端接地；第七N型晶体管，控制端连接第六N型晶体管的控制端，第一端连接第一开关晶体管的控制端，第二端接地；第五N型晶体管，控制端连接第三N型晶体管的第一端，第一端连接第六N型晶体管的控制端，第二端接地。

本公开另一实施例还提供了一种存储器，包括上述实施例提供的电压生成电路，至少提高存储器中带隙产生电路的稳定性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种电压产生电路的结构示意图；

图2为本公开一实施例提供的图1所示电路的幅频特性曲线和相频特性曲线；

图3为本公开一实施例提供的在图1示例的基础上额外设置一种第一补偿电路的电压产生电路的结构示意图；

图4为本公开一实施例提供的图3所示电路的幅频特性曲线和相频特性曲线；

图5为本公开一实施例提供的在图3示例的基础上额外设置第二补偿电路，并补充设置第一补偿电路的电压产生电路的结构示意图；

图6为本公开一实施例提供的在图5示例的基础上额外补充设置第二补偿电路的电压产生电路的结构示意图；

图7为本公开一实施例提供的图6所示电路的幅频特性曲线和相频特性曲线；

图8为本公开一实施例提供的基于另一种启动电路和第二补偿电路设置的电压产生电路的结构示意图。

具体实施方式

由背景技术可知，在DDR或者LPDDR系统中，由于系统的供电电源的电压通常比较低，带隙基准电路的电路器件在低压条件且多种工艺角偏差下均需要正常工作，给电路的设计带来挑战，且带隙基准电路需要输出的基准电压的精度比较高、温漂小、抗干扰能力强，进一步对电路设计带来挑战。

本公开一实施例提供了一种电压生成电路，提出一种应用于低压场景下的带隙产生电路，且至少提高带隙产生电路的稳定性。

本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。

图1为本实施例提供的一种电压产生电路的结构示意图，图2为本实施例提供的图1所示电路的幅频特性曲线和相频特性曲线，图3为本实施例提供的在图1示例的基础上额外设置一种第一补偿电路的电压产生电路的结构示意图，图4为本实施例提供的图3所示电路的幅频特性曲线和相频特性曲线，图5为本实施例提供的在图3示例的基础上额外设置第二补偿电路，并补充设置第一补偿电路的电压产生电路的结构示意图，图6为本实施例提供的在图5示例的基础上额外补充设置第二补偿电路的电压产生电路的结构示意图，图7为本实施例提供的图6所示电路的幅频特性曲线和相频特性曲线，图8为本实施例提供的基于另一种启动电路和第二补偿电路设置的电压产生电路的结构示意图，以下结合附图对本实施例提供的电压生成电路进行详细说明，具体如下：

在一些实施例中，参考图1，电压生成电路包括：第一处理电路102、第二处理电路103和启动电路101。

对于第一处理电路102，第一处理电路102被配置为，基于所属存储器的温度变化输出第一输入电压和第二输入电压，并生成输出电压Vband，且所属存储器的温度越高，第一处理电路102输出的第一输入电压和第二输入电压之间的电压差越大，输出电压Vband为带隙基准电压。

需要说明的是，上述提及的“所属存储器”指用于设置电压生成电路的存储器，所属存储器的温度变化，即设置电压生成电路的存储器的温度变化。

具体地，存储器的温度越高，第一处理电路102输出的第一输入电压和第二输入电压之间的电压差的值越大；存储器的温度越低，第一处理电路102输出的第一输入电压和第二输入电压之间的电压差的值越小。由此可知，第一处理电路102的功能即根据存储器的温度，动态调节输出的第一输入电压和第二输入电压的电压差的值。

对于第二处理电路103，第二处理电路103连接第一处理电路102，第二处理电路103被配置为，对第一输入电压和第二输入电压的电压差进行放大以生成第二控制信号Stge3Out，且第一输入电压和第二输入电压的电压差越大，第二处理电路103生成的第二控制信号Stge3Out的电压值越大。

具体地，第一输入电压和第二输入电压的电压差越大，第二处理电路103生成的第二控制信号Stge3Out的电压值越大；第一输入电压和第二输入电压的电压差越小，第二处理电路103生成的第二控制信号Stge3Out的电压值越小；结合上述第一输入电压和第二输入电压之间的电压差与存储器温度之间的关系可知：存储器的温度越高，第二处理电路103生成的第二控制信号Stge3Out的电压值越大；存储器的温度越低，第二处理电路103生成的第二控制信号Stge3Out的电压值越小。

需要说明的是，第一处理电路102还被配置为，基于第二控制信号Stge3Out输出控制电流IPTAT，控制电流IPTAT用于生成输出电压Vband，且第二控制信号Stge3Out的电压值大小与控制电流IPTAT的电流值大小呈正相关，具体地，第二控制信号Stge3Out的电压值越大，输出的控制电流IPTAT越大；第二控制信号Stge3Out的电压值越小，输出的控制电流IPTAT越小；结合上述第二控制信号Stge3Out、第一输入电压和第二输入电压之间的电压差与存储器温度之间的关系可知：存储器的温度越高，控制电流IPTAT越大；存储器的温度越低，控制电流IPTAT越小。

在一些实施例中，第一处理电路102包括：驱动电路，输入端接收电源电压，控制端接收第二控制信号Stge3Out，输出端用于输出控制电流IPTAT；第一电阻R1，第一端连接驱动电路的输出端；第二电阻R2，第一端连接第一电阻R1的第二端；第三电阻R3，第一端连接第一电阻R1的第二端；第四电阻R4，第一端连接第三电阻R3的第二端；第二电阻R2的第二端和第三电阻R3的第二端分别用于输出第一输入电压和第二输入电压；第一双极型晶体管Q1，集电极连接第二电阻R2的第二端，基极和发射极接地；第二双极型晶体管Q2，集电极连接第四电阻R4的第二端，基极和发射极接地。

对于第一处理电路102产生与温度相关的第一输入电压和第二输入电压的原理为基于第一双极型晶体管Q1和第二双极型晶体管Q2的结电压差，具体地，第一双极型晶体管Q1和第二双极型晶体管Q2的结面积之比为1：N，由于第一双极型晶体管Q1和第二双极型晶体管Q2的结电压都会随温度变化而变化，且第一双极型晶体管Q1和第二双极型晶体管Q2的结面积不同，使得温度变化越大，第一双极型晶体管Q1和第二双极型晶体管Q2的结电压差越大，从而使得第一处理电路102输出的第一输入电压和第二输入电压的电压差越大。

在一个例子中，驱动电路包括：第三P型晶体管PM6，控制端用于接收第二控制信号Stge3Out，第一端用于接收电源电压，第二端连接第一电阻R1的第一端，第三P型晶体管PM6被配置为，基于第二控制信号Stge3Out输出控制电流IPTAT。具体地，基于前文可知，温度升高，Q1与Q2的结电压Vbe均减小，但Q1与Q2由于面积不同引起的结电压差是增大的，导致在R4上产生一个正温度系数的温控电流；第二处理电路103会自动调节Stge3out的电压，以跟踪适应温控电流的变化。

对于第一处理电路102而言，基于前文可知，所属存储器的温度升高，输出的第一输入电压和第二输入电压之间的电压差增大，第二处理电路103生成的第二控制信号Stge3Out的电压值增大，第一处理电路102输出的控制电流增大；由图1可知，输出电压Vband的值为各器件两端电压之和，即，其中，VR1为电阻R1的两端电压，VR2为电阻R2的两端电压，VbeQ1为双极型晶体管Q1的基极-发射极电压；由欧姆定律U=IR可知/>；其中，IPTAT为流经电阻R1的电流，I为流经电阻R2的电流，由于R2所在支路与R3所在支路的电流值应保持一致，即I=IPTAT/2，综上可得：。

基于前文可得控制电流IPTAT的电流值大小与温度呈正相关；基于BJT的特性，VbeQ1的大小呈温度负相关，此时基于一定的比例叠加，可以使得输出电压Vband与温度无关，即第一处理电路102生成的输出电压Vband保持恒定，可实现带隙基准电压的输出。

在一些实施例中，第一处理电路102还包括：第四复位晶体管NM13，控制端用于接收使能信号En的反相信号EnF，第一端连接第一电阻R1的第一端，第二端接地，第四复位晶体管NM13被配置为，基于使能信号En的反相信号EnF导通。

第四复位晶体管NM13通过使能信号En的反相信号EnF驱动，当使能信号En无效，此时使能信号En的反相信号EnF有效，第四复位晶体管NM13导通，以对第一处理电路102进行放电，从而对第一处理电路102进行复位。

对于启动电路101，启动电路101连接第二处理电路103，被配置为，基于使能信号En启动第二处理电路103。具体地，当启动电路101基于使能信号En启动时，向第二处理电路103提供稳定的偏置电流，从而开启第二处理电路103。

继续参考图1，在一个例子中，第二处理电路103包括第一放大子电路和第二放大子电路，其中，第一放大子电路连接第一处理电路102，用于接收第一输入电压和第二输入电压，被配置为，基于使能信号En，对第一输入电压和第二输入电压之间的电压差进行放大以生成第一控制信号Stge1Out；第二放大子电路，连接第一放大子电路和第一处理电路102，被配置为，对第一控制信号Stge1Out进行放大以生成第二控制信号Stge3Out。

第一放大子电路包括：第一使能晶体管PM7，控制端用于接收使能信号En的反相信号EnF，第一端用于接收电源电压，第一使能晶体管PM7被配置为，基于第一电平状态的使能信号En导通；第一开关晶体管PM3，控制端连接第一使能晶体管PM7的第二端，第一端用于接收电源电压；第一P型晶体管PM1，第一端连接第一开关晶体管PM3的第二端，控制端用于接收第一输入电压；第二P型晶体管PM2，第一端连接第一开关晶体管PM3的第二端，控制端用于接收第二输入电压；第一N型晶体管NM1，控制端和第一端连接第一P型晶体管PM1的第二端，第二端接地；第二N型晶体管NM2，控制端连接第一N型晶体管NM1的控制端，第一端连接第二P型晶体管PM2的第二端并用于输出第一控制信号Stge1Out，第二端接地。

对于第一放大子电路，第一P型晶体管PM1、第二P型晶体管PM2、第一N型晶体管NM1和第二N型晶体管NM2构成差分放大电路，差分放大电路对输入的第一输入电压和第二输入电压进行差分放大以输出第一控制信号Stge1Out；对于第一使能晶体管PM7和第一开关晶体管PM3，当使能信号En为高电平，即使能信号En的反相信号EnF为低电平时导通，以向差分放大电路供电，从而驱动第一放大子电路。

在一些实施例中，第一开关晶体管PM3为高电压阈的低阈值器件，以增大运放工作电压范围；另外，为了实现更好的匹配性和工艺一致性，第一P型晶体管PM1和第二P型晶体管PM2、第一N型晶体管NM1和第二N型晶体管NM2均为低电压阈的工艺一致性更好的低压器件。

第二放大子电路包括：第二开关晶体管PM4，控制端连接第一开关晶体管PM3的控制端，第一端用于接收电源电压，第二使能晶体管NM8，控制端用于接收使能信号En，第一端连接第二开关晶体管PM4的第二端，第二使能晶体管NM8被配置为，基于第一电平状态的使能信号En导通；第三N型晶体管NM3，控制端连接第二N型晶体管NM2的第一端，第一端连接第二使能晶体管NM8的第二端，第二端接地；第三开关晶体管PM5，控制端连接第一开关晶体管PM3的控制端，第一端用于接收电源电压；第三使能晶体管NM9，控制端用于接收使能信号En，第一端连接第三开关晶体管PM5的第二端并用于输出第二控制信号Stge3Out，第三使能晶体管NM9被配置为，基于第一电平状态的使能信号En导通；第四N型晶体管NM4，控制端连接第三N型晶体管NM3的第一端，第一端连接第三使能晶体管NM9的第二端，第二端接地。

对于第二放大子电路，第二放大子电路采用基本的放大器结构，用于放大第一控制信号Stge1Out以生成第二控制信号Stge3Out。在图1以及后续的附图中，第二放大子电路为2级放大器结构，在其他实施例中，第二放大子电路中可以设置更多的放大器结构，以进一步放大第一控制信号Stge1Out以生成所需大小的第二控制信号Stge3Out。

需要说明的是，上述提及的“第一电平状态的使能信号”指使能信号En用于导通相应晶体管的电平为第一电平状态，在本示例中，第一电平状态的使能信号En即使能信号En为高电平，在其他示例中，第一电平状态的使能信号也可以设置为低电平的使能信号。相应地，后续出现的“第二电平状态的使能信号”指使能信号En无法导通相应晶体管的电平为第二电平状态，在本示例中，第二电平状态的使能信号En即使能信号En为低电平，在其他示例中，第二电平状态的使能信号也可以设置为高电平的使能信号。

在一些实施例中，第二开关晶体管PM4和第三开关晶体管PM5为高电压域的低阈值器件，以增大运放工作电压范围；另外，为了实现更好的匹配性和工艺一致性，第三N型晶体管NM3和第四N型晶体管NM4为低电压域的工艺一致性更好的低压器件；第二使能晶体管NM8和第三使能晶体管NM9为漏电较小的高电压域的高阈值器件，以使得第二使能晶体管NM8和第三使能晶体管NM9在作为开关作用的同时，还用于保护低耐压的第三N型晶体管NM3和第四N型晶体管NM4。

在一些实施例中，第二处理电路103还包括：第一复位晶体管NM10，控制端用于接收使能信号En的反相信号EnF，第一端连接第一N型晶体管NM1的控制端，第二端接地，第一复位晶体管NM10被配置为，基于第二电平状态的使能信号En导通；第二复位晶体管NM11，控制端用于接收使能信号En的反相信号EnF，第一端连接第二N型晶体管NM2的第一端，第二端接地，第二复位晶体管NM11被配置为，基于第二电平状态的使能信号En导通；第三复位晶体管NM12，控制端用于接收使能信号En的反相信号EnF，第一端连接第三N型晶体管NM3的第一端，第二端接地，第三复位晶体管NM12被配置为，基于第二电平状态的使能信号En导通。

第一复位晶体管NM10、第二复位晶体管NM11和第三复位晶体管NM12通过使能信号En的反相信号EnF驱动，当使能信号En无效，第二处理电路103关断，此时使能信号En的反相信号EnF有效，第一复位晶体管NM10、第二复位晶体管NM11和第三复位晶体管NM12导通，以对第二处理电路103进行放电，从而对第二处理电路103进行复位。

在一些实施例中，第一复位晶体管NM10、第二复位晶体管NM11和第三复位晶体管NM12为漏电较小的高电压阈的高阈值器件。

在一个例子中，启动电路101包括：分压电阻Rf1~Rfn，第一端用于接收电源电压；第四使能晶体管NM14，控制端用于接收使能信号En，第一端连接分压电阻的第二端，第四使能晶体管NM14被配置为，基于第一电平状态的使能信号En导通；第六N型晶体管NM6，控制端和第一端连接第四使能晶体管NM14的第二端，第二端接地；第五N型晶体管NM5，控制端连接第六N型晶体管NM6的控制端，第一端连接第四N型晶体管NM4的第一端，第二端接地。

具体地，第六N型晶体管NM6和第五N型晶体管NM5构成电流镜，在使能信号En有效时，电流镜提供一个偏置电流Istart，偏置电流Istart基于第二处理电路103提供，使得第二处理电路103偏离稳定点开始工作，当启动电路101工作后，偏置电流Istart一直存在，使得启动电路101对第二处理电路103的运放工作状态会产生一定影响，且由于偏置电流Istart一直存在会存在一个额外的功耗。

对于图1所示电路，参考图2，电压产生电路的第一放大级在第一控制信号Stge1Out处提供第一极点P1，P1=1/(CStge1Out*RStge1Out)，其中，，CStge1Out≈CgsNM3，式中P1的单位为赫兹（Hz），“CStge1Out”为第一控制信号Stge1Out输出端的输出电容，“RStge1Out”为第一控制信号Stge1Out输出端的输出电阻，“roNM2”为第二N型晶体管NM2的输出电阻，“roPM2”为第二P型晶体管PM2的输出电阻，“//”则表示并联，“CgsNM3”为第三N型晶体管NM3的栅源电容Cgs；第二放大级在Stge2Out位置提供第二极点P2，P2=1/(CStge2Out*RStge2Out)，其中，，CStge2Out≈CgsNM4，式中P2的单位为赫兹（Hz），“CStge2Out”为第二放大级输出端Stge2Out处的输出电容，“RStge2Out”为第二放大级输出端Stge2Out处的输出电阻，“roNM3”为第三N型晶体管NM3的输出电阻，“roPM3”为第一开关晶体管PM3的输出电阻，“//”则表示并联，“CgsNM4”为第四N型晶体管NM4的栅源电容Cgs；第三放大级在第二控制信号Stge3Out处提供第三极点P3，P3=1/(CStge3Out*RStge3Out)，其中，，CStge1Out≈CgsNM4，式中P3的单位为赫兹（Hz），“CStge3Out”为第二控制信号Stge3Out输出端的输出电容，“RStge3Out”为第二控制信号Stge3Out输出端的输出电阻，“roNM4”为第四N型晶体管NM4的输出电阻，“GmPM5”为第三开关晶体管PM5的跨导，“CgsNM4”为第四N型晶体管NM4的栅源电容Cgs；输出电压Vband处提供第四极点P4，P4=1/(CStge4Out*RStge4Out)，其中，/>,CStge4Out≈Cload，式中P4的单位为赫兹（Hz），“CStge4Out”为输出电压Vband处的输出电容，“RStge4Out”为输出电压Vband处的输出电阻，“roNM6”为第三P型晶体管PM6的输出电阻，“Cload”为图中CL电容的电容值。

在电压产生电路所处的系统中，系统会有一个镜像零点Z_1，，式中Z_1的单位为赫兹（Hz），“CStge3-to-Stge1”为第一开关晶体管PM3的第二端与第三开关晶体管PM3的第二端之间的电容，在右半平面，会对系统稳定带来不利影响。幅频特性中，第四极点P4处的带宽为F3dB带宽，曲线与横坐标的交点是单位增益带宽BW，F3dB和BW越大，那么系统的响应速度越快，建立时间越短。每经过一个极点，会增加20dB每十倍频的增益衰减，相反，每个零点（左右半平面零点均是）会提供20dB每十倍频的增益增加。相频特性中，电路相位从180°开始衰减，每过一个极点，总共衰减90°；一个右半平面零点会总共带来90°的相位衰减，但左半平面零点，恰好相反，会带来90°的相位增加。

基于图2所示的幅频特性和相频特性可知，对于图1所示电路，当幅频曲线达到单位增益带宽BW（BW=GmPM1/Cc1）时，式中“GmPM1”为第一P型晶体管PM1的跨导，对应的相位变化量与180°的差值，为相位裕度；从图2中看出，图1所示的电压产生电路的相位裕度为负，系统不稳定。

在一些实施例中，参考图3，电压产生电路还包括：第一补偿电路104，第一补偿电路104设置于第二处理电路103中，被配置为，基于谐振提高第二处理电路103的相位裕度。

在一个例子中，第一补偿电路104包括第一补偿电阻Rz1，第一端连接第二N型晶体管NM2的第一端，第二端连接第一补偿电容Cc1的第一端，第一补偿电容Cc1的第二端连接第三N型晶体管NM3的第一端。

在图1所示电压产生电路的基础上在第一放大级输出端和第二放大级输出端之间，增加密勒补偿电阻和补偿电容，其中，插入较大的第一补偿电容Cc1，使得第一极点P1深度移往幅度频域S平面的原点，剩余的所有极点都移动到单位增益带宽BW以外。在系统偏置电流较大时，所有零点和极点均在较高频率，经过补偿后，系统虽然能稳定且具有较高的带宽和较快的响应速度，但是系统的功耗较高。

具体地，参考图4，在图2的基础上，增加密勒补偿电阻和补偿电容后，幅频特性曲线中额外增加一个左半平面的零点Z1，Z1=1/[（1/GmNM3-Rz1）*Cc1]，式中“GmNM3”为第三N型晶体管NM3的跨导，“Rz1”为第一补偿电阻Rz1的电阻值，“Cc1”为第一补偿电容Cc1的电容值，使得该零点和系统镜像零点Z_1靠近，从而补偿镜像零点Z_1带来的不利影响。密勒补偿电容Cc1使得第一极点P1的CStge1Out大大增加，“CStge1Out”为第一控制信号Stge1Out输出端的输出电容，从而导致该极点深度移往幅度频域S平面的原点，剩余的所有极点都移动到单位增益带宽BW以外，此时的第一极点P1变为P1=1/(CStge1Out*RStge1Out)，其中，,/>，式中P1的单位为赫兹（Hz），“CStge1Out”为第一控制信号Stge1Out输出端的输出电容，“RStge1Out”为第一控制信号Stge1Out输出端的输出电阻，“roNM2”为第二N型晶体管NM2的输出电阻，“roPM2”为第二P型晶体管PM2的输出电阻，“//”则表示并联，“GmNM3”为第三N型晶体管NM3的跨导，“Cc1”为第一补偿电容Cc1的电容值；相频特性曲线中，额外增加一个左半平面的零点Z1，额外提供90°的相位增加，抵消系统镜像零点Z_1的相位衰减。

基于图4所示的幅频特性和相频特性可知，对于图3所示电路，由于密勒补偿电容Cc1较大，使得第一极点P1与第四极点P4被分开较远；当幅频曲线达到单位增益带宽BW时，仍未达到第四极点P4处的频率，使得对应的相位裕度能达到60°以上；从图4中看出，经补偿的电压生成电路的相位裕度可达60°以上，系统能稳定。

参考图5，在一些实施例中，第一补偿电路104还包括：第二补偿电容Cp2，第一端连接第四N型晶体管NM4的控制端，第二端接地。在第二放大级输出端Stge2Out与地之间，增加滤波电容，用来微调第二极点P2的位置。在图4的波特图上，频率过单位增益BW后，零点Z1与第二极点P2之间这段增益不衰减或衰减程度低，在小电流下，造成系统增益裕度不足，最后可能造成系统输出的衰减震荡；因此，通过增加滤波电容，使得第二极点P2的位置与零点Z1更加靠近，减小这段增益衰减程度低的部分，即可改善系统的震荡衰减现象。

另外，在图5的示例中，启动电路101设置为新的电路结构。具体地，启动电路101包括：分压电阻，第一端用于接收电源电压；第四使能晶体管NM14，控制端用于接收使能信号En，第一端连接分压电阻的第二端，第四使能晶体管NM14被配置为，基于第一电平状态的使能信号En导通；第六N型晶体管NM6，控制端和第一端连接第四使能晶体管NM14的第二端，第二端接地；第七N型晶体管NM7，控制端连接第六N型晶体管NM6的控制端，第一端连接第一开关晶体管PM3的控制端，第二端接地；第五N型晶体管NM5，控制端连接第三N型晶体管NM3的第一端，第一端连接第六N型晶体管NM6的控制端，第二端接地。

具体地，当启动电路101启动时，第四使能晶体管NM14导通，使得第七N型晶体管NM7的栅极电位为高，第七N型晶体管NM7导通以进行放电，使得第二处理电路103向启动电路101提供偏置电流Istart，偏置电流Istart导通第五N型晶体管NM5，第五N型晶体管NM5下拉第七N型晶体管NM7的栅极电位从而关断第七N型晶体管NM7，从而不再影响运放内部的偏置状态；且偏置电流Istart流入第五N型晶体管NM5的栅极，而栅极漏电也很小，不会影响电路内部运放的偏置状态。即图5所示的启动电路101相比于图1所示的启动电路101而言，不会额外抽取系统内部各支路的电流，电路能更加理想工作，不会引入额外的失调与失配，运放内部状态不受影响。

继续参考图5，在一些实施例中，电压产生电路还包括第二补偿电路105，第二补偿电路105设置于第一处理电路102中，被配置为，基于谐振提高第一处理电路102的相位裕度。

在一个例子中，第二补偿电路105包括第三补偿电容Cp3，第一端用于接收电源电压，第二端连接第三P型晶体管PM6的控制端。通过增加第三补偿电容Cp3用来微调第三极点P3的位置。在图4的波特图上，频率过单位增益BW后，若第二极点P2与第三极点P3相距过远，也即第三极点P3频率太高，在小电流下，第三极点P3会与系统其他高频零点相互作用，甚至出现增益略微上曲，会造成系统输出的震荡衰减现象。因此，通过增加第三补偿电容Cp3，使得第三极点P3的位置稍微往原点靠近，这样增益曲线在过第三极点P3后会快速衰减，可改善系统的震荡衰减现象。

在一些实施例中，第三补偿电容Cp3可以基于PMOS结电容设置。

在一些实施例中，参考图6，第二补偿电路105还包括：第二补偿电阻Rz2，第一端连接第三P型晶体管PM6的控制端，第二端连接第四补偿电容Cc2的第一端，第四补偿电容Cc2的第二端连接第三P型晶体管PM6的第二端。

在第三放大级输出端(用于输出第二控制信号Stge3Out)与输出端VBand之间，额外增加密勒补偿电阻Rz2和Cc2；它能额外引入一个左半平面的零点Z2，以抵消系统镜像零点Z_1的影响，并增加系统的相位裕度。同时，补偿电容Cc2进一步分裂了第三极点P3与第四极点P4，使得第三极点P3移动到第二极点P2之前并靠近第二极点P2，以提供频率过单位增益BW后的增益快速衰减，增加系统增益裕度。

具体地，参考图7，在图5的基础上，增加密勒补偿电阻Rz2和Cc2后，幅频特性曲线中额外增加一个左半平面的零点Z2，Z2≈1/[（1/GmPM6-Rz2）*Cc2]），式中Z2的单位为赫兹（Hz），“GmPM6”为第三P型晶体管PM6的跨导，“Rz2”为第二补偿电阻Rz2的电阻值，“Cc2”为第四补偿电容Cc2的电容值，使得系统镜像零点Z_1同Z2相互靠近，以补偿右边平面零点Z_1带来的90°相位衰减。同时，第四补偿电容Cc2进一步分裂了第三极点P3与第四极点P4，使得第三极点P3移动到第二极点P2之前并靠近第二极点P2，以提供频率过单位增益BW后的增益快速衰减，增加系统增益裕度，此时的第三极点P3变为P3=1/(CStge3Out*RStgeOut)，其中，,/>，式中P3的单位为赫兹（Hz），“CStge3Out”为第二控制信号Stge3Out输出端的输出电容，“RStge3Out”为第二控制信号Stge3Out输出端的输出电阻，“roNM4”为第四N型晶体管NM4的输出电阻，“GmPM6”为第三P型晶体管PM6的跨导，“roPM6”为第三P型晶体管PM6的输出电阻，“Cc2”为第四补偿电容Cc2的电容值；相频特性曲线中，额外增加一个左半平面的零点Z2，额外提供90°的相位增加，抵消系统镜像零点Z_1的影响，带来较大的相位裕度提升；增加的密勒补偿电阻Rz2抵消第四极点P4的影响，维持系统单极点衰减特性，提高系统的带宽BW。

基于图7所示的幅频特性和相频特性可知，若密勒补偿电容Cc1较小，系统F3dB和BW较大，额外引入的零点Z2，抵消了第四极点P4的影响，相位裕度得到大大提高（可接近90°），系统能很好地稳定；第二极点P2和第三极点P3往原点靠近，提高单位增益带宽BW频率后的快速增益衰减，提高系统增益裕度，避免系统震荡衰减。

在一些实施例中，参考图8，第二补偿电路105还包括：第四补偿电容Cc2，第一端连接第三P型晶体管PM6的控制端，第二端连接第二电阻R2的第二端；第五补偿电容Cc3，第一端连接第三P型晶体管PM6的第二端，第二端连接第四电阻R4的第二端。

具体地，在图5的基础上，在第三放大级输出端(用于输出第二控制信号Stge3Out)与第一双极型晶体管Q1的发射极增加一个密勒补偿电容Cc2，并在输出端与第二双极型晶体管Q2的发射极增加一个滤波电容Cc3。这种补偿方法能达到同图6相同的效果，只不过图6中由密勒补偿电阻Rz2提供的左半平面零点Z2，由第一电阻R1与第二R2串联提供，以达到相同的效果（若第一电阻R1与第二R2不能提高足够大的阻抗时，可在Stge3Out与Cc2之间额外加较小的密勒补偿电阻Rz2，以便于调节零点位置）。滤波电容Cc3一个功能是可以在版图上，同增加的Cc2相匹配，以提高电路的匹配性和一致性，还可以用于微调第四极点P4的位置，以增大系统的稳定性。

相比于图6，该方案不引入额外的大阻值电阻Rz2，节省版图面积；同时，采用该补偿方式时，电路中的密勒补偿电容Cc1进一步减小，这会进一步增大系统的F3dB带宽和单位增益带宽BW，从而极大的提高系统的响应速度。另外，密勒补偿电容Cc2跨接在运放第三放大级输出端(用于输出第二控制信号Stge3Out)与Q1的发射极之间，系统正常工作时，Q1正偏，其等效内阻较低，在高频时，来自电源的干扰通过密勒补偿电容C2后，再经过正偏的低阻抗BJT结引出到地，电源干扰基本不会对输出电压VBand造成干扰，从而该方案在提高系统带宽的同时不影响电路的电源抑制能力。

需要说明的是，在本实施例的标记中，以“PM”标注的晶体管和以“NM”标注的晶体管为不同类型的晶体管，在本实施例中，以“NM”标注的晶体管为N型晶体管，以“PM”标注的晶体管为P型晶体管。

需要说明的是，上述实施例所提供的电压产生电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的电压产生电路实施例。

本公开另一实施例提供一种存储器，包括上述实施例提供的电压生成电路，至少提高存储器中带隙产生电路的稳定性。

存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4 SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。

本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (17)

1.一种电压产生电路，其特征在于，包括：

第一处理电路，被配置为，基于所属存储器的温度变化输出第一输入电压和第二输入电压，并生成输出电压，且所属存储器的温度越高，所述第一处理电路输出的所述第一输入电压和所述第二输入电压之间的电压差越大，所述输出电压为带隙基准电压；

第二处理电路，连接所述第一处理电路，被配置为，基于所述第一输入电压和所述第二输入电压生成第二控制信号，且所述第一输入电压和所述第二输入电压之间的电压差越大，所述第一处理电路基于所述第二控制信号输出的控制电流越大，所述控制电流用于生成所述输出电压；

启动电路，连接所述第二处理电路，被配置为，基于使能信号启动所述第二处理电路；

第一补偿电路，设置于所述第二处理电路中，被配置为，基于谐振提高所述第二处理电路的相位裕度。

2.根据权利要求1所述的电压产生电路，其特征在于，所述第一处理电路，包括：

驱动电路，输入端接收电源电压，控制端接收所述第二控制信号，输出端用于输出所述控制电流；

第一电阻，第一端连接所述驱动电路的输出端；

第二电阻，第一端连接所述第一电阻的第二端；

第三电阻，第一端连接所述第一电阻的第二端；

第四电阻，第一端连接所述第三电阻的第二端；

所述第二电阻的第二端和所述第三电阻的第二端分别用于输出所述第一输入电压和所述第二输入电压；

第一双极型晶体管，集电极连接所述第二电阻的第二端，基极和发射极接地；

第二双极型晶体管，集电极连接所述第四电阻的第二端，基极和发射极接地。

3.根据权利要求2所述的电压产生电路，其特征在于，所述驱动电路，包括：第三P型晶体管，控制端用于接收所述第二控制信号，第一端用于接收所述电源电压，第二端连接所述第一电阻的第一端，所述第三P型晶体管被配置为，基于所述第二控制信号输出所述控制电流。

4.根据权利要求2所述的电压产生电路，其特征在于，所述第一处理电路，还包括：第四复位晶体管，控制端用于接收使能信号的反相信号，第一端连接所述第一电阻的第一端，第二端接地，所述第四复位晶体管被配置为，基于所述使能信号的反相信号导通。

5.根据权利要求1所述的电压产生电路，其特征在于，所述第二处理电路，包括：

第一放大子电路，连接所述第一处理电路，用于接收所述第一输入电压和所述第二输入电压，被配置为，基于使能信号，对所述第一输入电压和所述第二输入电压之间的电压差进行放大以生成第一控制信号；

第二放大子电路，连接所述第一放大子电路和所述第一处理电路，被配置为，对所述第一控制信号进行放大以生成所述第二控制信号。

6.根据权利要求5所述的电压产生电路，其特征在于，所述第一放大子电路，包括：

第一使能晶体管，控制端用于接收所述使能信号的反相信号，第一端用于接收电源电压，所述第一使能晶体管被配置为，基于第一电平状态的所述使能信号导通；

第一开关晶体管，控制端连接所述第一使能晶体管的第二端，第一端用于接收所述电源电压；

第一P型晶体管，第一端连接所述第一开关晶体管的第二端，控制端用于接收所述第一输入电压；

第二P型晶体管，第一端连接所述第一开关晶体管的第二端，控制端用于接收所述第二输入电压；

第一N型晶体管，控制端和第一端连接所述第一P型晶体管的第二端，第二端接地；

第二N型晶体管，控制端连接所述第一N型晶体管的控制端，第一端连接所述第二P型晶体管的第二端并用于输出所述第一控制信号，第二端接地。

7.根据权利要求6所述的电压产生电路，其特征在于，所述第二放大子电路，包括：

第二开关晶体管，控制端连接所述第一开关晶体管的控制端，第一端用于接收所述电源电压；

第二使能晶体管，控制端用于接收所述使能信号，第一端连接所述第二开关晶体管的第二端，所述第二使能晶体管被配置为，基于第一电平状态的所述使能信号导通；

第三N型晶体管，控制端连接所述第二N型晶体管的第一端，第一端连接所述第二使能晶体管的第二端，第二端接地；

第三开关晶体管，控制端连接所述第一开关晶体管的控制端，第一端用于接收所述电源电压；

第三使能晶体管，控制端用于接收所述使能信号，第一端连接所述第三开关晶体管的第二端并用于输出所述第二控制信号，所述第三使能晶体管被配置为，基于第一电平状态的所述使能信号导通；

第四N型晶体管，控制端连接所述第三N型晶体管的第一端，第一端连接所述第三使能晶体管的第二端，第二端接地。

8.根据权利要求7所述的电压产生电路，其特征在于，所述第二处理电路，还包括：

第一复位晶体管，控制端用于接收所述使能信号的反相信号，第一端连接所述第一N型晶体管的控制端，第二端接地，所述第一复位晶体管被配置为，基于第二电平状态的所述使能信号导通；

第二复位晶体管，控制端用于接收所述使能信号的反相信号，第一端连接所述第二N型晶体管的第一端，第二端接地，所述第二复位晶体管被配置为，基于第二电平状态的所述使能信号导通；

第三复位晶体管，控制端用于接收所述使能信号的反相信号，第一端连接所述第三N型晶体管的第一端，第二端接地，所述第三复位晶体管被配置为，基于第二电平状态的所述使能信号导通。

9.根据权利要求7所述的电压产生电路，其特征在于，所述第一补偿电路，包括：第一补偿电阻，第一端连接所述第二N型晶体管的第一端，第二端连接第一补偿电容的第一端；所述第一补偿电容的第二端连接所述第三N型晶体管的第一端。

10.根据权利要求9所述的电压产生电路，其特征在于，所述第一补偿电路，还包括：第二补偿电容，第一端连接所述第四N型晶体管的控制端，第二端接地。

11.根据权利要求3所述的电压产生电路，其特征在于，还包括：第二补偿电路，设置于第一处理电路中，被配置为，基于谐振提高所述第一处理电路的相位裕度。

12.根据权利要求11所述的电压产生电路，其特征在于，所述第二补偿电路，包括：第三补偿电容，第一端用于接收所述电源电压，第二端连接所述第三P型晶体管的控制端。

13.根据权利要求12所述的电压产生电路，其特征在于，所述第二补偿电路，还包括：第二补偿电阻，第一端连接所述第三P型晶体管的控制端，第二端连接第四补偿电容的第一端；所述第四补偿电容的第二端连接所述第三P型晶体管的第二端。

14.根据权利要求12所述的电压产生电路，其特征在于，所述第二补偿电路，还包括：第四补偿电容，第一端连接所述第三P型晶体管的控制端，第二端连接所述第二电阻的第二端；第五补偿电容，第一端连接所述第三P型晶体管的第二端，第二端连接所述第四电阻的第二端。

15.根据权利要求7所述的电压产生电路，其特征在于，所述启动电路，包括：

分压电阻，第一端用于接收所述电源电压；

第四使能晶体管，控制端用于接收所述使能信号，第一端连接所述分压电阻的第二端，所述第四使能晶体管被配置为，基于第一电平状态的所述使能信号导通；

第六N型晶体管，控制端和第一端连接所述第四使能晶体管的第二端，第二端接地；

第五N型晶体管，控制端连接所述第六N型晶体管的控制端，第一端连接所述第四N型晶体管的第一端，第二端接地。

16.根据权利要求7所述的电压产生电路，其特征在于，所述启动电路，包括：

分压电阻，第一端用于接收所述电源电压；

第四使能晶体管，控制端用于接收所述使能信号，第一端连接所述分压电阻的第二端，所述第四使能晶体管被配置为，基于第一电平状态的所述使能信号导通；

第六N型晶体管，控制端和第一端连接所述第四使能晶体管的第二端，第二端接地；

第七N型晶体管，控制端连接所述第六N型晶体管的控制端，第一端连接所述第一开关晶体管的控制端，第二端接地；

第五N型晶体管，控制端连接所述第三N型晶体管的第一端，第一端连接所述第六N型晶体管的控制端，第二端接地。

17.一种存储器，其特征在于，包括权利要求1~16任一项所述的电压产生电路。