CN115633521B - 显示基板和显示装置 - Google Patents

Abstract

提供一种显示基板和显示装置。显示基板包括驱动晶体管和存储电容，存储电容包括第一极板和第二极板，第二极板与驱动晶体管的沟道同层设置，第二极板比第一极板更靠近衬底基板，第二极板在衬底基板上的正投影与像素开口在衬底基板上的正投影交叠，显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，其中，W为驱动晶体管的沟道的宽度，L为驱动晶体管的沟道的长度，S2为第二极板和第一极板的正对面积，M1为显示基板的像素开口的个数，M2为显示基板的面积，以提高存储电容的极板的正对面积，提高电容量，提高电容的保持能力，并且利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

Description

显示基板和显示装置

技术领域

本公开的实施例涉及一种显示基板和显示装置。

背景技术

随着科技的飞速发展，显示媒介成为人们生活的重要组成部分。有机发光二极管显示器（organic light-emitting diode，OLED）显示媒介由于其自发光性使其拥有卓越的颜色和画质。

发明内容

本公开的实施例提供一种显示基板和显示装置，以改善显示品质和/或降低功耗。

本公开的实施例提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述第二极板在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

例如，所述存储电容还包括第三极板，所述第三极板和所述第二极板彼此相连，所述第三极板和所述第二极板分设在所述第一极板的两侧。

例如，所述第二极板包括第一板状部，所述第一板状部与所述驱动晶体管的沟道为一体结构。

例如，所述第二极板还包括第二板状部，所述第一板状部和所述第二板状部彼此隔开，所述第一板状部的面积大于所述第二板状部的面积，或所述第一板状部和所述第二板状部均与所述驱动晶体管的沟道相连。

例如，所述驱动晶体管的沟道为半导体材料，所述第二极板的材料为与所述驱动晶体管的沟道相同的半导体材料经掺杂而得的导体。

例如，所述驱动晶体管的沟道沿第一方向延伸，所述像素开口具有沿所述第一方向延伸的中轴线，所述像素开口沿第二方向的最大尺寸为W0，所述第一方向与所述第二方向相交，所述驱动晶体管的沟道到所述中轴线的距离为D1，2*D1/W0的取值范围为[0.2，0.4]或[0.6，0.8]。

例如，显示基板还包括位于所述存储电容的一侧的多条信号线，所述信号线沿所述第二方向延伸，所述多条信号线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，其中，所述像素开口沿所述第一方向的尺寸为H0，所述多条信号线的距离最远的边缘在所述第一方向上的距离为Hs，L/(H0-Hs)的取值范围为[0.16，0.61]。

例如，显示基板还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，所述多条信号线包括所述第一栅线、所述第二栅线、以及所述第一初始化线。

例如，所述像素开口的面积为S0，所述第二极板和所述第一极板的正对面积与所述驱动晶体管的沟道的面积之和为Ss，Ss和S0的关系满足：Ss=A*S0+B，A的取值范围为[0.42，0.82]，B的取值范围为[-2700，-3100]。

例如，所述像素开口在所述衬底基板上的正投影与所述第三极板在所述衬底基板上的正投影交叠，所述第三极板包括沿第一方向延伸的第一边缘和沿所述第一方向延伸的第二边缘，所述像素开口包括沿所述第一方向延伸的第一边缘和沿所述第一方向延伸的第二边缘，所述第三极板的第一边缘比所述第三极板的第二边缘更靠近所述像素开口的第一边缘，所述第三极板的第二边缘比所述第三极板的第一边缘更靠近所述像素开口的第二边缘，所述子像素满足如下公式：△U=|U02-U01|，U01为在第一视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，U02为在第二视角下的色度坐标点与在所述0度视角下的色度坐标点的坐标距离，△U为U02和U01的差值的绝对值，所述在0度视角下的色度坐标点为在所述显示基板的中心所在的法线处的色度坐标点，所述第一视角和所述第二视角分设在所述法线的相对的两侧且与所述法线的夹角的数值相等，且△U≤0.0020。

例如，显示基板还包括第一电源线，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述第一电源连接线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第三极板和所述第一极板的正对面积为Sc1，所述第三极板在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影的交叠面积为Sc2，Sc2/Sc1≥0.9；所述第一电源连接线的宽度为W1，所述第一电源连接线与所述像素开口的交叠宽度为W2，W2/W1≥0.9。

例如，所述像素开口沿所述第二方向的最大尺寸为W0，2×W2/W0的取值范围为[0.71，0.99]，且跨压Uc/尺寸Lg的取值范围为[0.32，0.74]，所述跨压Uc为所述发光元件的跨压，所述跨压Uc的单位为伏特，所述尺寸Lg为所述显示基板的对角线的长度，所述尺寸Lg的单位为英寸。

例如，所述像素开口具有沿所述第一方向延伸的中轴线，所述第一电源连接线到所述中轴线的最小距离为Xd1，所述第三极板到所述中轴线的最小距离为Xd2，Xd1/Xd2的取值范围为[0.9，1.1]。

例如，显示基板还包括位于所述存储电容一侧的多条信号线，所述多条信号线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述多条信号线沿第一方向排列，所述信号线沿第二方向延伸，其中，所述第一方向与所述第二方向相交，所述第三极板和与其最靠近所述信号线的距离为Xd3，所述信号线的线宽为Xd4，Xd3/Xd4的取值范围为[0.9，1.1]。

例如，显示基板还包括第一电源线，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述像素开口具有沿所述第一方向延伸的中轴线，所述第一电源连接线到所述中轴线的最小距离为Xd1，所述第一电源连接线到所述第三极板之间的最小距离为Xd0，DP=|Xd1-Xd0|/2，所述像素开口沿所述第二方向的最大尺寸为W0，DP/W0的取值范围为[0.01，0.19]。

例如，显示基板还包括第一信号线，所述第一信号线沿第一方向延伸，所述子像素包括在所述第二方向上相邻的第一子像素和第二子像素，所述第一信号线被配置为向所述第一子像素的所述像素电路提供数据信号，所述第一子像素的像素开口和所述第二子像素的像素开口间隔设置，所述第一信号线位于所述第一子像素的像素开口和所述第二子像素的像素开口之间。

例如，所述第一子像素的像素开口和所述第二子像素的像素开口与所述第一信号线之间的最小距离分别为Xa1和Xa2，Xa1/Xa2的取值范围为[0.8，1.2]。

例如，显示基板还包括第二信号线，所述第二信号线沿所述第一方向延伸，所述第一信号线和所述第二信号线位于同一个所述第三极板的相对的两侧，所述第二信号线在所述衬底基板上的正投影与所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

例如，所述第三极板和所述第二信号线之间的间距为Xa3，所述第三极板和所述第一信号线之间的间距为Xa4，Xa3/Xa4的取值范围为[0.8，1.2]。

例如，显示基板还包括第三信号线，所述第三信号线沿所述第一方向延伸，所述第三信号线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影交叠，所述第一子像素的第三极板和所述第三信号线之间的最小距离为Xa5，所述第三信号线到所述第一信号线之间的最小距离为Xa6，Xa5/Xa6的取值范围为[0.8，1.2]。

例如，所述第一信号线包括数据线，所述第二信号线和所述第三信号线中至少之一包括第一电源连接线。

例如，显示基板还包括数据线和第一电源线，所述数据线被配置为向所述像素电路提供数据电压，所述数据线沿第一方向延伸，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿所述第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述子像素包括在所述第二方向上相邻的第一子像素和第二子像素，所述第一电源连接线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影交叠，并且与所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

例如，两条数据线分设在所述第一电源连接线的两侧，所述两条数据线在所述衬底基板上的正投影分别与所述第一子像素的像素开口和所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

例如，两条数据线分设在所述第一电源连接线的两侧，所述两条数据线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影不交叠，并且与所述第二子像素的像素开口在所述衬底基板上的正投影不交叠。

例如，显示基板还包括第一电源线，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述第一电源连接线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述像素开口沿所述第二方向的最大尺寸为W0，所述子像素包括在所述第二方向上相邻的第一子像素和第二子像素，两条第一电源连接线之一在所述第二方向上的尺寸为Xb1，两条第一电源连接线之另一在所述第二方向上的尺寸为Xb2，(Xb1+Xb2)/W0的取值范围为[0.08，0.48]。

例如，显示基板还包括驱动电路，所述驱动电路位于所述显示基板的一侧，远离所述驱动电路的子像素具有第一亮度L1；靠近所述驱动电路的子像素具有第二亮度L2，并且|L1-L2|的取值范围为[1，9]。

例如，显示基板还包括两个驱动电路，所述两个驱动电路分别位于所述显示基板的显示区的相对的两侧，在所述显示基板的中轴线处的子像素具有第三亮度L3，靠近所述两个驱动电路之一的子像素具有第四亮度L4，所述显示基板的中轴线的延伸方向与所述驱动电路的延伸方向相同，并且，|L3-L4|的取值范围为[1，9]。

例如，在第一方向上相邻的两个像素开口之间设置第一限定部，在第二方向上相邻的两个像素开口之间设置第二限定部，所述第一方向与所述第二方向相交；所述第一限定部的厚度为H1，所述第二限定部的厚度为H2，H1≠H2。

例如，H1小于H2。

例如，显示基板还包括绝缘层、阻挡坝和封装层，其中，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，所述封装层被配置为封装所述发光元件，所述封装层包括无机封装薄膜和有机封装薄膜的叠层，所述封装层的外侧设有封装胶，所述绝缘层包括平坦化层，所述平坦化层包括第一平坦部和第二平坦部，所述第一平坦部和所述第二平坦部之间设有凹槽，所述阻挡坝位于所述显示基板的显示区的外围，所述阻挡坝在所述衬底基板上的正投影覆盖所述凹槽在所述衬底基板上的正投影。

例如，显示基板还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，所述显示基板在靠近其边缘处设有虚设子像素，所述虚设子像素具有虚设驱动晶体管和第一虚设复位晶体管，所述第一虚设复位晶体管和所述虚设驱动晶体管的栅极相连，所述第一虚设复位晶体管与所述第一初始化线断开。

例如，显示基板还包括虚设数据线，所述虚设数据线沿第一方向延伸，所述虚设数据线与所述数据线彼此绝缘，所述虚设子像素包括在第二方向上相邻的至少两个虚设子像素，所述至少两个虚设子像素的虚设数据线彼此相连。

例如，所述虚设数据线与恒定电压端相连以被配置为提供恒定的电压。

例如，所述至少两个虚设子像素包括第一虚设子像素、第二虚设子像素、以及第三虚设子像素，所述第一虚设子像素、所述第二虚设子像素、以及所述第三虚设子像素的三条虚设数据线彼此相连。

例如，显示基板还包括第一电源线，所述像素电路还包括发光控制晶体管，所述发光控制晶体管的第一极与所述第一电源线相连，所述发光控制晶体管的第二极与所述驱动晶体管的第二极相连，所述虚设子像素还包括虚设发光控制晶体管，所述虚设发光控制晶体管的第一极与所述第一电源线断开，所述虚设发光控制晶体管的第二极与所述虚设驱动晶体管的第二极相连。

例如，显示基板还包括像素限定层，所述像素限定层包括限定部，所述像素开口由所述限定部限定，所述发光元件包括第一电极和发光功能层，所述像素限定层被配置为暴露所述第一电极的至少一部分，所述发光功能层覆盖所述限定部的侧壁。

例如，所述发光元件还包括第二电极，所述发光功能层位于所述第一电极和所述第二电极之间，所述第二电极与所述限定部的顶壁接触。

例如，显示基板还包括绝缘层，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，所述限定部包括第一限定部和第二限定部，所述第一限定部的厚度小于所述第二限定部的厚度，所述过孔在所述衬底基板上的正投影与所述第一限定部在所述衬底基板上的正投影交叠。

例如，显示基板还包括虚设像素限定层，所述虚设像素限定层包括多个虚设限定部，所述虚设限定部的延伸方向与所述第二限定部的延伸方向相同，两个相邻虚设限定部之间的间距大于两个相邻第二限定部之间的间距。

例如，两个相邻虚设限定部之间的间距为两个相邻第二限定部之间的间距的2-20倍。

例如，显示基板还包括第二复位晶体管、第二初始化线和初始化总线，其中，所述初始化总线设在所述显示基板的显示区的外侧，所述第二复位晶体管的第一极通过所述第二初始化线与与所述初始化总线相连，所述第二复位晶体管的第二极通过所述驱动晶体管与所述发光元件相连，所述第二复位晶体管与一行子像素相连，对于同一行子像素，所述第二复位晶体管的数量小于所述子像素的数量。

例如，显示基板还包括发光控制晶体管、第一电源线和第一电源总线，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线和所述第一电源总线相连，所述发光控制晶体管的第一极与所述第一电源线相连，所述发光控制晶体管的第二极与所述驱动晶体管的第二极相连，一行子像素的发光控制晶体管的数量小于该行子像素的数量。

例如，一行子像素的发光控制晶体管的数量大于第二复位晶体管的数量。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件；所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积，Uc为所述发光元件的跨压，P为所述子像素的功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，在第一方向上相邻的两个像素开口之间设置第一限定部，在第二方向上相邻的两个像素开口之间设置第二限定部，所述第一方向与所述第二方向相交；所述第一限定部的厚度为H1，所述第二限定部的厚度为H2，H1≠H2；所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述显示基板还包括绝缘层、阻挡坝和封装层，其中，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，所述封装层被配置为封装所述发光元件，所述封装层包括无机封装薄膜和有机封装薄膜的叠层，所述封装层的外侧设有封装胶，所述绝缘层包括平坦化层，所述平坦化层包括第一平坦部和第二平坦部，所述第一平坦部和所述第二平坦部之间设有凹槽，所述阻挡坝位于所述显示基板的显示区的外围，所述阻挡坝在所述衬底基板上的正投影覆盖所述凹槽在所述衬底基板上的正投影；所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述显示基板还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，所述显示基板在靠近其边缘处设有虚设子像素，所述虚设子像素具有虚设驱动晶体管和第一虚设复位晶体管，所述第一虚设复位晶体管和所述虚设驱动晶体管的栅极相连，所述第一虚设复位晶体管与所述第一初始化线断开；所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；所述子像素包括：像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述显示基板还包括像素限定层，其中，所述像素限定层包括限定部，所述像素开口由所述限定部限定，所述发光元件包括第一电极和发光功能层，所述像素限定层被配置为暴露所述第一电极的至少一部分，所述发光功能层覆盖所述限定部的侧壁，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

例如，满足P=k0*(W/L)*Uc的上述任一显示基板，还可满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，其中，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

本公开的实施例还提供一种显示装置，包括上述任一显示基板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为一种显示基板的像素排布的示意图。

图2为本公开的实施例提供的一种显示基板中的像素电路驱动发光元件发光的示意图。

图3为本公开的另一实施例提供的一种显示基板的电路示意图。

图4为本公开的另一实施例提供的一种显示基板的电路示意图。

图5为本公开一实施例提供的一种显示基板的布局图。

图6为图5的沿线A1-A2的剖视图。

图7A至图7G为图5中的显示基板的单层的平面图。

图8A至图8E为图5中的显示基板的部分叠层的平面图。

图8F为图5的显示基板中的驱动晶体管的沟道的宽度和长度的示意图。

图9为本公开一实施例提供的一种显示基板的布局图。

图10为本公开另一实施例提供的一种显示基板的布局图。

图11为本公开另一实施例提供的一种显示基板的布局图。

图12为本公开另一实施例提供的一种显示基板的布局图。

图13为本公开另一实施例提供的一种显示基板的布局图。

图14为本公开另一实施例提供的一种显示基板的布局图。

图15为图14中的部分膜层的叠层图。

图16为本公开另一实施例提供的一种显示基板的布局图。

图17为图16中的部分膜层的叠层图。

图18为本公开一实施例提供的一种显示基板的部分膜层的叠层图。

图19为本公开一实施例提供的一种显示基板的部分膜层的叠层图。

图20为本公开一实施例提供的一种显示基板的部分膜层的叠层图。

图21为本公开的实施例提供的一种显示基板的中心点像素的示意图。

图22为图21的沿线B1-B2的截面图。

图23为显示基板的两个不同视角下的色度坐标点的坐标距离的示意图。

图24是本公开一实施例提供的一种显示基板的布局图。

图25是本公开一实施例提供的一种显示基板的平面图。

图26是本公开一实施例提供的一种显示基板的平面图。

图27是本公开一实施例提供的一种显示基板的平面图。

图28是本公开一实施例提供的一种显示基板的平面图。

图29为本公开一实施例提供的一种显示基板的布局图。

图30为本公开一实施例提供的一种显示基板的示意图。

图31为本公开一实施例提供的一种显示基板的示意图。

图32为本公开一实施例提供的一种显示基板的示意图。

图33A为本公开的实施例提供的一种显示基板中的像素限定层的平面图。

图33B为本公开的实施例提供的一种显示基板中的像素限定层的平面图。

图34为本公开一实施例提供的一种显示基板的示意图。

图35是本公开一实施例提供的一种显示基板的电镜图。

图36是本公开一实施例提供的一种显示基板的示意图。

图37是本公开一实施例提供的一种显示基板的示意图。

图38是本公开一实施例提供的一种显示基板中的虚设子像素的电路示意图。

图39为本公开一实施例提供的一种显示基板中的虚设像素电路的布局图。

图40为本公开一实施例提供的一种显示基板的示意图。

图41A为本公开一实施例提供的一种显示基板的示意图。

图41B为本公开另一实施例提供的一种显示基板的示意图。

图42为本公开一实施例提供的一种显示基板的示意图。

图43为本公开一实施例提供的一种显示基板的示意图。

图44为本公开一实施例提供的一种显示基板的电路图。

图45为本公开一实施例提供的一种显示基板的示意图。

图46为本公开一实施例提供的一种显示基板的亮度测试的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

通常的有机发光二极管显示器中，有机发光层需要蒸镀工艺来完成，工艺条件要求苛刻且难以实现大面积化。

采用喷墨打印方式制作OLED发光材料层是实现低成本OLED生产的最佳方式，并使OLED显示器能参与中高端市场竞争。喷墨打印方式是一个高效的过程，喷墨打印方式与蒸镀方式相比，材料浪费更少，并且喷墨打印方式非常快速。

喷墨打印形成有机发光二极管的发光功能层时，主要是使用溶剂将有机材料溶解形成溶液（墨水），然后将溶液（墨水）直接喷印在衬底基板的表面形成例如红（R）、绿（G）、蓝（B）等子像素的发光功能层。喷墨打印OLED技术在制作工艺、良率和成本等方面相比蒸镀技术优势明显。例如，发光功能层包括多个膜层，例如包括发光层（发光材料层），发光功能层还可以包括空穴注入层、空穴传输层、电子传输层、电子注入层等至少之一。有机发光功能层可根据需要进行选择。发光功能层中的至少一个膜层可采用喷墨打印工艺制作。

由于聚合物分子量较大，主要采用溶液加工成膜，如旋涂或打印，而喷墨打印技术是制备发光聚合物溶液的最佳方法。最近几年，人们为提高显示屏的像素分辨率、薄膜均匀性和延长寿命等做出了大量的努力，喷墨打印形成光电材料的研究越来越活跃。例如，显示屏的空穴传输层、空穴注入层、发光层等膜层，都可使用喷墨打印技术制备，为采用全打印方式制作显示屏打下基础。

采用喷墨打印工艺制作发光功能层中的膜层时，对发光功能层的平坦度的要求较高。每个子像素中的发光功能层越平坦，越能减轻或避免色偏，显示基板的显示效果越好。为了获得平坦的发光功能层，可以通过调整显示基板的结构来实现。本公开的实施例提供的显示基板，可以解决整体显示基板45度和60度的左右视角的色偏问题。

图1为一种显示基板的像素排布的示意图。如图1所示，显示基板包括位于衬底基板上的多个子像素100，多个子像素100呈阵列排布。如图1所示，多个子像素100沿第一方向Y和第二方向X呈阵列排布。本公开的实施例以图1所示的呈阵列排布的多个子像素100为例进行说明，但多个子像素100的排布方式不限于图1所示。

如图1所示，显示基板包括多个像素PX，每个像素PX包括多个子像素100。如图1所示，多个子像素100包括第一子像素101、第二子像素102、以及第三子像素103。如图1所示，每个像素PX包括一个第一子像素101、一个第二子像素102、以及一个第三子像素103。第一子像素101、第二子像素102、以及第三子像素103的发光颜色各不相同，同一列子像素为发同一颜色光的子像素，同一行子像素中，多个像素PX依次排布。本公开的实施例以第一方向Y为列方向，第二方向X为行方向为例进行说明。在其他的实施例中，第一方向Y可以为行方向，而第二方向X为列方向。

本公开的实施例以第一子像素101为红色子像素，第二子像素102为绿色子像素，第三子像素103为蓝色子像素为例进行说明。

如图1所示，衬底基板BS包括显示区R01和位于显示区R01的至少一侧的周边区R02。图1以周边区R02围绕显示区R01为例进行说明。

图2为本公开的实施例提供的一种显示基板中的像素电路驱动发光元件发光的示意图。图3为本公开的另一实施例提供的一种显示基板的电路示意图。图4为本公开的另一实施例提供的一种显示基板的电路示意图。

如图2至图4所示，每个子像素100包括像素电路100a和发光元件100b，像素电路100a与发光元件100b电连接，像素电路100a被配置为驱动发光元件100b。例如，像素电路100a被配置为驱动发光元件100b发光。发光元件100b包括发光区。图1所示的像素排布是指子像素100中的发光元件100b的发光区的设置位置。

图2和图3包括一个子像素中的像素电路和发光元件。图4示出了三个子像素。图4中的三个子像素位于一行。

例如，如图2至图4所示，在子像素100中，像素电路100a包括数据写入晶体管T1、复位晶体管T2、驱动晶体管T3、以及存储电容Cst，发光元件100b与驱动晶体管T3相连。复位晶体管T2被配置为对驱动晶体管T3的栅极T3g进行复位。如图2至图4所示，存储电容Cst包括第一端C1和第二端C2。

例如，如图2至图4所示，显示基板包括栅线G1、栅线G2、数据线DT、第一电源线PL1、第二电源线PL2、初始化线INT1等。栅线G2也可称作复位控制信号线。例如，第一电源线PL1被配置为向子像素100提供恒定的第一电压信号VDD、第二电源线PL2被配置为向子像素100提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。栅线G1被配置为向子像素100提供扫描信号SCAN、栅线G2被配置为向子像素100提供复位控制信号RESET1，数据线DT被配置为向子像素100提供数据信号（数据电压）DATA。初始化线INT1被配置为向子像素100提供初始化信号Vinit1。

如图2至图4所示，驱动晶体管T3与发光元件100b电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件100b发光。

例如，发光元件100b包括有机发光二极管（OLED），发光元件100b在其对应的像素电路100a的驱动下发出红光、绿光、蓝光，或者白光等。

例如，如图2至图4所示，发光元件100b的第一电极E1与驱动晶体管T3的第一极T3a相连，发光元件100b的第二电极E2与第二电源线PL2相连，驱动晶体管T3的第二极T3b与第一电源线PL1相连，驱动晶体管T3的栅极T3g与数据写入晶体管T1的第二极T1b相连，数据写入晶体管T1的第一极T1a与数据线DT相连，数据写入晶体管T1的栅极T1g与栅线G1相连。

例如，如图2至图4所示，驱动晶体管T3的栅极T3g与存储电容Cst的第一端C1相连，存储电容Cst的第二端C2与驱动晶体管T3的第一极T3a相连。存储电容Cst的第一端C1还与数据写入晶体管T1的第二极T1b相连。

例如，如图2至图4所示，复位晶体管T2的第一极T2a与初始化线INT1相连，复位晶体管T2的第二极T2b与驱动晶体管T3的栅极T3g相连，复位晶体管T2的栅极T2g与栅线G2相连。存储电容Cst的第一端C1还与复位晶体管T2的第二极T2b相连。

例如，如图2至图4所示，驱动晶体管T3的栅极T3g、存储电容Cst的第一端C1、数据写入晶体管T1的第二极T1b、以及复位晶体管T2的第二极T2b彼此相连，均连接至节点N1，为同一电位。

例如，如图2至图4所示，存储电容Cst的第二端C2、发光元件100b的第一电极E1、以及驱动晶体管T3的第一极T3a彼此相连，均连接至节点N2，为同一电位。

例如，如图3和图4所示，显示基板还包括复位晶体管T4，复位晶体管T4被配置为对发光元件100b的第一电极E1进行复位。

例如，如图3和图4所示，显示基板还包括栅线G4，栅线G4也可称作复位控制信号线。栅线G4被配置为向复位晶体管T4提供复位控制信号RESET2。

例如，如图3和图4所示，显示基板还包括初始化线INT2，初始化线INT2被配置为向复位晶体管T4提供初始化信号Vinit2。

例如，如图3和图4所示，复位晶体管T4的第一极T4a与初始化线INT2相连，复位晶体管T4的第二极T4b与发光元件100b的第一电极E1相连，复位晶体管T4的栅极T4g与栅线G4相连。

例如，如图3和图4所示，复位晶体管T4的第二极T4b通过驱动晶体管T3与发光元件100b的第一电极E1相连，驱动晶体管T3的第一极T3a与发光元件100b的第一电极E1相连，驱动晶体管T3的第二极T3b与复位晶体管T4的第二极T4b相连。

例如，初始化信号Vinit1和初始化信号Vinit2为恒定的电压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此，例如，初始化信号Vinit1和初始化信号Vinit2可均小于或等于第二电压信号VSS。

例如，在本公开的一些实施例中，初始化线INT1和初始化线INT2相连，均被配置为提供同一初始化信号，即，初始化信号Vinit1和初始化信号Vinit2相等，但不限于此。在另一些实施例中，初始化线INT1和初始化线INT2彼此绝缘以提供不同的初始化信号。

例如，如图2所示，驱动晶体管T3的第二极T3b与第一电源线PL1直接相连。如图3和图4所示，显示基板还包括栅线G5和发光控制晶体管T5，栅线G5被配置为向发光控制晶体管T5提供发光控制信号EM，驱动晶体管T3的第二极T3b通过发光控制晶体管T5连接至第一电源线PL1。

例如，如图3和图4所示，发光控制晶体管T5的第一极T5a与第一电源线PL1相连，发光控制晶体管T5的第二极T5b与驱动晶体管T3的第二极T3b相连，发光控制晶体管T5的栅极T5g与栅线G5相连。

例如，如图3和图4所示，发光控制晶体管T5的第二极T5b、复位晶体管T4的第二极T4b、以及驱动晶体管T3的第二极T3b彼此相连，均连接至节点N3，为同一电位。

例如，如图4所示，多个子像素100包括第一子像素101、第二子像素102、以及第三子像素103。例如，第一子像素101、第二子像素102、以及第三子像素103沿第二方向X依次排列。当然，一个像素内的子像素也可以采用其他的排布方式。

例如，如图4所示，驱动晶体管T3为双栅晶体管，包括子晶体管T31和子晶体管T32。如图4所示，子晶体管T31和子晶体管T32串联。图4以驱动晶体管T3为双栅晶体管为例进行说明，在其他的实施例中，除了驱动晶体管T3外，其他晶体管也可以设置为双栅晶体管。即，像素电路中的每个晶体管可根据需要设置为单栅晶体管，也可以根据需要设置为双栅晶体管。

例如，如图3和图4所示，显示基板包括复位信号传输线INI，复位晶体管T4的第二极T4b通过复位信号传输线INI与驱动晶体管的第二极T3b（节点N3）相连。

图5为本公开一实施例提供的一种显示基板的布局图。图6为图5的沿线A1-A2的剖视图。图7A至图7G为图5中的显示基板的单层的平面图。图8A至图8E为图5中的显示基板的部分叠层的平面图。图8F为图5的显示基板中的驱动晶体管的沟道的宽度和长度的示意图。

例如，如图6所示，显示基板包括衬底基板BS、位于衬底基板BS上的阻隔层BR、以及缓冲层BF。如图6所示，在缓冲层BF上设置有源层LY0、位于有源层LY0上的栅绝缘层GI，第一导电图案层LY1位于栅绝缘层GI上，层间绝缘层ILD位于第一导电图案层LY1上，第二导电图案层LY2位于层间绝缘层ILD上，绝缘层ISL位于第二导电图案层LY2上，第一电极层LY3位于绝缘层ISL上。图5和图6示出了存储电容Cst的第一端C1和第二端C2。第一端C1包括第一极板Ca（如图7B所示），第二端C2包括第二极板Cb（如图7A所示）和第三极板Cc（如图7D所示）。

例如，如图6所示，第一导电图案层LY1比第二导电图案层LY2更靠近衬底基板BS。

例如，如图5和图6所示，根据本公开的实施例提供的一种显示基板，显示基板包括：衬底基板BS和设置在衬底基板BS上的子像素100。子像素100可以设置为多个。

例如，如图5和图6所示，显示基板还包括像素限定层PDL，子像素100包括像素开口P0，像素开口P0被配置为暴露第一电极E1的至少一部分，像素开口P0被配置为限定子像素100的发光区。例如，如图6所示，像素限定层PDL的限定像素开口P0的部分的坡度角为40-65度。

例如，如图5和图6所示，子像素100包括：像素电路100a和发光元件100b，像素电路100a包括存储电容Cst，第二极板Cb比第一极板Ca更靠近衬底基板BS，第一极板Ca比第三极板Cc更靠近衬底基板BS；发光元件100b包括第一电极E1、第二电极E2以及位于第一电极E1和第二电极E2之间的发光功能层FL，像素电路100a被配置为驱动发光元件100b。

图6以发光功能层FL的各个膜层均采用喷墨打印方式形成为例，即，发光功能层FL的各个膜层均设置在像素开口P0中。然而，在其他的实施中，也可以发光功能层FL中的部分膜层采用喷墨打印方式形成，发光功能层FL中的部分膜层采用蒸镀方式形成，采用蒸镀方式形成的膜层可以为共通层，该情况的一个实施例可以参考图45。

在本公开的实施例的一些附图中，平面图示出了第一方向Y和第二方向X，截面图示出了第三方向Z。第一方向Y和第二方向X均为平行于衬底基板BS的主表面的方向。第三方向Z为垂直于衬底基板BS的主表面的方向。例如，第一方向Y和第二方向X相交。本公开的实施例以第一方向Y和第二方向X垂直为例进行说明。如图6所示，衬底基板BS的主表面为衬底基板BS的用于制作各个元件的表面。如图6所示，衬底基板BS的上表面为衬底基板BS的主表面。

例如，如图5、图7B、以及图7D所示，第一电源线PL1包括沿第二方向X延伸的第一电源信号线PL11和沿第一方向Y延伸的第一电源连接线PL12，第一电源信号线PL11和第一电源连接线PL12相连。

例如，如图5、图7B、以及图7D所示，数据线DT沿第一方向Y延伸，数据线DT分段形成，数据线DT包括第一部分DTa、第二部分DTb和第三部分DTc，第一部分DTa和第三部分DTc通过第二部分DTb相连，第一部分DTa和第三部分DTc位于第一导电图案层LY1，第二部分DTb位于第二导电图案层LY2。

在本公开的实施例中，位于第二导电图案层LY2中的元件可以与位于第一导电图案层LY1中的元件、位于有源层LY0中的元件通过过孔相连，位于第一导电图案层LY1中的元件和位于有源层LY0中的元件可以通过位于第二导电图案层LY2中的元件相连。

例如，过孔贯穿的绝缘层可依据通过该过孔连接的两个导电图案层之间的绝缘层的情况来定。

如图5、图7B、以及图7D所示，根据本公开的一些实施例提供的显示基板，采用有源层LY0、第一导电图案层LY1和第二导电图案层LY2来形成像素电路100a，以简化制作工艺，并降低显示基板的厚度。初始化线INT1和/或第一电源线PL1可称作导电结构40，导电结构40包括信号传输线411和信号连接线412，导电结构40被配置为向子像素100提供电压信号，信号传输线411沿第二方向X延伸，信号连接线412沿第一方向Y延伸，信号连接线412与信号传输线411电连接。

如图5所示，导电结构40包括导电结构400和导电结构401。如图5所示，第一电源线PL1可称作导电结构400，初始化线INT1可称作导电结构401。

例如，如图5所示，导电结构40采用网状结构，分别包括沿第一方向Y延伸的部分（即信号连接线412）和沿第二方向X延伸的部分（即信号传输线411）。

例如，如图5、图7B、以及图7D所示，因采用两个导电图案层来形成像素电路100a的第一电源线PL1。如图5、图7B、以及图7D所示，第一电源线PL1沿第一方向Y延伸的部分均分段形成。如图5和图7D所示，第一电源线PL1沿第二方向X延伸的部分均位于第二导电图案层LY2。

例如，如图5、图7B、以及图7D所示，信号连接线412包括第一部分412a、第二部分412b和第三部分412c，第一部分412a和第三部分412c通过第二部分412b相连，第一部分412a和第三部分412c位于第一导电图案层LY1，第二部分412b位于第二导电图案层LY2。信号连接线412包括第一电源连接线PL12。

例如，如图5所示，第一电源连接线PL12的第一部分PLa和第二部分PLb通过过孔Va相连，第一电源连接线PL12的第二部分PLb和第三部分PLc通过过孔Vb相连。

例如，如图5所示，第一电源信号线PL11和第一电源连接线PL12通过过孔V0相连。

例如，如图5所示，数据线DT的第一部分DTa和第二部分DTb通过过孔Vc相连，数据线DT的第二部分DTb和第三部分DTc通过过孔Vd相连。

图7A示出了有源层LY0。有源层LY0包括多晶硅，但不限于此。

图7B示出了第一导电图案层LY1。如图7B所示，第一导电图案层LY1包括第一端C1（第一极板Ca）、连接电极CEa、连接电极CEb、连接电极CEc、连接电极CEd、连接电极CEe、数据线DT的第一部分DTa、数据线DT的第三部分DTc、第一电源连接线PL12的第一部分PLa、以及第一电源连接线PL12的第三部分PLc。

图7C示出了层间绝缘层ILD，以层间绝缘层ILD中的过孔示出。图7C示出了过孔V1至V13、过孔Va至Vd、以及过孔V0。

图7D示出了第二导电图案层LY2。如图7D所示，第二导电图案层LY2包括第二端C2的第三极板Cc、连接电极CEf、栅线G1、栅线G2、栅线G5、复位信号传输线INI、初始化信号线INT11、以及第一电源信号线PL11。

图7E示出了绝缘层ISL，以绝缘层ISL中的过孔示出。图7E示出了过孔VH。

图7F示出了发光元件的第一电极层LY3。图7F示出了第一电极E1。

图7G示出了像素限定层PDL，以像素限定层PDL中的像素开口P0示出。像素开口P0对应子像素的有效发光区。显示基板采用喷墨打印工艺制作发光功能层FL中的至少一个膜层时，喷墨打印制作的膜层位于像素限定层PDL的像素开口P0中。

参考图5至图8E，第一电源信号线PL11和第一电源连接线PL12通过过孔V0相连。

参考图5至图8E，连接电极CEa通过过孔V9与栅线G5相连，连接电极CEa作为发光控制晶体管T5的栅极。

参考图5至图8E，连接电极CEb的一端通过过孔V11与第一电源线PL1（第一电源信号线PL11）相连，连接电极CEb的另一端通过过孔V10与发光控制晶体管T5的第一极T5a相连。

参考图5至图8E，连接电极CEc通过过孔V12与栅线G1相连，连接电极CEc作为数据写入晶体管T1的栅极。

参考图5至图8E，数据线DT通过过孔V4与数据写入晶体管T1的第一极T1a相连。

参考图5至图8E，连接电极CEd通过过孔V6与栅线G2相连，连接电极CEd作为复位晶体管T2的栅极。

参考图5至图8E，连接电极CEe的一端通过过孔V7与初始化线INT1（初始化信号线INT11）相连，连接电极CEe的另一端通过过孔V8与复位晶体管T2的第一极T2a相连。

参考图5至图8E，连接电极CEf的一端通过过孔V3与第一端C1（第一极板Ca，驱动晶体管T3的栅极）相连，连接电极CEf的另一端通过过孔V5与数据写入晶体管T1的第一极T1b（也即复位晶体管T2的第二极T2b）相连。

参考图5至图8E，第二端C2的第三极板Cc通过过孔V2与第二端C2的第二极板Cb（也即驱动晶体管T3的第一极T3a）相连。

参考图5至图8E，复位信号传输线INI通过过孔V1与驱动晶体管T3的第一极T3a相连，复位信号传输线INI通过过孔V13与发光控制晶体管T5的第二极T5b相连。

参考图5至图8E，发光控制晶体管T5的第二极T5b与驱动晶体管T3的第二极T3b通过复位信号传输线INI相连。

如图7A所示，第一板状部Cba和第二板状部Cbb还可均与驱动晶体管T3的沟道T3c相连，且第一板状部Cba、第二板状部Cbb、以及驱动晶体管T3的沟道T3c位于同一层。例如，第一板状部Cba、第二板状部Cbb、以及驱动晶体管T3的沟道T3c为一体结构。

本公开的实施例提供的显示基板，通过有源层LY0的图案设计；匹配驱动晶体管的沟道和位于有源层的电容极板的图案设计，优化发光均匀性和功耗平衡关系，改善显示基板的发光均匀性，并降低功耗。

如图7A所示，第一板状部Cba包括第一部分PR1和第二部分PR2，第一部分PR1沿第一方向Y延伸，第二部分PR2沿第二方向X延伸，第一部分PR1和第二板状部Cbb相对设置，且分设在驱动晶体管T3的沟道T3c的在第二方向X上的两侧。图7A用虚线划分出了第一部分PR1、第二部分PR2以及第二板状部Cbb。

例如，参考图5、图7A、图8B和图8E，第二极板Cb与驱动晶体管T3的沟道为一体结构，可由同一薄膜经同一构图工艺形成。驱动晶体管T3的沟道为半导体材料，第二极板Cb为该半导体材料经掺杂而得的导体。

图8B示出了数据写入晶体管T1的沟道T1c、复位晶体管T2的沟道T2c、驱动晶体管T3的沟道T3c、以及发光控制晶体管T5的沟道T5c。

图9为本公开一实施例提供的一种显示基板的布局图。图10为本公开另一实施例提供的一种显示基板的布局图。图11为本公开另一实施例提供的一种显示基板的布局图。

图9示出两个子像素100：第一子像素101和第二子像素102。如图9所示，第一子像素101和第二子像素102相邻并沿第二方向X依次排列。如图9所示，第一子像素101的像素电路的布局和第二子像素102的像素电路的布局镜像设计。如图9所示，第一子像素101的像素电路和第二子像素102的像素电路轴对称，相对于沿第一方向Y延伸的直线呈轴对称。

如图9所示，第一子像素101的像素开口P0（像素开口P01）和第二子像素102的像素开口P0（像素开口P02）均与第一电源线PL1（第一电源连接线PL12）交叠。即，像素开口P01在衬底基板上的正投影与第一电源线PL1（第一电源连接线PL12）在衬底基板上的正投影交叠，像素开口P02在衬底基板上的正投影与第一电源线PL1（第一电源连接线PL12）在衬底基板上的正投影交叠。第一电源线PL1（第一电源连接线PL12）的位于开口P0的正下方的部分可以起到垫平的作用，进一步提高发光层的平坦度，以减轻色偏，例如减轻左右视角的色偏，以进一步提升显示品质。即，使得存储电容的第三极板Cc在第一方向Y上的中轴线与像素开口P0的沿第一方向Y延伸的中轴线C0更靠近，且像素开口P0的位于第三极板Cc两侧的位置均采用信号线垫平。当然，图9中的相邻子像素不限于第一子像素101和第二子像素102，也可以为其他形式，例如，可以为相邻的第二子像素102和第三子像素103，或者为相邻的第一子像素101和第三子像素103。图9中相邻的两个子像素均与第一电源连接线PL12交叠，本公开的实施例包括但不限于此。例如，在一些实施例中，可以相邻的两个子像素中的一个与第一电源连接线PL12交叠，而相邻的两个子像素中的另一个不与第一电源连接线PL12交叠。

如图10所示，第三极板Cc和第一电源连接线PL12分设在中轴线C0的两侧。图10所示的显示基板中的第一电源线PL1（第一电源连接线PL12）在像素开口的宽度方向（第二方向X）上的占比更大，即，第一电源连接线PL12在像素开口的宽度方向上的垫平尺寸更大，以使得分设在中轴线C0两侧的第三极板Cc和第一电源连接线PL12共同起到垫平作用，以提高发光层的平坦度，减轻色偏，例如减轻左右视角的色偏，以进一步提升显示品质。图10示出了第三子像素103和第一子像素101相邻并沿第二方向X依次排列。

如图10所示，第三子像素103的像素开口P03沿第二方向X的最大尺寸W0不同于第一子像素101的像素开口P01沿第二方向X的最大尺寸W0。相应的，第一电源连接线PL12与第三子像素103的像素开口P03的交叠面积不同于第一电源连接线PL12与第一子像素101的像素开口P01的交叠面积。例如，第一电源连接线PL12和第三子像素103的像素开口P03的交叠面积与第三子像素103的像素开口P03的面积的比值等于或大致等于第一电源连接线PL12和第一子像素101的像素开口P01的交叠面积与第一子像素101的像素开口P01的面积的比值。

如图10所示，第三子像素103的像素开口P03沿第二方向X的最大尺寸W0大于第一子像素101的像素开口P01沿第二方向X的最大尺寸W0。相应的，第一电源连接线PL12与第三子像素103的像素开口P03的交叠面积大于第一电源连接线PL12与第一子像素101的像素开口P01的交叠面积。

如图10所示，第一电源连接线PL12与第三子像素103的像素开口P03的在第二方向X上的交叠尺寸大于第一电源连接线PL12与第一子像素101的像素开口P01在第二方向X上的交叠尺寸。

图10示出了第三子像素103的像素开口P03沿第二方向X的最大尺寸W03和第一子像素101的像素开口P01沿第二方向X的最大尺寸W01。

图11示出两个相邻子像素100的像素开口P0中的一个与第一电源连接线PL12交叠，而两个相邻子像素100的像素开口P0中的另一个与第一电源连接线PL12不交叠。即，第一电源连接线PL12对相邻子像素中的一个起到垫平作用。例如，第一电源连接线PL12对相邻子像素中的至少一个起到垫平作用。

参考图3至图11，本公开的实施例提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100。子像素100包括：像素电路100a以及发光元件100b。像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极T3g相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极T3a相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区。

如图5所示，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠。

参考图5、图8E、图8F、图9至图11，驱动晶体管T3的沟道T3c在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠。在图8E和图8F中，有源层LY0的在虚线十字处的部分为半导体，例如为多晶硅，其余部分为导体，例如为经掺杂的多晶硅。在本公开的实施例中，半导体可以通过掺杂工艺形成导体。例如，掺杂工艺可以在形成第一导电图案层LY1之前进行，但不限于此。

如图5、图6、图7A、图7B、图8A、图8B和图8E、图9至图11所示，第二极板Cb与驱动晶体管T3的沟道T3c（如图7A和图8E所示）同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，第二极板Cb在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠。

例如，显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]。

如图7A、图8E、图8F所示，W为驱动晶体管T3的沟道T3c的宽度，L为驱动晶体管T3的沟道T3c的长度，如图5、图6、图9至图11所示，S2为第二极板Cb和第一极板Ca的正对面积，M1为显示基板的像素开口P0的个数，M2为显示基板的面积。例如，M2为在平面图中，显示基板的总面积。例如，M2为显示区R01的面积和周边区R02的面积之和。

本公开的实施例提供的显示基板，存储电容所在的区域最大化的利用。像素开口的面积越大，存储电容所在的区域的占比越大。相应地，像素开口的面积越小，存储电容所在的区域的占比越小。高分辨率的显示基板，需要最大化的利用存储电容所在的区域。满足上述取值范围的显示基板，即，满足(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]的显示基板，可以提高存储电容的极板的正对面积，提高电容量，提高电容的保持能力，并且利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

当然，在其他的实施例中，也可以不对S2/(W*L)的取值范围做限定，满足(W*L+S2)*M1/M2的取值范围为[0.014，0.133]即可，该情况下，也可以提高存储电容的极板的正对面积，提高电容量，提高电容的保持能力，并且利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

例如，(W*L+S2)*M1/M2的取值范围可为[0.02，0.1]。

进一步例如，(W*L+S2)*M1/M2的取值范围可为[0.02，0.05]。

进一步例如，(W*L+S2)*M1/M2的取值范围可为[0.03，0.05]。

例如，S2/(W*L)的取值范围可为[5，28]。

进一步例如，S2/(W*L)的取值范围可为[6，27.5]。

进一步例如，S2/(W*L)的取值范围可为[7，27.5]。

例如，在一些实施例中，显示基板可为27寸产品，W=1.5-4微米，例如，W可为2.5微米、2.6微米、或2.7微米；L=10-20微米，例如，L可为13微米、14微米、或15微米；M1为像素开口的个数（分辨率相乘，4K）：3840*2160=8294400个；例如，M2的范围为1900平方厘米-2100平方厘米，例如，M2=59.8*33.6=2009.28平方厘米；例如，S2=900-1200平方微米；例如，S2可为1020平方微米、1030平方微米、或1040平方微米。

例如，针对27寸产品，W=2.5微米，L=15微米，M1=8294400个，M2=2009.28平方厘米，S2=1030平方微米，(W*L+S2)*M1/M2的取值为0.04，S2/(W*L)的取值为27.4。在计算时，统一单位，例如，将平方厘米换算成平方微米。

例如，在一些实施例中，显示基板可为65寸产品，W=1.5-4微米，例如，W可为2.5微米、2.6微米、或2.7微米；L=20-30微米，例如，L可为23微米、24微米、或25微米；M1为像素开口的个数（分辨率相乘，8K）：7680*4320=33177600个，M2的范围为11600-11700平方厘米，例如，M2=143.9*80.94=11647.27平方厘米；例如，S2=900-1200平方微米，例如，可为1020平方微米、1030平方微米或1040平方微米。

例如，针对65寸产品，W=2.7微米；L=25微米；M1=7680*4320=33177600个，M2=143.9*80.94=11647.27平方厘米；S2=1200平方微米，(W*L+S2)*M1/M2的取值为0.036，S2/(W*L)的取值为17.7。

例如，在一些实施例中，显示基板可为75寸产品，例如，W=1.5-4微米，例如，W可为2.5微米、2.6微米、或2.7微米；例如，L=35-45微米，例如，L可为39微米、40微米、或41微米；M1为像素开口的个数（分辨率相乘，8K）=7680*4320=33177600个；例如，M2的范围为14400-14500平方厘米，例如，M2=154.96*93.38=14470.16平方厘米；S2=900-1200平方微米，例如，S2可为1020平方微米、1030平方微米、或1040平方微米。

例如，针对75寸产品，W=4微米，L=39微米，M1=33177600个；M2=154.96*93.38=14470.16平方厘米；S2=1200平方微米，(W*L+S2)*M1/M2的取值为0.031，S2/(W*L)的取值为7.69。

例如，参考图5、图6、图7D、图8A和图8D、图9至图11，存储电容Cst还包括第三极板Cc，第三极板Cc和第二极板Cb彼此相连，第三极板Cc和第二极板Cb分设在第一极板Ca的两侧。因设置位于第一极板Ca之下的第二极板Cb和位于第一极板Ca之上的第三极板Cc，利于增大存储电容的电容量，利于提升显示品质。当然，第三极板Cc的设置可综合考虑垫平设计、电容量、第一极板Ca的位置、以及第二极板Cb的位置。

图12为本公开另一实施例提供的一种显示基板的布局图。与图5所示的显示基板相比，在图12所示的显示基板中，连接电极CEb位于有源层LY0，且与发光控制晶体管T5的第一极T5a为一体结构。

图13为本公开另一实施例提供的一种显示基板的布局图。与图5所示的显示基板相比，在图13所示的显示基板中，发光控制晶体管T5的第二极T5b与驱动晶体管T3的第二极T3b直接相连。

图14为本公开另一实施例提供的一种显示基板的布局图。图15为图14中的部分膜层的叠层图。如图14和图15所示，第二极板Cb包括第一板状部Cba，第一板状部Cba与驱动晶体管T3的沟道为一体结构。

例如，图14和图15所示，第二极板Cb还包括第二板状部Cbb，第一板状部Cba和第二板状部Cbb彼此隔开，第一板状部Cba的面积大于第二板状部Cbb的面积。如图14和图15所示，第二板状部Cbb与第一板状部Cba位于同一层，且间隔设置。第一板状部Cba、第二板状部Cbb、以及驱动晶体管T3的沟道位于同一层，均位于有源层LY0中。

如图14和图15所示，第二板状部Cbb通过过孔V22与第三极板Cc相连。

如图15所示，第一板状部Cba包括第一部分PR1和第二部分PR2，第一部分PR1沿第一方向Y延伸，第二部分PR2沿第二方向X延伸，第一部分PR1和第二板状部Cbb相对设置，且分设在驱动晶体管T3的沟道T3c的在第二方向X上的两侧。例如，如图15所示，第一部分PR1和第二部分PR2构成7字型。图15用虚线划分出了第一部分PR1和第二部分PR2。

图16为本公开另一实施例提供的一种显示基板的布局图。图17为图16中的部分膜层的叠层图。如图16和图17所示，驱动晶体管T3采用双栅结构。图17示出了驱动晶体管T3的沟道T3c1和沟道T3c2。

例如，驱动晶体管T3的沟道为半导体材料，第二极板Cb的材料为与驱动晶体管T3的沟道相同的半导体材料经掺杂而得的导体。

如图5、图9至图14、图16所示，像素开口P0具有沿第一方向Y延伸的中轴线C0。像素开口P0相对于中轴线C0轴对称。

参考图9至图11，子像素100的像素开口P0包括第一子像素101的像素开口P01、第二子像素102的像素开口P02、以及第三子像素103的像素开口P03。

参考图9至图11，中轴线C0包括第一子像素101的像素开口P0（像素开口P01）的中轴线C01、第二子像素102的像素开口P0（像素开口P02）的中轴线C02、以及第三子像素103的像素开口P0（像素开口P03）的中轴线C03。

图18为本公开一实施例提供的显示基板的部分膜层的叠层图。例如，如图18所示，驱动晶体管T3的沟道沿第一方向Y延伸，像素开口P0具有沿第一方向Y延伸的中轴线C0，像素开口P0沿第二方向X的最大尺寸（像素开口P0的宽度）为W0，第一方向Y与第二方向X相交，驱动晶体管T3的沟道T3c到中轴线C0的距离为D1，2*D1/W0的取值范围为[0.2，0.4]或[0.6，0.8]。D1的值越大，驱动晶体管T3的占比越小，存储电容的面积越大。2*D1/W0的比值在上述取值范围内，以限定驱动晶体管的沟道或栅极的位置，利于提高存储电容的保持能力，并且利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

例如，对于蓝色子像素，W0=50微米，D1=15.3微米，2*D1/W0的取值为0.6。

例如，对于绿色子像素，W0=28微米，D1=3.25微米，2*D1/W0的取值为0.2。

例如，对于红色子像素，W0=28微米，D1=2.55微米，2*D1/W0的取值为0.2。

以上给出几个示例，W0和D0的取值可根据需要而定，只要满足2*D1/W0的取值范围为[0.2，0.4]或[0.6，0.8]即可。对于蓝色子像素，2*D1/W0的取值范围为[0.6，0.8]，对于绿色子像素和/或红色子像素，2*D1/W0的取值范围为[0.2，0.4]。

图19为本公开一实施例提供的一种显示面基板的部分膜层的叠层图。例如，如图19所示，显示基板还包括位于存储电容Cst的一侧的多条信号线SGL，信号线SGL沿第二方向X延伸，多条信号线SGL在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，像素开口P0沿第一方向Y的尺寸（像素开口P0的高度）为H0，多条信号线SGL的距离最远的边缘在第一方向Y上的距离为Hs，L/(H0-Hs)的取值范围为[0.59，1.19]。沟道T3c的长度L的数值越小，存储电容的面积越大。L/(H0-Hs)的数值在上述取值范围内，以限定驱动晶体管的沟道或栅极的位置，利于获得较大电容量的存储电容。

在一些实施例中，L的值约为10-30μm，H0的值约为50-75μm，Hs的值约为10-25μm，但不限于此。

例如，L=30μm，H0=75μm，Hs=25μm，L/(H0-Hs)的取值为0.6。

例如，如图19所示，显示基板还包括数据线DT、栅线G1、栅线G2、以及初始化线INT1，像素电路100a还包括数据写入晶体管T1和复位晶体管T2，数据写入晶体管T1的第一极与数据线DT相连，驱动晶体管T3的栅极与数据写入晶体管T1的第二极相连，数据写入晶体管T1的栅极与栅线G1相连，复位晶体管T2的第一极与初始化线INT1相连，复位晶体管T2的第二极与驱动晶体管T3的栅极相连，复位晶体管T2的栅极与栅线G2相连，多条信号线SGL包括栅线G1、栅线G2、以及初始化线INT1。当然，在其他的实施例中，多条信号线SGL也可以包括栅线G1、栅线G2、以及初始化线INT1中至少之一，或包括与像素开口P0交叠的其他信号线。

例如，像素开口P0的面积为S0，第二极板Cb和第一极板Ca的正对面积与驱动晶体管T3的沟道T3c的面积之和为Ss，Ss和S0的关系满足：Ss=A*S0+B，A的取值范围为[0.42，0.82]，B的取值范围为[-2700，-3100]。通过上述公式，实现像素开口、存储电容、以及驱动晶体管的设计区域的拟合，利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

例如，在一些实施例中，Ss=179，S0=4524，面积S0和面积Ss的单位均为平方微米。该情况下，A=0.686，B=-2924。

例如，在一些实施例中，Ss=2440，S0=7820，面积S0和面积Ss的单位均为平方微米。该情况下，A=0.686，B=-2924。

例如，在一些实施例中，Ss=370，S0=4802，面积S0和面积Ss的单位均为平方微米。该情况下，A=0.686，B=-2924。

例如，在一些实施例中，Ss=3219，S0=8955，面积S0和面积Ss的单位均为平方微米。该情况下，A=0.686，B=-2924。

图20为本公开一实施例提供的一种显示基板的部分膜层的叠层图。例如，如图5、图9至图11、以及图20所示，像素开口P0在衬底基板BS上的正投影与第三极板Cc在衬底基板BS上的正投影交叠。

例如，如图20所示，第三极板Cc包括沿第一方向Y延伸的第一边缘CL1和沿第一方向Y延伸的第二边缘CL2，像素开口P0包括沿第一方向Y延伸的第一边缘KL1和沿第一方向Y延伸的第二边缘KL2。

例如，如图20所示，第三极板Cc的第一边缘CL1比第三极板Cc的第二边缘CL2更靠近像素开口P0的第一边缘KL1，第三极板Cc的第二边缘CL2比第三极板Cc的第一边缘CL2更靠近像素开口P0的第二边缘KL2，子像素100满足如下公式：

△U=|U02-U01|，

U01为在第一视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，U02为在第二视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，△U为U02和U01的差值的绝对值，在0度视角下的色度坐标点为在显示基板的中心所在的法线处的色度坐标点，第一视角和第二视角分设在法线的相对的两侧且与法线的夹角的数值相等，且△U≤0.0020。

例如，如图20所示，子像素100满足如下公式：

△U=|U02-U01|≤k×|Xb-Xa|/KW，

其中，k为色偏影响系数，0.009≤k≤0.03，△U＜0.0020，Xa为第三极板Cc的第一边缘CL1和像素开口P0的第一边缘KL1在第二方向X上的最小距离，Xb为第三极板Cc的第二边缘CL2和像素开口P0的第二边缘KL2在第二方向X上的最小距离，第一方向Y和第二方向X相交；KW为像素开口P0在第二方向X上的最大尺寸，U01为在第一视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，U02为在第二视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，△U为U02和U01的差值的绝对值，在0度视角下的色度坐标点为在显示基板的中心所在的法线处的色度坐标点，第一视角和第二视角分设在法线的相对的两侧且与法线的夹角的数值相等。

KW的尺寸即为像素开口P0沿第二方向X的最大尺寸（像素开口P0的宽度）W0。

例如，如图20所示，第三极板Cc还包括沿第二方向X延伸的第三边缘CL3和沿第二方向X延伸的第四边缘CL4，像素开口P0包括沿第二方向X延伸的第三边缘KL3和沿第二方向X延伸的第四边缘KL4。

如图20所示，第三边缘CL3在衬底基板上的正投影位于像素开口P0在衬底基板上的正投影的外侧。

如图20所示，第四边缘CL4在衬底基板上的正投影位于像素开口P0在衬底基板上的正投影内。

如图20所示，第一边缘CL1和第二边缘CL2相对设置，第三边缘CL3与第一边缘CL1和第二边缘CL2分别通过圆角相连。第三边缘CL3和第四边缘CL4相对设置，第四边缘CL4与第一边缘CL1和第二边缘CL2分别通过圆角相连。当然，在其他的实施例中，开口的相邻边缘之间也可以不通过圆角相连。

图21为本公开的实施例提供的一种显示基板的中心点像素的示意图。图22为图21的沿线B1-B2的截面图。图23为显示基板的两个不同视角下的色度坐标点的坐标距离的示意图。

图21示出了中心点像素PXc。例如，中心点像素PXc为位于显示区R01的中心点的像素PX。

例如，可采用非接触式光谱仪（比如PR630、730；CS2000、2000A）设备在暗室（光照度1lx以下）环境下对待测显示基板（显示面板）抽检（抽取10片以上，选最差的数据）进行测试。测试点位为显示基板的中心点像素。读取该点在四种颜色RBGW在1976UV色度坐标系中的u’、v’坐标。分别在0度、±15度、±30度、±45度、±60度九个视角下进行测量。测量得到各角度下的u’值和v’值。以-60度视角下的色偏举例。

u₂’、v₂’为-60度视角下的色度坐标。u₁’、v₁’为0度视角下的色度坐标。

代入公式得到-60度的Δu’v’；同理计算得到60度的Δu’v’。通过优化显示基板的结构，可使得四种颜色（RGBW）两个值相差小于0.0015，并且各角度下的Δu’v’值小于0.025。第一子像素101为红色子像素，第二子像素102为绿色子像素，第三子像素103为蓝色子像素，测量白光的色偏情况时，中心点像素PXc中的第一子像素101、第二子像素102以及第三子像素103均点亮。

均匀色空间CIE1976由CIE1931XYZ转换得来。

CIE1976Luv的计算公式包括：

式中，u’、v’为颜色样品的色品坐标，X、Y、Z为样品的三刺激值。

需要说明的是，色偏测量方式不限于如上描述，采用的测量仪器也不限于例举的几种。可采用同一测量仪器进行不同视角下的色度坐标的测量，获得各个视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离即可。

本公开的实施例以测量中心点像素PXc的色偏情况为例进行说明，当然，也可以测量其他的适合的像素中的各个子像素的色偏情况。

图23示出了色度坐标点P2和色度坐标点P1的坐标距离。如图23所示，x0为色度坐标点P2和色度坐标点P1的横坐标的坐标距离，y0为色度坐标点P2和色度坐标点P1的纵坐标的坐标距离，z0为色度坐标点P2和色度坐标点P1的坐标距离。

例如，两个视角下的色度坐标点的坐标距离是指该两个色度坐标点的横坐标的差值的平方与纵坐标的差值的平方之和的平方根。

图22示出了显示基板的中心所在的法线L0，法线L0平行于第三方向Z。图22示出了第一视角VW1和第二视角VW2。第一视角VW1和法线L0的夹角为+θ，第二视角VW2和法线L0的夹角为-θ。正视角θ下，从法线L0到该视角为顺时针旋转θ角，负视角-θ下，从法线L0到该视角为逆时针旋转θ角。

图21和图22所示的情况用于测量左右视角的色偏，在测量上下视角的色偏时，第一视角VW1和第一视角VW2在第一方向Y上设置在法线L0的两侧。

图24是本公开一实施例提供的一种显示基板的布局图。图24示出了第一子像素101、第二子像素102、以及第三子像素103。如图24所示，第一子像素101、第二子像素102、以及第三子像素103沿第二方向X依次设置。

如图24所示，初始化线INT1包括初始化信号线INT11和初始化连接线INT12，初始化信号线INT11和初始化连接线INT12相连。如图24所示，初始化信号线INT11和初始化连接线INT12通过过孔Vj相连。如图24所示，初始化信号线INT11沿第二方向X延伸，初始化连接线INT12沿第一方向Y延伸。

如图24所示，在对应位置处，初始化连接线INT12和第一电源连接线PL12在第二方向X上交替设置。

如图24所示，初始化连接线INT12的第一部分INTa和第二部分INTb通过过孔Vg相连，初始化连接线INT12的第二部分INTb和第三部分INTc通过过孔Vh相连。

如图24所示，初始化连接线INT12穿过第一子像素101，两条相邻的第一电源连接线PL1分别穿过第二子像素102和第三子像素103。即，初始化连接线INT12、一条第一电源连接线PL12、另一条第一电源连接线PL12沿第二方向X依次设置。初始化连接线INT12沿第一方向Y延伸，第一电源连接线PL12沿第一方向Y延伸。

图25是本公开一实施例提供的一种显示基板的平面图。例如，图25所示的子像素100为第三子像素103，第三子像素103为蓝色子像素。

例如，如图5和图25所示，显示基板还包括第一电源线PL1，第一电源线PL1被配置为向像素电路100a提供第一电压信号，第一电源线PL1包括沿第一方向Y延伸的第一电源连接线PL12和沿第二方向X延伸的第一电源信号线PL11，第一电源连接线PL12在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠。

如图5和图25所示，第一电源连接线PL12由位于两个导电图案层中的多个导电部连接而成。本公开的实施例包括但不限于此，在其他的实施例中，第一电源连接线PL12也可以由位于同一层的导线构成，或者由位于三个或三个以上的导电图案层中的多个导电部连接而成。

例如，参考图5和图25，第三极板Cc的面积为Sc1，第三极板Cc在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影的交叠面积为Sc2，Sc2/Sc1≥0.9。第三极板Cc可以起到垫平作用，可垫平子像素100的像素开口P0的底面，提高发光层的平坦度，以提升显示品质。例如，满足Sc2/Sc1≥0.9的子像素可以为蓝色子像素，以垫平蓝色子像素，提升蓝色子像素的发光层的平坦度，提升显示品质。进一步例如，为了更好的起到垫平作用，Sc2/Sc1≥0.95。

例如，参考图5和图25，第一电源连接线PL12的宽度为W1，第一电源连接线PL12与像素开口P0的交叠宽度为W2，W2/W1≥0.9，以使得第一电源连接线PL12对子像素100的像素开口P0起到更好的垫平作用，以提高发光层的平坦度。进一步例如，为了更好的起到垫平作用，W2/W1≥0.95。

在本公开的实施例中，线宽是指该线在垂直于其延伸方向上的尺寸。

例如，如图25所示，像素开口P0沿第二方向X的最大尺寸为W0，2×W2/W0的取值范围为[0.71，0.99]，以提升第一电源连接线PL12的垫平作用，提高发光层的平坦度，且跨压Uc(V)/尺寸Lg(英寸)的取值范围为[0.32，0.74]，以利于提升电流均一性，尺寸Lg为显示基板的对角线的长度。例如，跨压Uc为发光元件的第一电极和第二电极之间的压差。例如，跨压Uc为第一电压信号VDD和第二电压信号VSS的差值。参考图1，最大的矩形框表示显示基板，该矩形的对角线即为显示基板的对角线，对角线的长度的单位为英寸。

例如，在一些实施例中，第一电压信号VDD为17V，第二电压信号VSS为2V，Uc=15V，Lg=27英寸，跨压Uc(V)/尺寸Lg(英寸)的取值为0.55。

进一步例如，2×W2/W0的取值范围为[0.80，0.99]，跨压Uc(V)/尺寸Lg(英寸)的取值范围为[0.52，0.74]。

例如，如图25所示，像素开口P0具有沿第一方向Y延伸的中轴线C0，第一电源连接线PL12到中轴线C0的最小距离为Xd1，第三极板Cc到中轴线C0的最小距离为Xd2，并且，Xd1/Xd2的取值范围为[0.9，1.1]，以利于第一电源连接线PL12和第三极板Cc垫平子像素的像素开口的底面，提高发光层的平坦度，以提升显示品质。

例如，在一些实施例中，Xd1=1.57微米，Xd2=1.73微米，Xd1/Xd2=0.9。例如，在另一些实施例中，Xd1=1.73微米，Xd2=1.57微米，Xd1/Xd2=1.1。Xd1和Xd2不限于上述数值，可根据需要而定。

例如，如图25所示，显示基板还包括位于存储电容Cst（图25以第三极板Cc示出存储电容Cst）一侧的多条信号线80，多条信号线80在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，信号线80沿第二方向X延伸，第三极板Cc和与其最靠近信号线的距离为Xd3，信号线的线宽为Xd4，Xd3/Xd4的取值范围为[0.9，1.1]，以利于提升信号线80和第三极板Cc对子像素的像素开口的底面的垫平作用，减小上下方向的色偏，提升上下方向的色偏一致性。

例如，在一些实施例中，Xd3=3微米，Xd4=3微米，Xd3/Xd4=1。Xd3和Xd4不限于上述数值，可根据需要而定。

图26是本公开一实施例提供的一种显示基板的平面图。图26示出了两个子像素100。第一子像素101为红色子像素，第二子像素102为绿色子像素。

例如，如图26所示，显示基板还包括第一电源线PL1，第一电源线PL1被配置为向像素电路100a提供第一电压信号，第一电源线PL1包括沿第一方向Y延伸的第一电源连接线PL12和沿第二方向X延伸的第一电源信号线PL11，第一电源连接线PL12到中轴线C0的最小距离为Xd1，第一电源连接线PL12到第三极板Cc之间的最小距离为Xd0，DP=|Xd1-Xd0|/2，像素开口P0沿第二方向X的最大尺寸（像素开口P0的宽度）为W0，DP/W0的取值范围为[0.01，0.19]，以利于第一电源连接线PL12和第三极板Cc对子像素的像素开口的底面的垫平作用，提高发光层的平坦度。例如，显示基板中的红色子像素或绿色子像素满足DP/W0的取值范围为[0.01，0.19]。

例如，在一些实施例中，Xd1=22微米，Xd0=8微米，DP=7微米，W0=52微米，DP/W0=0.13。

例如，在一些实施例中，显示基板还满足W2/W1≥0.9、2×W2/W0的取值范围为[0.71，0.99]、跨压Uc(V)/尺寸Lg(英寸)的取值范围为[0.32，0.74]、Xd1/Xd2的取值范围为[0.9，1.1]、Xd3/Xd4的取值范围为[0.9，1.1]、DP/W0的取值范围为[0.01，0.19]中的至少一个，以使得显示基板满足△U≤0.0020。即，通过上述至少之一的尺寸设计，使得显示基板的色偏较小。

例如，如图26所示，显示基板还包括第一信号线801，第一信号线801沿第一方向Y延伸，子像素100包括在第二方向X上相邻的第一子像素101和第二子像素102，第一信号线801被配置为向第一子像素101的像素电路100a提供数据信号，第一子像素101的像素开口P0和第二子像素102的像素开口P0间隔设置，第一信号线801位于第一子像素101的像素开口P0和第二子像素102的像素开口P0之间。

例如，如图26所示，第一子像素101的像素开口P0和第二子像素102的像素开口P0与第一信号线801之间的最小距离分别为Xa1和Xa2，Xa1/Xa2的取值范围为[0.8，1.2]。第一信号线801沿第一方向Y延伸且位于相邻子像素的像素开口P0之间，第一信号线801的正上方设有像素限定层的本体材料，通过限定相邻的像素开口与第一信号线801之间的最小距离的比值，来减小压降，并减轻色偏。

例如，在一些实施例中，Xa1=12微米，Xa2=12微米，Xa1/Xa2=1。当然，Xa1和Xa2可在上述数值的基础上上下浮动，只要Xa1/Xa2的取值范围为[0.8，1.2]即可。

例如，如图26所示，显示基板还包括第二信号线802，第二信号线802沿第一方向Y延伸，第一信号线801和第二信号线802位于同一个第三极板Cc的相对的两侧，第二信号线802在衬底基板BS上的正投影与第二子像素102的像素开口P0在衬底基板BS上的正投影交叠。

例如，如图26所示，第三极板Cc和第二信号线802之间的间距为Xa3，第三极板Cc和第一信号线801之间的间距为Xa4，Xa3/Xa4的取值范围为[0.8，1.2]，以提升第三极板Cc和第二信号线802对第二子像素102的像素开口的底面的垫平作用，提高发光层的平坦度，以减轻色偏。

例如，在一些实施例中，Xa3=8.6微米，Xa4=10微米，Xa3/Xa4=0.86，当然，Xa3和Xa4可在上述数值的基础上上下浮动，只要Xa3/Xa4的取值范围为[0.8，1.2]即可。

例如，如图26所示，显示基板还包括第三信号线803，第三信号线803沿第一方向Y延伸，第三信号线803在衬底基板BS上的正投影与第一子像素101的像素开口P0在衬底基板BS上的正投影交叠，第一子像素101的第三极板Cc和第三信号线803之间的最小距离为Xa5，第三信号线803和第一信号线801之间的最小距离为Xa6，Xa5/Xa6的取值范围为[0.8，1.2]，以提升第三极板Cc和第三信号线803对第一子像素101的像素开口的底面的垫平作用，提高发光层的平坦度，以减轻色偏。

例如，在一些实施例中，Xa5=8.7微米，Xa6=7.3微米，Xa5/Xa6=1.2，当然，Xa5和Xa6可在上述数值的基础上上下浮动，只要Xa5/Xa6的取值范围为[0.8，1.2]即可。

例如，如图26所示，第一信号线801包括数据线DT，第二信号线802和第三信号线803中至少之一包括第一电源连接线PL12或初始化连接线INT12。图26以第二信号线802和第三信号线803均为第一电源连接线PL12为例进行说明。在另外的实施例中，第二信号线802为第一电源连接线PL12，而第三信号线803为初始化连接线INT12。如图26所示，第三信号线803、第一信号线801、和第二信号线802沿第二方向X依次排布。

图27是本公开一实施例提供的一种显示基板的平面图。图28是本公开一实施例提供的一种显示基板的平面图。例如，如图27和图28所示，显示基板还包括数据线DT和第一电源线PL1，数据线DT被配置为向像素电路100a提供数据电压，数据线DT沿第一方向Y延伸，第一电源线PL1被配置为向像素电路100a提供第一电压信号VDD，第一电源线PL1包括沿第一方向Y延伸的第一电源连接线PL12和沿第二方向X延伸的第一电源信号线PL11，子像素100包括在第二方向X上相邻的子像素121和子像素122，第一电源连接线PL12在衬底基板上的正投影与子像素121的像素开口P0在衬底基板上的正投影交叠，并且与子像素122的像素开口P0在衬底基板上的正投影交叠。

例如，如图27所示，两条数据线DT分设在第一电源连接线PL12的两侧，两条数据线DT在衬底基板上的正投影分别与子像素121的像素开口P0和子像素122的像素开口P0在衬底基板上的正投影交叠。图27示出了数据线DT1和数据线DT2，数据线DT1和数据线DT2分别为子像素121和子像素122提供数据电压，并且数据线DT1和数据线DT2在衬底基板上的正投影分别与子像素121的像素开口P01和子像素122的像素开口P02在衬底基板上的正投影交叠。从而，通过加宽第一电源连接线PL12、第一电源连接线PL12与两条数据线DT（数据线DT1和数据线DT2）配合以垫平子像素121和子像素122，提高发光层的平坦度，减轻色偏，并可以解决中大尺寸的显示基板的压降问题，提升亮度均一性。

图27以两条数据线DT在衬底基板上的正投影分别与子像素121的像素开口P0和子像素122的像素开口P0在衬底基板上的正投影交叠为例进行说明，然而，本公开的实施例不限于此。例如，可通过调整布图设计，使得两条数据线DT在衬底基板BS上的正投影与子像素121的像素开口P0在衬底基板BS上的正投影不交叠，并且与子像素122的像素开口P0在衬底基板BS上的正投影不交叠。从而，通过加宽第一电源连接线PL12，第一电源连接线PL12、子像素121的第三极板Cc、以及子像素122的第三极板Cc配合以垫平子像素121和子像素122，提高发光层的平坦度，减轻色偏。

例如，如图28所示，显示基板还包括第一电源线PL1，第一电源线PL1被配置为向像素电路100a提供第一电压信号VDD，第一电源线PL1包括沿第一方向Y延伸的第一电源连接线PL12和沿第二方向X延伸的第一电源信号线PL11，第一电源连接线PL12在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，子像素100的像素开口P0沿第二方向X的最大尺寸为W0，子像素100包括在第二方向X上相邻的子像素131和子像素132，两条第一电源连接线PL12之一在第二方向X上的尺寸为Xb1，两条第一电源连接线PL12之另一在第二方向X上的尺寸为Xb2，(Xb1+Xb2)/W0的取值范围为[0.08，0.48]，以提升第一电源连接线PL12对子像素131和子像素132的像素开口的底面的垫平作用，提高发光层的平坦度，以减轻色偏，例如减轻左右视角的色偏。图28示出了子像素131的像素开口P0沿第二方向X的尺寸W01和子像素132的像素开口P0沿第二方向X的尺寸W02，子像素100沿第二方向X的尺寸为W0可以为尺寸W01和尺寸W02之一，或者为二者的平均值。例如，子像素131和子像素132之一可以为红色子像素，子像素131和子像素132之另一可以为绿色子像素。本公开的实施例以子像素131为绿色子像素，子像素132为红色子像素为例进行说明。

例如，在一些实施例中，Xb1=6微米，Xb2=54微米，W0=163微米，(Xb1+Xb2)/W0的取值为0.37。Xb1、Xb2、以及W0的取值不限于上述示例，只要满足(Xb1+Xb2)/W0的取值范围为[0.08，0.48]即可。

例如，在一些实施例中，子像素包括红色子像素、绿色子像素和蓝色子像素，蓝色子像素可如图25所示，而红色子像素、绿色子像素可如图26所示。

图29为本公开一实施例提供的一种显示基板的布局图。与图24所示的显示基板相比，图29所示的显示基板中的初始化连接线INT12位于第二子像素102中，两条第一电源连接线PL1分别位于第一子像素101和第三子像素103中。即，一条第一电源连接线PL12、初始化连接线INT12、另一条第一电源连接线PL12沿第二方向X依次设置。需要说明的是，初始化连接线INT12的设置方式不限于图中所示，只要能连接在第一方向Y上排布的多个初始化信号线INT11即可，并且第一电源连接线PL12的设置方式不限于图中所示，只要能连接在第一方向Y上排布的多个第一电源信号线PL11即可，初始化连接线INT12和第一电源连接线PL12的设置方式可根据需要而定。

参考图24和图29，第一电源连接线PL12和初始化连接线INT12对子像素起到垫平作用，第一电源连接线PL12的在第二方向X上的尺寸大约为与其交叠的像素开口P0的在第二方向X上的尺寸一半。初始化连接线INT12的在第二方向X上的尺寸小于与其交叠的像素开口P0的在第二方向X上的尺寸一半，以兼顾第二子像素102中存储电容的设计，为存储电容提供设置空间。

图30为本公开一实施例提供的一种显示基板的示意图。例如，如图30所示，显示基板还包括驱动电路CCT，驱动电路CCT位于显示基板的一侧，远离驱动电路CCT的子像素100（子像素151）具有第一亮度L1；靠近驱动电路CCT的子像素100（子像素152）具有第二亮度L2，并且|L1-L2|的取值范围为[1，9]，亮度的单位为尼特，与驱动电路CCT具有不同距离的子像素的亮度差异减小，例如，小于或等于9尼特，显示基板的电流均一性得以提升，使得压降符合设计要求。图30示出了位于显示基板的同一侧的两个驱动电路CCT。子像素151和子像素152与驱动电路CCT在第一方向Y上的距离不同，对于子像素151和子像素152在第二方向X上的距离不做限定。驱动电路CCT可为驱动集成电路（IC）。

例如，参考图28和图30，因显示基板满足(Xb1+Xb2)/W0的取值范围为[0.08，0.48]，从而，解决了压降问题和色偏问题，还可以保证亮度差异减小，例如，使得|L1-L2|的取值范围为[1，9]。即，一些显示基板满足(Xb1+Xb2)/W0的取值范围为[0.08，0.48]，并且|L1-L2|的取值范围为[1，9]。

图31为本公开一实施例提供的一种显示基板的示意图。例如，如图31所示，显示基板还包括两个驱动电路CCT，两个驱动电路CCT（驱动电路CCT1和驱动电路CCT2）分别位于显示基板的显示区R01的相对的两侧，在显示基板的中轴线处的子像素100具有第三亮度L3，靠近两个驱动电路CCT之一的子像素100具有第四亮度L4，并且，|L3-L4|的取值范围为[1，9]，亮度的单位为尼特，与驱动电路CCT具有不同距离的子像素的亮度差异减小，显示基板的电流均一性得以提升，使得压降符合设计要求。图31示出了沿第二方向X延伸的中轴线CR。如图31所示，中轴线CR的延伸方向与驱动电路CCT的延伸方向相同。如图31所示，中轴线CR位于两个驱动电路CCT之间。子像素161和子像素162与两驱动电路CCT中的一个在第一方向Y上的距离不同，子像素161和子像素162与该驱动电路CCT在第二方向X上的距离不作限定。

例如，参考图28和图31，因显示基板满足(Xb1+Xb2)/W0的取值范围为[0.08，0.48]，从而，解决了压降问题和色偏问题，还可以保证亮度差异减小，例如，使得|L1-L2|的取值范围为[1，9]。即，一些显示基板满足(Xb1+Xb2)/W0的取值范围为[0.08，0.48]，并且|L1-L2|的取值范围为[1，9]。

在一些实施例中，显示基板满足|L1-L2|的取值范围为[1，9]，并且满足|L3-L4|的取值范围为[1，9]。

图32为本公开一实施例提供的一种显示基板的示意图。例如，如图32所示，显示基板包括电源总线501、电源总线502、初始化总线503、以及初始化总线504。例如，电源总线501与第一电源线PL1相连，电源总线502与第二电源线PL2相连，初始化总线503与初始化线INT1相连，初始化总线504与初始化线INT2相连。图32所示的显示基板在下侧设置驱动电路。需要说明的是，电源总线501、电源总线502、初始化总线503、以及初始化总线504的设置位置不限于图中所示。图30至图32示出了显示区R01。

图33A为本公开的实施例提供的一种显示基板中的像素限定层的平面图。图33B为本公开的实施例提供的一种显示基板中的像素限定层的平面图。例如，如图33A和图33B所示，像素限定层PDL包括多个第一限定部301和多个第二限定部302，多个第二限定部302沿第二方向X排列，第二限定部302沿第一方向Y延伸，多个第一限定部301设置为多个组0301，每组第一限定部0301位于相邻两个第二限定部302之间，第一限定部301沿第二方向X延伸，每组中的第一限定部301沿第一方向Y排列。

如图33A和图33B所示，相邻两个第二限定部302之间形成沟槽，每个沟槽沿第一方向Y延伸，喷墨打印时，墨水在沟槽中流动。以第一方向Y为列方向，第二方向X为行方向为例，显示基板包括多列沟槽。一列沟槽限定多个像素开口P0。

如图6、图33A和图33B所示，第一限定部301到平坦化层PLN的最大高度H1小于第二限定部302到平坦化层PLN的最大高度H2。即，第一限定部301的厚度小于第二限定部302的厚度。

图34为本公开一实施例提供的一种显示基板的示意图。如图34所示，衬底基板BS包括显示区R01和位于显示区R01的至少一侧的周边区R02。如图34所示，数据线DT的位于显示区R01的部分DT01在衬底基板BS上的正投影位于第二限定部302在衬底基板BS上的正投影内。数据线DT在衬底基板BS上的正投影与像素限定层PDL的第二限定部302在衬底基板BS上的正投影交叠，可以使得第二限定部302具有凸起，以利于喷墨打印时墨水向像素限定层中的像素开口中流动。如图34所示，显示区R01在衬底基板BS上的正投影与像素限定层PDL在衬底基板BS上的正投影交叠。像素限定层PDL的像素开口P0在衬底基板BS上的正投影落入显示区R01在衬底基板BS上的正投影内。

图34仅示出了两条数据线DT。例如，一个第二限定部302可对应一条数据线，但不限于此。

在本公开的实施例中，像素电路不限于给出的电路图所示，可以采用其他适合的像素电路，并且显示基板的布局图也不限于给出的布局图所示，可以在给出的布局图的基础上调整，也可以采用其他的布局方式。

例如，如图34所示，在第一方向Y上相邻的两个像素开口P0之间设置第一限定部301，在第二方向X上相邻的两个像素开口P0之间设置第二限定部302，第一方向Y与第二方向X相交。如图6所示，第一限定部301的厚度为H1，第二限定部302的厚度为H2，H1≠H2。例如，H1小于H2。

图35是本公开一实施例提供的显示基板的电镜图。如图35所示，在过孔VH处，底角θ1的坡度角为65-75度；坡度角θ2为45-55度之间。坡度角θ2为以参考平面（平坦化层PLN厚度的一半处）为底面的情况下的平坦化层PLN在过孔VH处的坡度角。底角θ1为在过孔VH的底面处的平坦化层PLN与其下方的结构的夹角。

例如，如图6和图35所示，显示基板还包括绝缘层ISL，发光元件100b包括第一电极E1、第二电极E2以及位于第一电极E1和第二电极E2之间的发光功能层FL，发光元件100b的第一电极E1通过贯穿绝缘层ISL的过孔VH与像素电路100a相连。

例如，如图6所示，显示基板还包括封装层EPS，封装层EPS被配置为封装发光元件100b，封装层EPS包括无机封装薄膜和有机封装薄膜的叠层。如图6所示，封装层EPS包括无机封装薄膜EPS1、有机封装薄膜EPS2、以及无机封装薄膜EPS3。需要说明的是，有机封装薄膜和无机封装薄膜的层叠顺序不限于图中所示，封装层EPS的结构也不限于图中所示。

图36是本公开一实施例提供的一种显示基板的示意图。例如，如图36所示，显示基板还包括阻挡坝701，封装层EPS的外侧设有封装胶702，封装胶702起到粘结作用。图36以封装层EPS的边界示出封装层EPS。如图6和图36所示，绝缘层ISL包括平坦化层PLN，平坦化层PLN包括第一平坦部PLN1和第二平坦部PLN2，第一平坦部PLN1和第二平坦部PLN2之间设有凹槽GR，阻挡坝701位于显示基板的显示区R01的外围，阻挡坝701在衬底基板BS上的正投影覆盖凹槽GR在衬底基板BS上的正投影，以减轻或避免水氧沿平坦化层PLN进入到显示区R01，避免影响显示区R01内的发光元件。当然，在另一些实施例中，阻挡坝701在衬底基板BS上的正投影也可以不覆盖凹槽GR在衬底基板BS上的正投影。

例如，显示区R01的边缘到周边区R02的边缘的最小距离的范围为1-5毫米。即，边框的尺寸范围为1-5毫米。

例如，为了获得较好的阻挡水氧的效果，凹槽GR为贯穿平坦化层PLN的通孔。如图36所示，平坦化层PLN的位于凹槽GR内侧的部分为第一平坦部PLN1，平坦化层PLN的位于凹槽GR外侧的部分为第二平坦部PLN2。图36以第一平坦部PLN1的边界示出第一平坦部PLN1，并以第二平坦部PLN2的边界示出第二平坦部PLN2。图36以设置一个凹槽GR为例进行说明，但凹槽GR的个数不限于一个，可以根据需要设置。凹槽GR的个数取决于窄边框的程度。边框越窄，凹槽GR的个数越少。当然，在另一些实施例中，也可以不设置凹槽GR。

例如，如图3至图5所示，显示基板还包括数据线DT、栅线G1、栅线G2、以及初始化线INT1，像素电路100a还包括数据写入晶体管T1和复位晶体管T2，数据写入晶体管T1的第一极与数据线DT相连，驱动晶体管T3的栅极与数据写入晶体管T1的第二极相连，数据写入晶体管T1的栅极与栅线G1相连，复位晶体管T2的第一极与初始化线INT1相连，复位晶体管T2的第二极与驱动晶体管T3的栅极相连，复位晶体管T2的栅极与栅线G2相连。

图37是本公开一实施例提供的一种显示基板的示意图。图38是本公开一实施例提供的一种显示基板中的虚设子像素的电路示意图。图39为本公开一实施例提供的显示基板中的虚设像素电路的布局图。

如图37所示，显示基板在靠近其边缘处设有虚设子像素100d。为了图示清晰，图37未示出全部的虚设子像素，也未示出全部的子像素100。如图37所示，虚设子像素100d位于周边区R02，子像素100位于显示区R01。虚设子像素100d不发光，设置虚设子像素100d，可以提高刻蚀均一性，提升显示品质。

如图38所示，虚设子像素100d具有虚设驱动晶体管dT3和虚设复位晶体管dT2，虚设复位晶体管dT2和虚设驱动晶体管dT3的栅极相连，虚设复位晶体管dT2与初始化线INT1断开，以利于降低功耗。设置虚设子像素100d，以利于提高刻蚀均一性，而非实现发光功能。如图38所示，虚设子像素100d包括虚设像素电路100da和虚设发光元件100db。如图38所示，虚设像素电路100da的组成可参照像素电路100a的组成，虚设发光元件100db的组成可参照发光元件100b的组成。但虚设像素电路100da在其中可能存在断线。图38所示的虚设像素电路100da以虚设发光元件100db的第一电极E1不与节点N2（虚设驱动晶体管dT3的第一极T3a）相连，且虚设复位晶体管dT2不与初始化线INT1相连为例进行说明。在其他的实施例中，还可以采用其他的断线方式使得虚设子像素100d不发光。图38中的加粗叉号表示断开。例如，为了使得虚设子像素100d的虚设复位晶体管dT2与初始化线INT1断开，可以不设置过孔。

如图38所示，虚设子像素100d还包括虚设数据写入晶体管dT1。图38和图39还示出了虚设数据线dDT。

如图38所示，虚设子像素100d还包括虚设存储电容dCst。

在本公开的实施例中，虚设子像素100d中的部件除了晶体管和存储电容等主要部件给出了新的附图标记外，其余部件的附图标记可参照子像素100中的附图标记。

图40为本公开一实施例提供的一种显示基板的示意图。例如，如图40所示，显示基板还包括虚设数据线dDT，虚设数据线dDT沿第一方向Y延伸，虚设数据线dDT与数据线DT彼此绝缘，虚设子像素100d包括在第二方向X上相邻的至少两个虚设子像素100d，至少两个虚设子像素100d的虚设数据线dDT彼此相连。如图40所示，虚设数据线dDT位于周边区R02。如图40所示，周边区R02围绕显示区R01。

例如，虚设数据线dDT与恒定电压端相连以被配置为提供恒定的电压。例如，恒定电压端包括提供第一电压信号VDD的端口、提供第二电压信号VSS的端口、或提供初始化信号Vinit1的端口。例如，虚设数据线dDT与第一电源线PL1、第二电源线PL2、或初始化线INT1相连。虚设数据线dDT与恒定电压端相连，利于减小与该恒定电压端相连的电源线的电阻，提升显示品质。

例如，如图40所示，至少两个虚设子像素100d包括第一虚设子像素100d1、第二虚设子像素100d2、以及第三虚设子像素100d3，并且第一虚设子像素100d1、第二虚设子像素100d2、以及第三虚设子像素100d3的三条虚设数据线dDT彼此相连。图40示出了彼此相连的三条虚设数据线dDT。

例如，如图3至图5所示，显示基板还包括第一电源线PL1，像素电路100a还包括发光控制晶体管T5，发光控制晶体管T5的第一极与第一电源线PL1相连，发光控制晶体管T5的第二极与驱动晶体管T3的第二极相连。

例如，如图38和图39所示，虚设子像素100d还包括虚设发光控制晶体管dT5，虚设发光控制晶体管dT5的第一极与第一电源线PL1断开，虚设发光控制晶体管dT5的第二极与虚设驱动晶体管T3的第二极相连或断开。

如图39所示，在虚线框F1（对应于图5中的过孔V7处）内，未设置过孔，从而，使得虚设复位晶体管dT2与初始化线INT1断开。如图39所示，在虚线框F2（对应于图5中的过孔VH处）内，未设置过孔，从而，使得虚设像素电路100da以虚设发光元件100db断开。如图39所示，在虚线框F3（对应于图5中的过孔V11处）内，未设置过孔，从而，虚设发光控制晶体管dT5的第一极与第一电源线PL1断开。如图39所示，在虚线框F4（对应于图5中的过孔V13处）内，未设置过孔，从而，虚设发光控制晶体管dT5的第二极与虚设驱动晶体管T3的第二极断开，当然，为了使得虚设发光控制晶体管dT5的第二极与虚设驱动晶体管T3的第二极，则需要在对应位置设置过孔，在其他位置处也是如此。

例如，如图5、图6、图33A和图33B所示，显示基板还包括像素限定层PDL，像素限定层PDL包括限定部300，像素开口P0由限定部300限定，发光元件100b包括第一电极E1和发光功能层FL，像素限定层PDL被配置为暴露第一电极E1的至少一部分，发光功能层FL中的至少一部分膜层覆盖限定部300的侧壁SW（如图6所示）。图6以发光功能层FL均位于像素开口P0中为例进行说明。在其他的实施例中，发光功能层FL可包括共通层，如图45所示。

例如，如图6所示，发光元件100b还包括第二电极E2，发光功能层FL位于第一电极E1和第二电极E2之间，第二电极E2与限定部300的顶壁接触。当然，如图45所示，在发光功能层FL包括共通层的情况下，第二电极E2与发光功能层FL中的共通层接触。例如，第二电极E2与发光功能层FL中的靠近第二电极E2的共通层接触。图45中的共通层为电子注入层EIL。如图6和图45所示，第二电极E2在衬底基板BS上的正投影与限定部300的顶壁在衬底基板BS上的正投影交叠。

例如，如图6所示，显示基板还包括绝缘层ISL，发光元件100b的第一电极E1通过贯穿绝缘层ISL的过孔VH与像素电路100a相连，过孔VH在衬底基板BS上的正投影与第一限定部301在衬底基板BS上的正投影交叠。如图6、图33A和图33B所示，限定部300包括第一限定部301和第二限定部302，第一限定部301的厚度H1小于第二限定部302的厚度H2。

图41A为本公开一实施例提供的一种显示基板的示意图。例如，如图41A所示，显示基板还包括虚设像素限定层dPDL，虚设像素限定层dPDL包括沿第二方向X排布的多个虚设限定部d300（第二虚设限定部d302），第二虚设限定部d302的延伸方向与第二限定部302的延伸方向相同，两个相邻虚设限定部d300（第二虚设限定部d302）之间的间距W4大于两个相邻第二限定部302之间的间距W3。图41A还示出了沿第二方向X延伸的多个第一虚设限定部d301。如图41所示，相邻的第二虚设限定部d302之间设有多个第一虚设限定部d301。图41A示出了显示区R01和周边区R02。间距W4大于间距W3，利于周边区R02的布线。例如，间距W4可为最大间距，即，两个相邻虚设限定部d300之间的最大间距W4大于两个相邻第二限定部302之间的最大间距W3。例如，间距W4可为最小间距，即，两个相邻虚设限定部d300之间的最小间距W4大于两个相邻第二限定部302之间的最小间距W3。图41A以相邻两个第二虚设限定部d302之间设有三列虚设子像素100d为例进行说明，但不限于此，相邻两个第二虚设限定部d302之间还可以设有一列、两列或者大于三列的虚设子像素100d。即，相邻两个第二虚设限定部d302之间设有至少一列虚设子像素100d。

需要说明的是，图41A以周边区R02设有沿第二方向X延伸的第一虚设限定部d301为例，但不限于此，在一些实施例中，周边区R02可以不设置第一虚设限定部d301，该情况下，虚设像素限定层dPDL仅包含第二虚设限定部d302。

例如，如图41A所示，两个相邻虚设限定部d300之间的间距W4为两个相邻第二限定部302之间的间距W3的2-20倍。在两个相邻第二限定部302之间设有多列虚设子像素100d的情况下，间距W4可以与间距W3成倍数关系。

如图41A所示，第二虚设限定部d302在第二方向X上的宽度W6大于第二限定部302在第二方向X上的宽度W5。例如，宽度W6和宽度W5可以指最大宽度。当然，宽度W6和宽度W5也可以指最小宽度。

图41B为本公开另一实施例提供的一种显示基板的示意图。如图41B所示，宽度W6大于宽度W5，对此可参考图41A的描述。图41B以相邻两个第二虚设限定部d302之间设有一列虚设子像素100d为例进行说明。图41B中的虚设像素限定层dPDL也可以仅包含第二虚设限定部d302，而不设置第一虚设限定部d301。

当然，在另一些实施例中，宽度W6可以等于宽度W5。

图42为本公开一实施例提供的一种显示基板的示意图。例如，如图3至图5、以及图42所示，显示基板还包括复位晶体管T4、初始化线INT2和初始化总线504，初始化总线504设在显示基板的显示区R01的外侧，复位晶体管T4的第一极与初始化总线504相连，复位晶体管T4的第一极T4a通过初始化线INT2与初始化总线504相连，复位晶体管T4的第二极T4b通过驱动晶体管T3与发光元件100b相连，复位晶体管T4与一行子像素100相连，对于同一行子像素100，为了降低功耗，复位晶体管T4的数量小于子像素100的数量。图42以一行子像素对应一个复位晶体管T4为例进行说明。

如图42所示，复位晶体管T4的第二极与复位信号传输线INI相连。如图42所示，复位信号传输线INI与子像素100相连。如图5所示，复位信号传输线INI通过驱动晶体管T3与发光元件100b的第一电极E1相连。参考图5至图8E，发光控制晶体管T5的第二极T5b与驱动晶体管T3的第二极T3b通过复位信号传输线INI相连。

如图42所示，复位晶体管T4位于周边区R02。如图42所示，初始化总线504位于周边区R02。

图43为本公开一实施例提供的一种显示基板的示意图。例如，如图5和图43所示，显示基板还包括发光控制晶体管T5、第一电源线PL1和第一电源总线501，第一电源线PL1被配置为向像素电路100a提供第一电压信号，第一电源线PL1和第一电源总线501相连，第一电源线PL1包括沿第一方向Y延伸的第一电源连接线PL12和沿第二方向X延伸的第一电源信号线PL11，发光控制晶体管T5的第一极与第一电源线PL1相连，发光控制晶体管T5的第二极与驱动晶体管T3的第二极相连，一行子像素100的发光控制晶体管T5的数量可等于该行子像素100的数量。

图44为本公开一实施例提供的一种显示基板的电路图。如图44所示，一行子像素100的发光控制晶体管T5的数量小于该行子像素100的数量。例如，一个像素PX中的三个子像素100均与同一个发光控制晶体管T5相连。

例如，在每个像素PX中的三个子像素100均与同一个发光控制晶体管T5相连，不同像素PX连接不同的发光控制晶体管T5的情况下，一行子像素100的发光控制晶体管T5的数量大于复位晶体管T4的数量。

参考图3至图6，图9至图14，本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，S2为第二极板Cb和第一极板Ca的正对面积，M1为显示基板的像素开口P0的个数，M2为显示基板的面积，Uc为发光元件100b的跨压，P为子像素100的功耗。

本公开的实施例提供的显示基板，满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且P=k0*(W/L)*Uc，以利于获得较低功耗的显示基板。

参考图3至图6、图9至图14、图33A、图33B、以及图34所示，本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，在第一方向Y上相邻的两个像素开口P0之间设置第一限定部301，在第二方向X上相邻的两个像素开口P0之间设置第二限定部302，第一方向Y与第二方向X相交；第一限定部301的厚度为H1，第二限定部302的厚度为H2，H1≠H2；显示基板满足如下关系：P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，Uc为发光元件100b的跨压，P为子像素100的功耗。

参考图3至图6、图9至图14、图33A、图33B、以及图36所示，本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，显示基板还包括绝缘层ISL、阻挡坝701和封装层EPS，发光元件100b包括第一电极E1、第二电极E2以及位于第一电极E1和第二电极E2之间的发光功能层FL，发光元件100b的第一电极E1通过贯穿绝缘层ISL的过孔VH与像素电路100a相连，封装层EPS被配置为封装发光元件100b，封装层EPS包括无机封装薄膜和有机封装薄膜的叠层，封装层EPS的外侧设有封装胶702，绝缘层ISL包括平坦化层PLN，平坦化层PLN包括第一平坦部PLN1和第二平坦部PLN2，第一平坦部PLN1和第二平坦部PLN2之间设有凹槽GR，阻挡坝701位于显示基板的显示区R01的外围，阻挡坝701在衬底基板BS上的正投影覆盖凹槽GR在衬底基板BS上的正投影；显示基板满足如下关系：P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，Uc为发光元件100b的跨压，P为子像素100的功耗。

本公开的实施例提供的显示基板，满足如下关系：P=k0*(W/L)*Uc，以利于获得较低功耗的显示基板，且阻挡坝701在衬底基板BS上的正投影覆盖凹槽GR在衬底基板BS上的正投影，以减轻避免水氧沿平坦化层PLN进入到显示区R01，避免影响显示区R01内的发光元件。

参考图3至图5、图9至图13，本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，显示基板满足如下关系：P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，Uc为发光元件100b的跨压，P为子像素100的功耗。

本公开的实施例提供的显示基板，满足如下关系：P=k0*(W/L)*Uc，以利于获得较低功耗的显示基板，且第二极板Cb与驱动晶体管T3的沟道同层设置，以利于提高电容的保持能力，并且利于提升存储电容与像素开口的面积之比，提升存储电容的面积占比，提升显示品质。

本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，显示基板还包括数据线DT、栅线G1、栅线G2、以及初始化线INT1，像素电路100a还包括数据写入晶体管T1和复位晶体管T2，数据写入晶体管T1的第一极与数据线DT相连，驱动晶体管T3的栅极与数据写入晶体管T1的第二极相连，数据写入晶体管T1的栅极与栅线G1相连，复位晶体管T2的第一极与初始化线INT1相连，复位晶体管T2的第二极与驱动晶体管T3的栅极相连，复位晶体管T2的栅极与栅线G2相连，显示基板在靠近其边缘处设有虚设子像素100d，虚设子像素100d具有虚设驱动晶体管T3和虚设复位晶体管dT2，虚设复位晶体管dT2和虚设驱动晶体管T3的栅极相连，虚设复位晶体管dT2与初始化线INT1断开；显示基板满足如下关系：P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，Uc为发光元件100b的跨压，P为子像素100的功耗。

本公开的实施例提供的显示基板，满足如下关系：P=k0*(W/L)*Uc，以利于获得较低功耗的显示基板，且虚设复位晶体管dT2与初始化线INT1断开，利于降低功耗。

本公开的实施例还提供一种显示基板，包括：衬底基板BS和设置在衬底基板BS上的多个子像素100；子像素100包括：像素电路100a和发光元件100b，像素电路100a包括驱动晶体管T3和存储电容Cst，存储电容Cst包括第一极板Ca和第二极板Cb，存储电容Cst的第一极板Ca与驱动晶体管T3的栅极相连，存储电容Cst的第二极板Cb与驱动晶体管T3的第一极相连；发光元件100b与像素电路100a电连接，像素电路100a被配置为驱动发光元件100b，子像素100包括像素开口P0，像素开口P0被配置为限定子像素100的发光区，存储电容Cst在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，驱动晶体管T3的沟道在衬底基板BS上的正投影与像素开口P0在衬底基板BS上的正投影交叠，第二极板Cb与驱动晶体管T3的沟道同层设置，第二极板Cb比第一极板Ca更靠近衬底基板BS，显示基板还包括像素限定层PDL，像素限定层PDL包括限定部300，像素开口P0由限定部300限定，发光元件100b包括第一电极E1和发光功能层FL，像素限定层PDL被配置为暴露第一电极E1的至少一部分，发光功能层FL覆盖限定部300的侧壁SW（如图6所示），显示基板满足如下关系：P=k0*(W/L)*Uc，k0的取值范围为[2.8*E-07，5.8*E-06]，W为驱动晶体管T3的沟道的宽度，L为驱动晶体管T3的沟道的长度，Uc为发光元件100b的跨压，P为子像素100的功耗。

本公开的实施例提供的显示基板，发光功能层FL覆盖限定部300的侧壁SW，且满足如下关系：P=k0*(W/L)*Uc，以利于获得较低功耗的显示基板。

例如，在一些实施例中，第一电压信号VDD为17V，第二电压信号VSS为2V，k0=2.8*E-07，W=2微米，L=30微米，Uc=15V，则根据P=k0*(W/L)*Uc，P=2.8*E-07瓦特。

上述功耗P是单个子像素的功耗。对于发不同颜色光的子像素，可以进行差异化设计，以解决不同颜色子像素的功耗匹配问题，降低整个面板功耗。例如，对于红色子像素、绿色子像素和蓝色子像素，红色子像素的功耗小于绿色子像素的功耗，并且绿色子像素的功耗小于蓝色子像素的功耗，以解决三色功耗匹配问题，降低整个面板功耗。

例如，在满足P=k0*(W/L)*Uc的上述任一显示基板中，显示基板还可满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，S2为第二极板Cb和第一极板Ca的正对面积，M1为显示基板的像素开口P0的个数，M2为显示基板的面积，以利于形成性能较佳的采用喷墨打印工艺形成的显示基板。

在本公开的实施例中，公式中的“*”表示乘号，“/”为除号，范围[Mx，My]表示大于或等于Mx，并且小于或等于My，Mx和My为数字，[]中带有E的数字为科学计数法表示的数值。

图45为本公开的实施例提供的一种显示基板的示意图。如图45所示，发光功能层FL包括空穴注入层HIL、空穴传输层HTL、发光层EML、电子注入层EIL，且空穴注入层HIL、空穴传输层HTL、以及发光层EML的材料位于像素限定层PDL限定的像素开口中，电子注入层EIL为共通层。图45还示出了显示基板包括光取出层CPL，以利于提高出光效率。例如，空穴注入层HIL和空穴传输层HTL可以采用梯度掺杂模式，也可以采用单层层叠设置。当然，本公开的实施例提供的显示基板的结构不限于图45所示。

图46为本公开一实施例提供的一种显示基板的亮度测试的示意图。如图46所示，显示基板包括显示区R01和周边区R02，子像素位于显示区R01内。从显示区选取多个测试点，图46中选取了9个测试点，可测得每个测试点的亮度，图46示出了子像素可被划分为多个子像素组PG，图46示出了子像素组PG1、子像素组PG2、以及子像素组PG3。例如，在一些实施例中，每个子像素组PG可对应一行或多行子像素。例如，在一些实施例中，每个子像素组PG可对应一列或多列子像素。

如图46所示，第一测试点至第三测试点为子像素组PG1的不同位置处的三个测试点，第四测试点至第六测试点为子像素组PG2的不同位置处的三个测试点，第七测试点至第九测试点为子像素组PG3的不同位置处的三个测试点。

例如，每个子像素组PG中的子像素的亮度可为该子像素组PG对应的测试点处的亮度的平均值。如图46所示，子像素组PG1中的子像素的亮度为第一测试点的亮度值、第二测试点的亮度值、以及第三测试点的亮度值的平均值；子像素组PG2中的子像素的亮度为第四测试点的亮度值、第五测试点的亮度值、以及第六测试点的亮度值的平均值；子像素组PG3中的子像素的亮度为第七测试点的亮度值、第八测试点的亮度值、以及第九测试点的亮度值的平均值。

如图46所示，对于同一个子像素组，位于中间位置处的测试点可为靠近显示区的边界处的测试点的中间位置。例如，第二测试点至第一测试点的距离与第二测试点至第三测试点的距离相等。相应的，第五测试点至第四测试点的距离与第五测试点至第六测试点的距离相等，第八测试点至第七测试点的距离与第八测试点至第九测试点的距离相等。

例如，如图46所示，在测试整个显示基板的亮度时，第四测试点与第一测试点的距离与第四测试点与第七测试点的距离相等，第五测试点与第二测试点的距离与第五测试点与第八测试点的距离相等，第六测试点与第三测试点的距离与第六测试点与第九测试点的距离相等，但不限于此。

如图46所示，测试点在选取时，可采用以下原则。图46示出了显示区R01的长度Ly和宽度Lx。测试点与显示区R01的边界处在第二方向X上的距离Lx0大于或等于Lx/10，测试点与显示区R01的边界处在第一方向Y上的距离Ly0大于或等于Ly/10。

如图24和图29所示，数据线DT包括数据线DT1、数据线DT2、以及数据线DT3。数据线DT1为第一子像素101提供数据信号，数据线DT2为第二子像素102提供数据信号，数据线DT3为第三子像素103提供数据信号。

如图5、图24和图29所示，因采用两个导电图案层来形成像素电路100a的第一电源线PL1、以及初始化线INT1。第一电源线PL1、以及初始化线INT1沿第一方向Y延伸的部分均分段形成。第一电源线PL1、以及初始化线INT1沿第二方向X延伸的部分均位于第二导电图案层LY2。

如图5、图24和图29所示，信号连接线412包括第一电源连接线PL12、初始化连接线INT12至少之一。

例如，如图24和图29所示，显示基板还包括：数据线DT，数据线DT被配置为向子像素100提供数据电压，信号连接线412和数据线DT至少之一在衬底基板BS上的正投影与多个子像素100中的至少一个子像素的像素开口P0在衬底基板BS上的正投影交叠。

在进行喷墨打印时，子像素100的像素开口P0的底面（即，发光元件的第一电极E1）越平坦，越能减轻或避免色偏，显示基板的显示效果越好。

位于第二导电图案层LY2中的数据线DT或信号连接线412位于像素开口P0的正下方的部分可以起到垫平的作用，以提升显示品质。

例如，信号连接线412包括第一电源线PL1的沿第一方向Y延伸的部分、初始化线的沿第一方向Y延伸的部分至少之一。

例如，如图5、图24和图29所示，信号连接线412和信号传输线411通过过孔相连。

例如，如图5、图24和图29所示，为了垫平子像素100的像素开口P0的底面，显示基板还包括：信号传输线512，信号传输线512被配置为向子像素100提供电压信号，信号传输线512沿第二方向X延伸，信号传输线512在衬底基板BS上的正投影与多个子像素100中的至少一个子像素的像素开口P0在衬底基板BS上的正投影交叠。从而，利于喷墨打印时墨水的纵向流平，减小上下视角的色偏。

例如，参考图5、图24和图29，信号传输线512包括栅线G1、栅线G2、和初始化线INT11的沿第二方向X延伸的部分中的至少一个。

在本公开的实施例中，像素电路100a也可以不设置复位晶体管T4和发光控制晶体管T5中的至少一个，像素电路100a的结构也不限于图中所示，可以根据需要进行设置。

在本公开的实施例的附图中，以子像素的像素开口P0在衬底基板上的正投影与过孔VH在衬底基板上的正投影不交叠为例进行说明，但在其他的实施例中，也可以使得子像素的像素开口P0在衬底基板上的正投影与过孔VH在衬底基板上的正投影交叠。

例如，本公开的实施例，可通过背板膜层设计，例如第二导电图案层中的元件的设计，来适配子像素的不同尺寸的像素开口，以提高发光功能层的平坦度，进而减轻显示基板左右视角的色偏。

由于发不同颜色光的子像素的发光效率不同，可以通过调节子像素的像素开口的尺寸，调节存储电容的第三极板的尺寸，以及使得开口和信号线交叠来减轻色偏并提升显示品质。

例如，在本公开的实施例中，元件的厚度是指该元件的在垂直于衬底基板的方向上的尺寸。

例如，在一些实施例中，第一子像素101的像素开口P0的在第二方向X上的尺寸为28-36微米，第二子像素102的像素开口P0的在第二方向X上的尺寸为30-38微米，第三子像素103的像素开口P0的在第二方向X上的尺寸为68-74微米。当然，子像素100的像素开口P0的尺寸不限于此，可根据需要而定。

例如，参考图6，绝缘层ISL包括钝化层PVX和平坦化层PLN，钝化层PVX的材料包括无机绝缘材料，平坦化层PLN的材料包括有机绝缘材料。例如，平坦化层PLN的厚度为3-7微米。

本公开的实施例提供的显示基板，可以将左右视角下的色偏降低至小于0.015。另外，在本公开的实施例提供的显示基板中，通过使得子像素的像素开口与信号连接线交叠（设计纵向布线的位置），第二子像素（绿色子像素）的色偏问题明显改善，左右60度视角下的偏差较小。

在通常的喷墨打印产品中，平坦化层PLN的厚度比蒸镀产品要厚，然而，本公开的实施例提供的显示基板，通过背板设计，可以有限减薄平坦化层的厚度。进而缩小过孔VH的宽度，以显著改善色偏。例如，在本公开的实施例中，平坦化层的厚度为3-7微米。

例如，图6所示的绝缘层ISL可以由无机材料层或有机材料层，或者有机材料层和有机材料层构成。绝缘层ISL中的过孔的制备也不限制于一次制作，为减小过孔直径，采用多次制备套孔的形式，以利于发光功能层的平坦，进而减小色偏。例如，最上层的过孔的直径与子像素的像素开口的宽度之比小于0.3。子像素的像素开口的宽度可指子像素的像素开口的在第二方向X上的最大尺寸。

例如，栅线G1可称作第一栅线，栅线G2可称作第二栅线，栅线G4可称作第三栅线，复位晶体管T2可称作第一复位晶体管，复位晶体管T4可称作第二复位晶体管。该情况下，显示基板还包括：数据线、第一栅线、第二栅线、第三栅线、第一电源线、第一初始化线以及第二初始化线，其中，数据线被配置为向像素电路提供数据电压，第一栅线被配置为向像素电路提供扫描信号，第二栅线被配置为向像素电路提供第一复位控制信号，第三栅线被配置为向像素电路提供第二复位控制信号，第一电源线被配置为向像素电路提供第一电压信号，第一初始化线被配置为向像素电路提供第一初始化信号，第二初始化线被配置为向像素电路提供第二初始化信号，像素电路还包括数据写入晶体管、第一复位晶体管、以及第二复位晶体管，数据写入晶体管的第一极与数据线相连，数据写入晶体管的栅极与第一栅线相连，数据写入晶体管的第二极与驱动晶体管的栅极相连；第一复位晶体管的第一极与第一初始化线相连，第一复位晶体管的第二极与驱动晶体管的栅极相连，第一复位晶体管的栅极与第二栅线相连；第二复位晶体管的第一极与第二初始化线相连，第二复位晶体管的第二极与发光元件的第一电极相连，第二复位晶体管的栅极与第三栅线相连；第一电源线包括沿第二方向延伸的第一电源信号线和沿第一方向延伸的第一电源连接线，第一电源信号线和第一电源连接线相连；第一初始化线包括沿第二方向延伸的第一初始化信号线和沿第一方向延伸的第一初始化连接线，第一初始化信号线和第一初始化连接线相连；第二初始化线包括沿第二方向延伸的第二初始化信号线和沿第一方向延伸的第二初始化连接线，第二初始化信号线和第二初始化连接线相连；第一电源连接线、第一初始化连接线、以及第二初始化连接线中的至少之一在衬底基板上的正投影与子像素的像素开口在衬底基板上的正投影交叠。

例如，栅线G5可称作第四栅线，显示基板还包括：第四栅线和发光控制晶体管，第四栅线被配置为向发光控制晶体管提供发光控制信号，驱动晶体管的第二极通过发光控制晶体管连接至第一电源线。

例如，各晶体管的有源层可包括源极区域、漏极区域以及位于源极区域和漏极区域之间的沟道。例如，沟道具有半导体特性；源极区域和漏极区域在沟道的两侧，并且可掺杂有杂质，并因此具有导电性，可分别作为晶体管的第一极和第二极，晶体管的第一极和第二极之一为源极，晶体管的第一极和第二极之另一为漏极。

例如，用于制作有源层的半导体层（半导体图形）的材料可以包括氧化物半导体、有机半导体或非晶硅、多晶硅等，例如，氧化物半导体包括金属氧化物半导体（例如氧化铟镓锌（IGZO）），多晶硅包括低温多晶硅或者高温多晶硅等，本公开的实施例对此不作限定。需要说明的是，上述的源极区域和漏极区域可为掺杂有n型杂质或p型杂质的区域，本公开的实施例对此不作限制。

例如，衬底基板BS、缓冲层BL、阻隔层BR、栅绝缘层GI、层间绝缘层ILD、平坦化层PLN、以及像素限定层PDL均采用绝缘材料制作。例如，衬底基板BS包括聚酰亚胺等柔性材料，但不限于此。缓冲层BF、阻隔层BR、栅绝缘层GI、层间绝缘层ILD至少之一采用无机绝缘材料或有机绝缘材料制作。例如，无机绝缘材料包括氧化硅、氮化硅、氮氧化硅等，有机绝缘材料包括树脂，但不限于此。例如，像素限定层PDL、平坦化层PLN可采用有机材料制作，例如，有机材料包括树脂，但不限于此。

例如，第一导电图案层LY1和第二导电图案层LY2均采用金属材料制作，具体的材料可根据需要而定。例如，第一导电图案层LY1的材料均包括钼（Mo）。第二导电图案层LY2的材料包括钛（Ti）和铝（Al），可采用Ti/Al/Ti三层叠加的结构，但不限于此。

例如，发光元件的第一电极E1的材料包括导电材料，例如，包括银（Ag）或氧化铟锡（ITO）至少之一，但不限于此。例如，发光元件的第一电极E1为ITO/Ag/ITO三层叠加的结构，但不限于此。在另一些实施例中，发光元件的第一电极E1的材料包括铝（Al）和钨的氧化物（WOx），例如，第一电极E1包括铝层和钨的氧化物层的叠层，且铝层比钨的氧化物层更靠近衬底基板。

例如，发光元件的第二电极E2的材料包括导电材料，例如，包括银（Ag），但不限于此。

在本公开的实施例中，各个单层的图形以及过孔可采用构图工艺制作。例如，形成特定的图形包括形成薄膜，在薄膜上形成光刻胶图形，以光刻胶图形为掩膜版对薄膜进行构图以形成该特定的图形。第一导电图案层LY1、第二导电图案层LY2、第一电极层LY3、第三导电图案层LY4以及绝缘层中的过孔等均可以采用该方法形成。而对于有源层LY0，可先形成半导体图形，采用掺杂工艺进行掺杂，使得半导体图形形成包括沟道、源极区和漏极区的有源层，在有源层上形成绝缘层，在绝缘层上形成第一导电图案层LY1，再依次形成后续膜层。

需要说明的是，本公开的实施例提供的一种显示基板的子像素的布局不限于图5所示，可在图5的基础上进行变换以形成其他的布局图。以上以子像素为4T1C的像素电路为例进行说明，但本公开的实施例不限于此。例如，各个子像素101还可以包括其他数量的晶体管或其他数量的电容，像素电路在通过数据线传输的数据信号和通过栅线传输的栅极扫描信号和发光控制信号线提供的发光控制信号的控制下工作，以驱动发光元件发光从而实现显示等操作。

需要说明的是，本公开的实施例对像素电路包括的薄膜晶体管的个数以及电容的个数不做限定。

本公开的实施例提供的显示基板可以采用其他适合的布局图，布线方式不限于图中所示。

本公开至少一实施例提供一种显示装置，包括上述任一项显示基板。显示装置可为大尺寸的显示装置，采用喷墨打印工艺制作发光功能层中的至少一个膜层。

例如，显示装置可为有机发光二极管显示装置。显示装置可以为包括有机发光二极管显示器件的电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (55)

1.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，所述第二极板在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，

其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

2.根据权利要求1所述的显示基板，其中，所述存储电容还包括第三极板，所述第三极板和所述第二极板彼此相连，所述第三极板和所述第二极板分设在所述第一极板的两侧。

3.根据权利要求1所述的显示基板，其中，所述第二极板包括第一板状部，所述第一板状部与所述驱动晶体管的沟道为一体结构。

4.根据权利要求3所述的显示基板，其中，所述第二极板还包括第二板状部，所述第一板状部和所述第二板状部彼此隔开，所述第一板状部的面积大于所述第二板状部的面积，或所述第一板状部和所述第二板状部均与所述驱动晶体管的沟道相连。

5.根据权利要求1-4任一项所述的显示基板，其中，所述驱动晶体管的沟道为半导体材料，所述第二极板的材料为与所述驱动晶体管的沟道相同的半导体材料经掺杂而得的导体。

6.根据权利要求1-4任一项所述的显示基板，其中，所述驱动晶体管的沟道沿第一方向延伸，所述像素开口具有沿所述第一方向延伸的中轴线，所述像素开口沿第二方向的最大尺寸为W0，所述第一方向与所述第二方向相交，所述驱动晶体管的沟道到所述中轴线的距离为D1，2*D1/W0的取值范围为[0.2，0.4]或[0.6，0.8]。

7.根据权利要求6所述的显示基板，还包括位于所述存储电容的一侧的多条信号线，其中，所述信号线沿所述第二方向延伸，所述多条信号线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，其中，所述像素开口沿所述第一方向的尺寸为H0，所述多条信号线的距离最远的边缘在所述第一方向上的距离为Hs，L/(H0-Hs)的取值范围为[0.16，0.61]。

8.根据权利要求7所述的显示基板，还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，

所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，

所述多条信号线包括所述第一栅线、所述第二栅线、以及所述第一初始化线。

9.根据权利要求1-4任一项所述的显示基板，其中，所述像素开口的面积为S0，所述第二极板和所述第一极板的正对面积与所述驱动晶体管的沟道的面积之和为Ss，Ss和S0的关系满足：Ss=A*S0+B，A的取值范围为[0.42，0.82]，B的取值范围为[-2700，-3100]。

10.根据权利要求2所述的显示基板，其中，所述像素开口在所述衬底基板上的正投影与所述第三极板在所述衬底基板上的正投影交叠，

所述第三极板包括沿第一方向延伸的第一边缘和沿所述第一方向延伸的第二边缘，所述像素开口包括沿所述第一方向延伸的第一边缘和沿所述第一方向延伸的第二边缘，

所述第三极板的第一边缘比所述第三极板的第二边缘更靠近所述像素开口的第一边缘，所述第三极板的第二边缘比所述第三极板的第一边缘更靠近所述像素开口的第二边缘，

所述子像素满足如下公式：

△U=|U02-U01|，U01为在第一视角下的色度坐标点与在0度视角下的色度坐标点的坐标距离，U02为在第二视角下的色度坐标点与在所述0度视角下的色度坐标点的坐标距离，△U为U02和U01的差值的绝对值，所述在0度视角下的色度坐标点为在所述显示基板的中心所在的法线处的色度坐标点，所述第一视角和所述第二视角分设在所述法线的相对的两侧且与所述法线的夹角的数值相等，

且△U≤0.0020。

11.根据权利要求10所述的显示基板，还包括第一电源线，其中，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述第一电源连接线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第三极板和所述第一极板的正对面积为Sc1，所述第三极板在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影的交叠面积为Sc2，Sc2/Sc1≥0.9；

所述第一电源连接线的宽度为W1，所述第一电源连接线与所述像素开口的交叠宽度为W2，W2/W1≥0.9。

12.根据权利要求11所述的显示基板，其中，所述像素开口沿所述第二方向的最大尺寸为W0，2×W2/W0的取值范围为[0.71，0.99]，

且跨压Uc/尺寸Lg的取值范围为[0.32，0.74]，所述跨压Uc为所述发光元件的跨压，所述跨压Uc的单位为伏特，所述尺寸Lg为所述显示基板的对角线的长度，所述尺寸Lg的单位为英寸。

13.根据权利要求11所述的显示基板，其中，所述像素开口具有沿所述第一方向延伸的中轴线，所述第一电源连接线到所述中轴线的最小距离为Xd1，所述第三极板到所述中轴线的最小距离为Xd2，Xd1/Xd2的取值范围为[0.9，1.1]。

14.根据权利要求10所述的显示基板，还包括位于所述存储电容一侧的多条信号线，其中，所述多条信号线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述多条信号线沿第一方向排列，所述信号线沿第二方向延伸，其中，所述第一方向与所述第二方向相交，所述第三极板和与其最靠近所述信号线的距离为Xd3，所述信号线的线宽为Xd4，Xd3/Xd4的取值范围为[0.9，1.1]。

15.根据权利要求10所述的显示基板，还包括第一电源线，其中，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述像素开口具有沿所述第一方向延伸的中轴线，所述第一电源连接线到所述中轴线的最小距离为Xd1，所述第一电源连接线到所述第三极板之间的最小距离为Xd0，DP=|Xd1-Xd0|/2，所述像素开口沿所述第二方向的最大尺寸为W0，DP/W0的取值范围为[0.01，0.19]。

16.根据权利要求10所述的显示基板，还包括第一信号线，其中，所述第一信号线沿第一方向延伸，所述子像素包括在第二方向上相邻的第一子像素和第二子像素，所述第一方向与所述第二方向相交，所述第一信号线被配置为向所述第一子像素的所述像素电路提供数据信号，所述第一子像素的像素开口和所述第二子像素的像素开口间隔设置，所述第一信号线位于所述第一子像素的像素开口和所述第二子像素的像素开口之间。

17.根据权利要求16所述的显示基板，其中，所述第一子像素的像素开口和所述第二子像素的像素开口与所述第一信号线之间的最小距离分别为Xa1和Xa2，Xa1/Xa2的取值范围为[0.8，1.2]。

18.根据权利要求16所述的显示基板，还包括第二信号线，其中，所述第二信号线沿所述第一方向延伸，所述第一信号线和所述第二信号线位于同一个所述第三极板的相对的两侧，所述第二信号线在所述衬底基板上的正投影与所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

19.根据权利要求18所述的显示基板，其中，所述第三极板和所述第二信号线之间的间距为Xa3，所述第三极板和所述第一信号线之间的间距为Xa4，Xa3/Xa4的取值范围为[0.8，1.2]。

20.根据权利要求18所述的显示基板，还包括第三信号线，其中，所述第三信号线沿所述第一方向延伸，

所述第三信号线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影交叠，

所述第一子像素的第三极板和所述第三信号线之间的最小距离为Xa5，所述第三信号线到所述第一信号线之间的最小距离为Xa6，Xa5/Xa6的取值范围为[0.8，1.2]。

21.根据权利要求20所述的显示基板，其中，所述第一信号线包括数据线，所述第二信号线和所述第三信号线中至少之一包括第一电源连接线。

22.根据权利要求1-4任一项所述的显示基板，还包括数据线和第一电源线，其中，所述数据线被配置为向所述像素电路提供数据电压，所述数据线沿第一方向延伸，

所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿所述第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，

所述子像素包括在所述第二方向上相邻的第一子像素和第二子像素，所述第一电源连接线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影交叠，并且与所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

23.根据权利要求22所述的显示基板，其中，两条数据线分设在所述第一电源连接线的两侧，所述两条数据线在所述衬底基板上的正投影分别与所述第一子像素的像素开口和所述第二子像素的像素开口在所述衬底基板上的正投影交叠。

24.根据权利要求22所述的显示基板，其中，两条数据线分设在所述第一电源连接线的两侧，所述两条数据线在所述衬底基板上的正投影与所述第一子像素的像素开口在所述衬底基板上的正投影不交叠，并且与所述第二子像素的像素开口在所述衬底基板上的正投影不交叠。

25.根据权利要求1-4任一项所述的显示基板，还包括第一电源线，其中，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线包括沿第一方向延伸的第一电源连接线和沿第二方向延伸的第一电源信号线，所述第一电源连接线在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述像素开口沿所述第二方向的最大尺寸为W0，

所述子像素包括在所述第二方向上相邻的第一子像素和第二子像素，

两条第一电源连接线之一在所述第二方向上的尺寸为Xb1，两条第一电源连接线之另一在所述第二方向上的尺寸为Xb2，

(Xb1+Xb2)/W0的取值范围为[0.08，0.48]。

26.根据权利要求1-4任一项所述的显示基板，还包括驱动电路，其中，所述驱动电路位于所述显示基板的一侧，远离所述驱动电路的子像素具有第一亮度L1；靠近所述驱动电路的子像素具有第二亮度L2，并且|L1-L2|的取值范围为[1，9]。

27.根据权利要求1-4任一项所述的显示基板，还包括两个驱动电路，其中，所述两个驱动电路分别位于所述显示基板的显示区的相对的两侧，在所述显示基板的中轴线处的子像素具有第三亮度L3，靠近所述两个驱动电路之一的子像素具有第四亮度L4，所述显示基板的中轴线的延伸方向与所述驱动电路的延伸方向相同，并且，|L3-L4|的取值范围为[1，9]。

28.根据权利要求1-4任一项所述的显示基板，其中，

在第一方向上相邻的两个像素开口之间设置第一限定部，在第二方向上相邻的两个像素开口之间设置第二限定部，所述第一方向与所述第二方向相交；

所述第一限定部的厚度为H1，所述第二限定部的厚度为H2，H1≠H2。

29.根据权利要求28所述的显示基板，其中，H1小于H2。

30.根据权利要求1-4任一项所述的显示基板，还包括绝缘层、阻挡坝和封装层，其中，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，

所述封装层被配置为封装所述发光元件，

所述封装层包括无机封装薄膜和有机封装薄膜的叠层，

所述封装层的外侧设有封装胶，

所述绝缘层包括平坦化层，所述平坦化层包括第一平坦部和第二平坦部，所述第一平坦部和所述第二平坦部之间设有凹槽，

所述阻挡坝位于所述显示基板的显示区的外围，所述阻挡坝在所述衬底基板上的正投影覆盖所述凹槽在所述衬底基板上的正投影。

31.根据权利要求1-4任一项所述的显示基板，还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，

所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，

所述显示基板在靠近其边缘处设有虚设子像素，所述虚设子像素具有虚设驱动晶体管和第一虚设复位晶体管，所述第一虚设复位晶体管和所述虚设驱动晶体管的栅极相连，

所述第一虚设复位晶体管与所述第一初始化线断开。

32.根据权利要求31所述的显示基板，还包括虚设数据线，其中，所述虚设数据线沿第一方向延伸，所述虚设数据线与所述数据线彼此绝缘，

所述虚设子像素包括在第二方向上相邻的至少两个虚设子像素，

所述至少两个虚设子像素的虚设数据线彼此相连。

33.根据权利要求32所述的显示基板，其中，所述虚设数据线与恒定电压端相连以被配置为提供恒定的电压。

34.根据权利要求32所述的显示基板，其中，所述至少两个虚设子像素包括第一虚设子像素、第二虚设子像素、以及第三虚设子像素，

所述第一虚设子像素、所述第二虚设子像素、以及所述第三虚设子像素的三条虚设数据线彼此相连。

35.根据权利要求31所述的显示基板，还包括第一电源线，其中，所述像素电路还包括发光控制晶体管，所述发光控制晶体管的第一极与所述第一电源线相连，所述发光控制晶体管的第二极与所述驱动晶体管的第二极相连，

所述虚设子像素还包括虚设发光控制晶体管，所述虚设发光控制晶体管的第一极与所述第一电源线断开，所述虚设发光控制晶体管的第二极与所述虚设驱动晶体管的第二极相连。

36.根据权利要求1-4任一项所述的显示基板，还包括像素限定层，其中，所述像素限定层包括限定部，所述像素开口由所述限定部限定，所述发光元件包括第一电极和发光功能层，所述像素限定层被配置为暴露所述第一电极的至少一部分，

所述发光功能层覆盖所述限定部的侧壁。

37.根据权利要求36所述的显示基板，其中，所述发光元件还包括第二电极，所述发光功能层位于所述第一电极和所述第二电极之间，所述第二电极与所述限定部的顶壁接触。

38.根据权利要求36所述的显示基板，还包括绝缘层，其中，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，所述限定部包括第一限定部和第二限定部，所述第一限定部的厚度小于所述第二限定部的厚度，所述过孔在所述衬底基板上的正投影与所述第一限定部在所述衬底基板上的正投影交叠。

39.根据权利要求38所述的显示基板，还包括虚设像素限定层，其中，所述虚设像素限定层包括多个虚设限定部，所述虚设限定部的延伸方向与所述第二限定部的延伸方向相同，两个相邻虚设限定部之间的间距大于两个相邻第二限定部之间的间距。

40.根据权利要求39所述的显示基板，其中，两个相邻虚设限定部之间的间距为两个相邻第二限定部之间的间距的2-20倍。

41.根据权利要求1-4任一项所述的显示基板，还包括第二复位晶体管、第二初始化线和初始化总线，其中，所述初始化总线设在所述显示基板的显示区的外侧，

所述第二复位晶体管的第一极通过所述第二初始化线与与所述初始化总线相连，所述第二复位晶体管的第二极通过所述驱动晶体管与所述发光元件相连，

所述第二复位晶体管与一行子像素相连，对于同一行子像素，所述第二复位晶体管的数量小于所述子像素的数量。

42.根据权利要求41所述的显示基板，还包括发光控制晶体管、第一电源线和第一电源总线，其中，所述第一电源线被配置为向所述像素电路提供第一电压信号，所述第一电源线和所述第一电源总线相连，

所述发光控制晶体管的第一极与所述第一电源线相连，所述发光控制晶体管的第二极与所述驱动晶体管的第二极相连，

一行子像素的发光控制晶体管的数量小于该行子像素的数量。

43.根据权利要求42所述的显示基板，其中，一行子像素的发光控制晶体管的数量大于第二复位晶体管的数量。

44.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，

其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积，Uc为所述发光元件的跨压，P为所述子像素的功耗。

45.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

在第一方向上相邻的两个像素开口之间设置第一限定部，在第二方向上相邻的两个像素开口之间设置第二限定部，所述第一方向与所述第二方向相交；

所述第一限定部的厚度为H1，所述第二限定部的厚度为H2，H1≠H2；

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，

其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

46.根据权利要求45所述的显示基板，其中，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，

其中，Uc为所述发光元件的跨压，P为所述子像素的功耗。

47.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

所述显示基板还包括绝缘层、阻挡坝和封装层，其中，所述发光元件包括第一电极、第二电极以及位于所述第一电极和所述第二电极之间的发光功能层，所述发光元件的第一电极通过贯穿所述绝缘层的过孔与所述像素电路相连，

所述封装层被配置为封装所述发光元件，

所述封装层包括无机封装薄膜和有机封装薄膜的叠层，

所述封装层的外侧设有封装胶，

所述绝缘层包括平坦化层，所述平坦化层包括第一平坦部和第二平坦部，所述第一平坦部和所述第二平坦部之间设有凹槽，

所述阻挡坝位于所述显示基板的显示区的外围，所述阻挡坝在所述衬底基板上的正投影覆盖所述凹槽在所述衬底基板上的正投影；

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，

其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

48.根据权利要求47所述的显示基板，其中，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，Uc为所述发光元件的跨压，P为所述子像素的功耗。

49.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

50.根据权利要求49所述的显示基板，其中，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，Uc为所述发光元件的跨压，P为所述子像素的功耗。

51.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

所述显示基板还包括数据线、第一栅线、第二栅线、以及第一初始化线，其中，所述像素电路还包括数据写入晶体管和第一复位晶体管，所述数据写入晶体管的第一极与所述数据线相连，所述驱动晶体管的栅极与所述数据写入晶体管的第二极相连，所述数据写入晶体管的栅极与所述第一栅线相连，

所述第一复位晶体管的第一极与所述第一初始化线相连，所述第一复位晶体管的第二极与所述驱动晶体管的栅极相连，所述第一复位晶体管的栅极与所述第二栅线相连，

所述显示基板在靠近其边缘处设有虚设子像素，所述虚设子像素具有虚设驱动晶体管和第一虚设复位晶体管，所述第一虚设复位晶体管和所述虚设驱动晶体管的栅极相连，

所述第一虚设复位晶体管与所述第一初始化线断开；

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，

其中，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

52.根据权利要求51所述的显示基板，其中，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，Uc为所述发光元件的跨压，P为所述子像素的功耗。

53.一种显示基板，包括：衬底基板和设置在所述衬底基板上的多个子像素；

所述子像素包括：

像素电路，包括驱动晶体管和存储电容，所述存储电容包括第一极板和第二极板，所述存储电容的第一极板与所述驱动晶体管的栅极相连，所述存储电容的第二极板与所述驱动晶体管的第一极相连；以及

发光元件，与所述像素电路电连接，所述像素电路被配置为驱动所述发光元件，

其中，所述子像素包括像素开口，所述像素开口被配置为限定所述子像素的发光区，

所述存储电容在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，所述驱动晶体管的沟道在所述衬底基板上的正投影与所述像素开口在所述衬底基板上的正投影交叠，

所述第二极板与所述驱动晶体管的沟道同层设置，所述第二极板比所述第一极板更靠近所述衬底基板，

所述显示基板还包括像素限定层，其中，所述像素限定层包括限定部，所述像素开口由所述限定部限定，所述发光元件包括第一电极和发光功能层，所述像素限定层被配置为暴露所述第一电极的至少一部分，

所述发光功能层覆盖所述限定部的侧壁，

所述显示基板满足如下关系：(W*L+S2)*M1/M2的取值范围为[0.014，0.133]，且S2/(W*L)的取值范围为[2.82，28.85]，

其中，W为所述驱动晶体管的沟道的宽度，L为所述驱动晶体管的沟道的长度，S2为所述第二极板和所述第一极板的正对面积，M1为所述显示基板的像素开口的个数，M2为所述显示基板的面积。

54.根据权利要求53所述的显示基板，其中，所述显示基板满足如下关系：P=k0*(W/L)*Uc，其中，k0的取值范围为[2.8*E-07，5.8*E-06]，Uc为所述发光元件的跨压，P为所述子像素的功耗。

55.一种显示装置，包括根据权利要求1-54任一项所述的显示基板。