CN115631782A - 一种存储装置及其数据检测方法 - Google Patents
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Abstract
本发明提供一种存储装置及其数据检测方法，存储装置包括：至少一个随机存储器；以及主控制器，与随机存储器电性连接，主控制器包括：写入模块，用以向随机存储器上的两个不同地址写入模式数据；读取模块，用以在随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同地址上的数值数据；以及处理器模块，用以在每个地址上，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。本发明可提高随机存储器及其应用存储设备的产品质量。
Description
技术领域
本发明涉及数据检测领域，特别是涉及一种存储装置及其数据检测方法。
背景技术
在eMMC（Embedded Multi Media Card，嵌入式多媒体卡）等存储设备中，主要包括主控芯片和NAND闪存。其中，RAM（Random Access Memory，随机存储器）是主控芯片的一个重要组成部分，随机存储器的好坏直接影响主控芯片的性能。在目前对随机存储器的检测方法中，是直接通过对单个存储地址进行检测处理。但是，在一个随机存储器中，在将一个数据写入一个存储地址时，如果另一个存储地址的数据也发生了变化，则表明该随机存储器发生了故障。但是现有技术无法将上述的故障情况进行检测，因此存在待改进之处。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种存储装置及其数据检测方法，用于解决现有技术随机存储器在数据存储时发生存储故障的问题。
为实现上述目的及其他相关目的，本发明提供一种存储装置，包括：
至少一个随机存储器；以及
主控制器，与所述随机存储器电性连接，所述主控制器包括：
写入模块，用以向所述随机存储器上的两个不同地址写入模式数据；
读取模块，用以在所述随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同所述地址上的数值数据；以及
处理器模块，用以在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，在随机存储器的每个地址上，当处理器模块判断数值数据与模式数据相同时，判断所述随机存储器正常；
当所述处理器模块判断所述数值数据与所述模式数据不同时，判断所述随机存储器故障。
在本发明一实施例中，在随机存储器的两个不同地址上，处理器模块控制写入模块向两个不同所述地址写入多组模式数据，根据数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，在随机存储器的两个不同地址上，以第一个所述地址为固定地址，两个不同所述地址之间为间隔地址，所述间隔地址的长度为递增的整数字节；
处理器模块控制写入模块向所述固定地址写入第一模式数据，所述处理器模块控制所述写入模块向第二个所述地址写入第二模式数据，并根据数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，在随机存储器的两个不同地址上，以地址增加的方向为第一方向，以地址减小的方向为第二方向；
在第一时间，处理器模块控制写入模块向所述随机存储器第一方向的两个不同所述地址写入模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障；
在第二时间，所述处理器模块控制所述写入模块向所述随机存储器第二方向的两个不同所述地址写入模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
本发明还提出一种存储装置的数据检测方法，包括：
通过写入模块向随机存储器上的两个不同地址写入模式数据；
通过读取模块在所述随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同所述地址上的数值数据；
通过处理器模块在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在随机存储器的每个所述地址上，判断所述数值数据与所述模式数据是否相同；
当所述数值数据与所述模式数据相同时，所述处理器模块判断所述随机存储器正常；
当所述数值数据与所述模式数据不相同时，所述处理器模块判断所述随机存储器故障。
在本发明一实施例中，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在随机存储器的两个不同地址上，写入多组模式数据；
根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在随机存储器的两个不同地址上，将第一个地址设定为固定地址，向所述固定地址写入第一模式数据；
将与所述固定地址间隔为递增整数字节的地址设定为第二个地址，向第二个所述地址写入第二模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
在本发明一实施例中，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在随机存储器的两个不同地址上，将地址增加的方向设定为第一方向，将地址减小的方向设定为第二方向；
在第一时间，向所述随机存储器第一方向的两个不同所述地址写入模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障；
在第二时间，向所述随机存储器第二方向的两个不同所述地址写入模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
如上所述，本发明的一种存储装置及其数据检测方法，具有以下有益效果：可以直接检测出单个存储地址出现故障的现象，也可以检测出两个存储地址之间相互影响出现故障的现象，以提高随机存储器及其应用存储设备的产品质量。
附图说明
图1显示为本发明的一种存储装置的结构示意图。
图2显示为本发明的一种存储装置中随机存储器的结构示意图。
图3显示为本发明的一种存储装置数据检测方法的一流程示意图。
图4显示为本发明的一种存储装置数据检测方法的又一流程示意图。
图5显示为本发明的一种存储装置数据检测方法的又一流程示意图。
图6显示为本发明的一种存储装置数据检测方法的又一流程示意图。
图7显示为本发明的一种存储装置数据检测方法的又一流程示意图。
图8显示为本发明的一种存储装置数据检测方法的判断步骤示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。
请参阅图1至图8。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图1至图8，本发明提供一种存储装置及其数据检测方法，可应用在eMMC（Embedded Multi Media Card，嵌入式多媒体存储器）、UFS（Universal Flash Storage，通用闪存存储器）、SSD（Solid State Disk或Solid State Drive，固态存储器）等存储芯片领域，在eMMC、UFS、SSD等存储芯片中集成有RAM（Random-Access Memory，随机存储器），本发明提出的存储装置及其数据检测方法，可保障RAM随机存储器的产品质量，以提高eMMC、UFS、SSD等存储芯片的产品竞争力。下面通过具体的实施例进行详细的描述。
请参阅图1所示，在一些实施例中，本发明提出一种存储装置，可包括随机存储器10和主控制器20，随机存储器10和主控制器20电性连接。随机存储器10的数量可至少为一个，随机存储器10可为静态随机存储器（SRAM，Static Random-Access Memory），随机存储器10还可为动态随机存储器（DRAM，Dynamic Random Access Memory）。当随机存储器10的数量为多个时，一部分随机存储器10可为静态随机存储器，另一部分随机存储器10可为动态随机存储器。主控制器20可用于检测随机存储器10在数据存储时是否发生故障。
请参阅图1所示，在一些实施例中，例如在eMMC存储芯片对SRAM测试过程中，当随机存储器10为SRAM时，随机存储器10可包括存储单元阵列11、行/列地址译码器12、灵敏放大器和写入电路13、控制电路14和缓冲/驱动电路15。其中，存储单元阵列11由存储单元按行和列排列组成，每个存储单元对应一个唯一的地址，地址由行和列的交叉进行定义，而且每一个地址和一个特定的数据输入输出端口相连。每一个存储单元都有自己独特的地址，可通过外围的行/列译码器12选中相应的单元进行读写操作。行/列译码器12可包括行译码电路和列译码电路，通过行译码电路和列译码电路的共同作用，可用于从存储单元阵列11中选出相应的存储单元进行读写操作。灵敏放大器和写入电路13用来对数据进行读写操作。在数据读出过程中，由于位线过长使得从存储单元中读出的信号很弱，需要用灵敏放大器来放大信号，加快数据的读出过程，写入电路用来进行数据的输入。控制电路14用来控制数据的读写以及译码过程，可通过相应的控制信号来控制数据的读写操作。例如，控制电路14可通过读使能信号来控制数据的读操作，控制电路14可通过写使能信号来控制数据的写操作。缓冲/驱动电路15可将源电压转换为控制电路14所需要的电压。
请参阅图1所示，在一些实施例中，主控制器20可包括写入模块21、读取模块22和处理器模块23，其中，处理器模块21可分别与写入模块21、读取模块22电性连接。处理器模块21可为中央处理器（CPU，central processing unit），处理器模块21作为运算与控制核心，可包括控制器、运算器、高速缓冲存储器以及总线，总线可用于实现控制器、运算器、高速缓冲存储器之间数据、控制。处理器模块21时信息处理、程序运行的执行单元，例如处理器模块21可用于控制写入模块21向随机存储器10写入数据，处理器模块21还可用于控制读取模块22从随机存储器10处读取数据。
请参阅图1所示，在一些实施例中，写入模块21可向随机存储器上的两个不同地址写入模式（pattern）数据，模式数据是预先设定的，写入模块21将模式数据写入随机存储器10的一个地址上，通过在该地址上的数值数据与写入的模式数据比较比较，以判断出随机存储器10在该地址上是否发生了存储故障。本发明中，在写入模块21将模式数据写入随机存储器10的两个不同地址后，通过比较两个不同地址上的数值数据与写入的模式数据是否相同，以判断出随机存储器10上的两个不同地址之间是否存在相互影响，并进一步的判断出随机存储器10是否发生故障。例如，模式数据可为0xFFFFFFFF、0x00000000、0x5A5A5A5A、0xA5A5A5A5、0x33CC33CC、0xCC33CC33、0x55B56294、0x55282827、0x4B4B4B4B、0x96966969、0x2D2D22DD、0x1E1EE1E1、0x78787788，并可根据实际存储大小进行改动。在随机存储器10上的两个不同地址经过写入模块21写入模式数据处理后，读取模块22可读取两个不同地址上的数值数据。在写入模块21向随机处理器10写入模式数据、读取模块22向随机存储器10读取数值数据后，处理器模块23可比较每个地址上的数值数据和写入模式数据的数值是否相同，以判断随机存储器10是否存在故障。例如，在随机存储器10的每个地址上，当处理器模块23比较数值数据与模式数据相同时，可判断随机存储器10正常，当处理器模块23比较数值数据与模式数据不相同时，可判断随机存储器10发生故障。
请参阅图1所示，在一些实施例中，由于随机存储器10上两个不同地址上对应的模式数据，是通过写入模块21按照顺序分别写入的。如果随机存储器10处于正常状态，即两个不同地址之间没有相互影响，也即在写入模块22向第二个地址写入模式数据时，第一个地址上的数值数据不会对第二地址上的数值数据产生影响。例如，在读取模块22对两个不同地址上的数值数据进行读取后，每个地址上的数值数据应该分别与写入每个地址的模式数据相同。如果随机存储器10处于故障状态，即两个不同地址之间产生相互影响，也即在写入模块22向第二个地址写入模式数据时，第一个地址上的数值数据对第二地址上的数值数据产生影响，或者写入模块22向第二个地址写入模式数据时，第二个地址上的数值数据对第一地址上的数值数据产生影响。在读取模块22对两个不同地址上的数值数据进行读取后，至少有一个地址上的数值数据与写入该地址的模式数据不同。例如，一个地址上的数值数据与写入该地址的模式数据相同，另一个地址上的数值数据与写入该地址的模式数据不同。再例如，每个地址上的数值数据与写入每个地址上的模式数据都不相同。
请参阅图1和图2所示，在一些实施例中，随机存储器10中，可包括起始地址、间隔地址、中间地址和结束地址，其中起始地址可表示为随机存储器10存储空间的起始位置，结束地址可表示为随机存储器10存储空间的结束位置，间隔地址和中间地址位于起始地址和结束地址之间。在写入模块21向随机存储器10写入模式数据的两个不同地址中，两个不同地址之间可为间隔地址。例如，可用起始地址作为第一个地址，可用中间地址作为第二个地址，第一个地址和第二地址之间为间隔地址，也即起始地址和中间地址之间为间隔地址。为了全面的检测随机存储器10上两个不同地址之间存在的相互影响关系，可通过控制随机存储器10上两个不同地址之间的间隔地址进行实现。例如，可将间隔地址最大可能的遍布所有情况，根据实际情况可将间隔地址设定为1byte（字节，一个字节通常8位长）、2byte、4byte、8 byte、16 byte、32 byte和64 byte等。
请参阅图1和图2所示，在一些实施例中，在随机存储器10的两个不同地址上，处理器模块23可控制写入模块21向随机存储器10写入多组模式数据。例如在0xFFFFFFFF、0x00000000、0x5A5A5A5A、0xA5A5A5A5、0x33CC33CC、0xCC33CC33、0x55B56294、0x55282827、0x4B4B4B4B、0x96966969、0x2D2D22DD、0x1E1EE1E1、0x78787788等多个模式数据中，处理器模块23可选取其中两个模式数据作为一组模式数据，控制写入模块21向随机存储器10写入该组模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器10是否发生故障。通过选取不同的模式数据，可增加对随机存储器10的测试质量，可保障随机存储器10在存储设备中后续使用过程中的产品质量。
请参阅图1和图2所示，在一些实施例中，在随机存储器10的两个不同地址上，可将第一个地址设定为固定地址，两个不同地址之间为间隔地址，可将间隔地址设定为以整数字节递增的地址。处理器模块23可控制写入模块21向固定地址写入第一模式数据，并且处理器模块23可控制写入模块21向第二个地址写入第二模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器10是否发生故障。以第一个地址为固定地址，将第二个地址与第一个地址的间隔地址不断递增的好处在于，可测试第一个地址和其他任何地址之间是否存在相互影响。可对随机存储器10上两个不同地址之间的相互影响进行全面的测试，保障了随机存储器10的产品质量。并且，在以第一个地址为固定地址，在其他任何地址与第一个地址之间没有相互影响的情况下，可将第一个地址相邻的另一地址作为固定地址。在另一地址作为固定地址的情况下，去测试另一地址与其他任何地址之间是否发生相互影响。以此类推，可全面的测试随机存储器10上两个不同地址之间的相互影响关系。
请参阅图1和图2所示，在一些实施例中，在随机存储器10的两个不同地址上，可将地址增加的方向设定为第一方向，以地址减少的方向为第二方向。在第一时间，处理器模块23可控制写入模块21向随机存储器10第一方向的两个不同的地址写入模式数据，根据数值数据与模式数据的比较结果，以判断所述随机存储器是否发生故障。在第二时间，处理器模块23可控制写入模块21向随机存储器10第二方向的两个不同地址写入模式数据，根据数值数据与模式数据的比较结果，以判断所述随机存储器10是否发生故障。在随机存储器10的两个不同地址上，在第一个地址上写入第一个模式数据，在第二地址上写入第二个模式数据，随机存储器10处于正常状态的情况下，仍存在第一个地址上写入第二个模式数据，第二个地址上写入第一个模式数据，随机存储器10处于故障状态。因此，为了更加全面的对随机存储器10进行测试，首先可先沿着起始地址到结束地址的方向，在随机存储器10的两个不同地址上写入模式数据以进行测试，然后可再沿着结束地址到起始地址的方向，在随机存储器10的两个不同地址上写入模式数据以进行测试。这样做的好处在于，可全面的测试随机存储器10上两个不同地址之间的相互影响关系，以保障随机存储器10产品的质量。
请参阅图3所示，在一些实施例中，本发明提出一种存储装置的数据检测方法，可应用在eMMC、UFS、SSD等存储芯片中集成RAM（Random-Access Memory，静态随机存储器）的检测领域。本发明提出的存储装置的数据检测方法，可保障RAM随机存储器的产品质量，以提高eMMC、UFS、SSD等存储芯片的产品竞争力。下面通过具体的实施例进行详细的描述。本发明提出的存储装置的数据检测方法，可包括如下的步骤：
步骤S10、通过写入模块向随机存储器上的两个不同地址写入模式数据。
步骤S20、通过读取模块在随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同地址上的数值数据。
步骤S30、通过处理器模块在每个地址上，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。
其中，步骤S10、通过写入模块向随机存储器上的两个不同地址写入模式数据。
在一些实施例中，随机存储器10可包括存储单元阵列、行/列地址译码器、缓冲/驱动电路和控制电路。其中，存储单元阵列由存储单元按行和列排列组成，每个存储单元对应一个唯一的地址，地址由行和列的交叉进行定义，而且每一个地址和一个特定的数据输入输出端口相连。每一个存储单元都有自己独特的地址，可通过外围的行/列译码器选中相应的单元进行读写操作。模式数据是预先设定的，写入模块21将模式数据写入随机存储器10的一个地址上，通过在该地址上的数值数据与写入的模式数据比较比较，以判断出随机存储器10在该地址上是否发生了存储故障。
步骤S20、通过读取模块在随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同地址上的数值数据。
在一些实施例中，在写入模块21将模式数据写入随机存储器10的两个不同地址后，通过读取模块对两个不同地址上的数值数据进行读取，比较两个不同地址上的数值数据与写入的模式数据是否相同，以判断出随机存储器10上的两个不同地址之间是否存在数值数据的相互影响，并进一步的判断出随机存储器10是否发生故障。
步骤S30、通过处理器模块在每个地址上，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。
请参阅图3所示，在一些实施例中，步骤S30可包括如下的步骤：
步骤S301、通过处理器模块在每个地址上，比较数值数据与模式数据是否相同。
步骤S302、当数值数据与模式数据相同时，处理器模块判断随机存储器处于正常状态。
步骤S303、当数值数据与模式数据相同时，处理器模块判断随机存储器处于故障状态。
请参阅图4所示，在一些实施例中，步骤S30可包括步骤S311和步骤S312，在步骤S311中，在随机存储器的两个不同地址上，写入多组模式数据。多个模式数据中，处理器模块23可选取其中两个模式数据作为一组模式数据，控制写入模块21向随机存储器10写入该组模式数据，以判断随机存储器10是否发生故障。通过选取不同的模式数据，可增加对随机存储器10的测试质量，可保障随机存储器10在存储设备中后续使用过程中的产品质量。在步骤S312中，比较数值数据与模式数据是否相同，以判断出随机存储器是否发生故障。
请参阅图5所示，在一些实施例中，步骤S30可包括步骤S321和步骤S322，在步骤S321中，在随机存储器的两个不同地址上，将第一个地址设定为固定地址，向固定地址写入第一模式数据。在步骤S322中，将与固定地址间隔为递增整数字节的地址设定为第二个地址，向第二个地址写入第二模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。以第一个地址为固定地址，将第二个地址与第一个地址的间隔地址不断递增的好处在于，可测试第一个地址和其他任何地址之间是否存在相互影响。可对随机存储器10上两个不同地址之间的相互影响进行全面的测试，保障了随机存储器10的产品质量。并且，在以第一个地址为固定地址，在其他任何地址与第一个地址之间没有相互影响的情况下，可将第一个地址相邻的另一地址作为固定地址。在另一地址作为固定地址的情况下，去测试另一地址与其他任何地址之间是否发生相互影响。以此类推，可全面的测试随机存储器10上两个不同地址之间的相互影响关系。
请参阅图6所示，在一些实施例中，步骤S30可包括步骤S331、步骤S332和步骤S333，在步骤S311中，在随机存储器的两个不同地址上，将地址增加的方向设定为第一方向，将地址减小的方向设定为第二方向。在步骤S332中，在第一时间，向随机存储器第一方向的两个不同地址写入模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。在步骤S333中，在第二时间，向随机存储器第二方向的两个不同地址写入模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。可先沿着起始地址到结束地址的方向，在随机存储器10的两个不同地址上写入模式数据以进行测试，然后可再沿着结束地址到起始地址的方向，在随机存储器10的两个不同地址上写入模式数据以进行测试。这样做的好处在于，可全面的测试随机存储器10上两个不同地址之间的相互影响关系，以保障随机存储器10产品的质量。
请参阅图7所示，在一些实施例中，步骤S30可包括如下的步骤：首先，可进行步骤S341、在随机存储器的两个不同地址上，写入多组模式数据。其次，可进行步骤S342、在随机存储器的两个不同地址上，写入多组模式数据后，比较数值数据与模式数据是否相同。其次，可进行步骤S343和步骤S344，步骤S343、在随机存储器的每个地址上，在写入多组模式数据后，数值数据与模式数据不相同时，处理器模块判断随机存储器处于故障状态。步骤S344、在随机存储器的每个地址上，在写入多组模式数据后，数值数据与模式数据相同时，将第一个地址设定为固定地址，向固定地址写入第一模式数据。其次，可进行步骤S345、将与固定地址间隔为递增整数字节的地址设定为第二个地址，向第二个地址写入第二模式数据。其次，可进行步骤S346、在向固定地址写入第一模式数据，向第二个地址写入第二模式数据后，比较数值数据与模式数据是否相同。其次，可进行步骤S347和步骤S348，步骤S347、在向固定地址写入第一模式数据，向第二个地址写入第二模式数据后，当数值数据与模式数据不相同时，处理器模块判断随机存储器处于故障状态。步骤S348、在随机存储器的两个不同地址上，将地址增加的方向设定为第一方向，将地址减小的方向设定为第二方向。其次，可进行步骤S349、在第一时间，向随机存储器第一方向的两个不同地址写入模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。然后，可进行步骤S350、在第二时间，向随机存储器第二方向的两个不同地址写入模式数据，根据数值数据与模式数据的比较结果，以判断随机存储器是否发生故障。
按照步骤S341到步骤S350的流程进行的好处在于，可先在两个确定的地址上，进行多组模式数据的写入，以确定两个确定的地址在不同的模式数据下是否存在故障状态。当两个确定的地址不存在故障状态时，进一步的可将其中一个地址设定为固定地址，将另一个地址以间隔地址为递增整数字节的距离进行变动，从而在一个固定地址和另一个变动地址之间，进行多组模式数据的测试，以验证随机存储器是否存在故障状态。当沿着随机存储器地址增加或者地址减小的其中一个方向，验证完随机存储器不存在故障状态时，可再进一步的，沿着随机存储器相反的另一个方向，进行多组模式数据的测试，验证随机存储器是否发生故障状态。当随机存储器仍不存在故障状态时，即表明随机存储器在两个不同地址之间不存在相互影响，也即说明随机存储器处于正常状态。
请参阅图8所示，在一些实施例中，是存储装置数据检测方法的判断步骤示意图，可包括如下的步骤：首先，可进行步骤S351、轮循测试所有预设间隔地址，判断是否全部完成。其次，可进行步骤S352和步骤S353，步骤S352、当轮循测试所有预设间隔地址全部完成时，结束处理器模块判断随机存储器是否发生故障的操作。步骤S353、当轮循测试所有预设间隔地址没有全部完成时，轮循测试所有模式数据，判断是否全部完成。在步骤S353中，当轮循测试所有模式数据，已全部完成后，可进入步骤S351。其次，可进行步骤S354、轮循测试起始地址到结束地址、结束地址到起始地址，判断是否全部完成。在步骤S354中，当轮循测试起始地址到结束地址、结束地址到起始地址，已全部完成后，可进入步骤S353。其次，可进行步骤S355、根据间隔地址以整数字节递增确认随机存储器上两个不同地址。其次，可进行步骤S356、向两个不同地址写入模式数据。其次，可进行步骤S357、从两个不同地址读取数值数据，并与模式数据进行比较。然后，可进行步骤S358、根据比较结果确认测试结果。步骤S351到步骤S358的流程示意图，用以判断存储装置的数据检测方法是否已完成，当存储装置的数据检测方法未完成时，可通过上述的图4至图7的流程示意图进行测试验证。
综上所述，本发明提出了一种存储装置及其数据检测方法，可以直接检测出单个存储地址出现故障的现象，也可以检测出两个存储地址之间相互影响出现故障的现象，本发明可提高随机存储器及其应用存储设备的检测效果，以提高随机存储器及其相关存储设备的产品质量。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种存储装置，其特征在于，包括：
至少一个随机存储器；以及
主控制器，与所述随机存储器电性连接，所述主控制器包括：
写入模块，用以向所述随机存储器上的两个不同地址写入模式数据；
读取模块，用以在所述随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同所述地址上的数值数据；以及
处理器模块，用以在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
2.根据权利要求1所述的存储装置，其特征在于，在所述随机存储器的每个地址上，当所述处理器模块判断所述数值数据与所述模式数据相同时，判断所述随机存储器正常；
当所述处理器模块判断所述数值数据与所述模式数据不同时，判断所述随机存储器故障。
3.根据权利要求1所述的存储装置，其特征在于，在所述随机存储器的两个不同地址上，所述处理器模块控制所述写入模块向两个不同所述地址写入多组所述模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
4.根据权利要求1所述的存储装置，其特征在于，在所述随机存储器的两个不同地址上，以第一个所述地址为固定地址，两个不同所述地址之间为间隔地址，所述间隔地址的长度为递增的整数字节；
所述处理器模块控制所述写入模块向所述固定地址写入第一模式数据，所述处理器模块控制所述写入模块向第二个所述地址写入第二模式数据，并根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
5.根据权利要求1所述的存储装置，其特征在于，在所述随机存储器的两个不同地址上，以地址增加的方向为第一方向，以地址减小的方向为第二方向；
在第一时间，所述处理器模块控制所述写入模块向所述随机存储器第一方向的两个不同所述地址写入所述模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障；
在第二时间，所述处理器模块控制所述写入模块向所述随机存储器第二方向的两个不同所述地址写入所述模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
6.一种存储装置的数据检测方法，其特征在于，包括：
通过写入模块向随机存储器上的两个不同地址写入模式数据；
通过读取模块在所述随机存储器上的两个不同地址经过写入模式数据处理后，读取两个不同所述地址上的数值数据；
通过处理器模块在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
7.根据权利要求6所述的存储装置的数据检测方法，其特征在于，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在所述随机存储器的每个所述地址上，判断所述数值数据与所述模式数据是否相同；
当所述数值数据与所述模式数据相同时，所述处理器模块判断所述随机存储器正常；
当所述数值数据与所述模式数据不相同时，所述处理器模块判断所述随机存储器故障。
8.根据权利要求6所述的存储装置的数据检测方法，其特征在于，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在所述随机存储器的两个不同地址上，写入多组所述模式数据；
根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
9.根据权利要求6所述的存储装置的数据检测方法，其特征在于，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在所述随机存储器的两个不同地址上，将第一个地址设定为固定地址，向所述固定地址写入第一模式数据；
将与所述固定地址间隔为递增整数字节的地址设定为第二个地址，向第二个所述地址写入第二模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
10.根据权利要求6所述的存储装置的数据检测方法，其特征在于，所述在每个所述地址上，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障的步骤，包括：
在所述随机存储器的两个不同地址上，将地址增加的方向设定为第一方向，将地址减小的方向设定为第二方向；
在第一时间，向所述随机存储器第一方向的两个不同所述地址写入所述模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障；
在第二时间，向所述随机存储器第二方向的两个不同所述地址写入模式数据，根据所述数值数据与所述模式数据的比较结果，以判断所述随机存储器是否发生故障。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208297A (ja) * | 2001-01-12 | 2002-07-26 | Murata Mach Ltd | Ｒａｍ及びバスの検査方法、記憶媒体 |
| JP2004046932A (ja) * | 2002-07-09 | 2004-02-12 | Fuji Photo Film Co Ltd | メモリの試験方法 |
| US7197677B1 (en) * | 2001-08-27 | 2007-03-27 | Cisco Technology, Inc. | System and method to asynchronously test RAMs |
| US7334159B1 (en) * | 2003-09-29 | 2008-02-19 | Rockwell Automation Technologies, Inc. | Self-testing RAM system and method |
| CN102231286A (zh) * | 2009-10-08 | 2011-11-02 | 鸿富锦精密工业（深圳）有限公司 | 动态随机存取存储器的测试方法 |
| CN108231134A (zh) * | 2018-02-08 | 2018-06-29 | 芯颖科技有限公司 | Ram良率补救方法及装置 |
-
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208297A (ja) * | 2001-01-12 | 2002-07-26 | Murata Mach Ltd | Ｒａｍ及びバスの検査方法、記憶媒体 |
| US7197677B1 (en) * | 2001-08-27 | 2007-03-27 | Cisco Technology, Inc. | System and method to asynchronously test RAMs |
| JP2004046932A (ja) * | 2002-07-09 | 2004-02-12 | Fuji Photo Film Co Ltd | メモリの試験方法 |
| US7334159B1 (en) * | 2003-09-29 | 2008-02-19 | Rockwell Automation Technologies, Inc. | Self-testing RAM system and method |
| CN102231286A (zh) * | 2009-10-08 | 2011-11-02 | 鸿富锦精密工业（深圳）有限公司 | 动态随机存取存储器的测试方法 |
| CN108231134A (zh) * | 2018-02-08 | 2018-06-29 | 芯颖科技有限公司 | Ram良率补救方法及装置 |
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