CN1155949A - 包括具有电源噪声隔绝功能的电压可控延迟电路的电压控振荡器 - Google Patents
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Abstract
一种电压可控振荡器包括一个环形振荡器和多个晶体管。环形振荡器由连接在一起的多个电压可控反相延迟单元形成，而多个晶体管则用于为这些电压可控反相延迟单元提供控制电压。优选的配置是，每一个晶体管的漏极连接到参考电压上，源极连接到与晶体管配对的电压可控反相延迟单元上。因此，每个晶体管作为一个源输出器，为相应的电压可控反相延迟单元提供控制电压。这些电压可控反相延迟单元能随驱动其栅极的控制电压变化，从而将提供给相应的电压可控延迟单元的控制电压与电源噪声隔绝开来。
Description
本发明的背景技术
本发明涉及电压可控振荡器，尤其涉及包括一个或多个具有电源噪声隔绝功能的电压可控延迟电路的电压可控振荡器。
在同一块集成电路芯片上同时具有数字电路和模拟电路的混和模式电路时，电源噪声可能会成为一个非常值得注意的问题。在这些混和模式电路中，通过数字电路的切换而在电源线上感应的噪声，可能会导致连接在电源线上的模拟电路工作效果极差或极不精确。某些模拟电路，例如电压可控延迟部件和含有由电压可控延迟部件形成的环形振荡器的电压可控振荡器，对这种噪声特别敏感。
例如，图1所示是一台现有技术生产的电压可控振荡器(VCO)20。电压可控振荡器(VCO)20中包括多个连接在一起形成K级环形振荡器的电流可控延迟单元25-1到25-k。其中，环形振荡器中的每个电流可控延迟单元(或级)的输入端连接在环形振荡器的另一个电流可控延迟单元的输出端上。例如，第二个电流可控延迟单元25-2的输入端in-2被显示连接在环形振荡器的第一个电流可控延迟单元25-1的输出端out-1上。另举一例，第一个电流可控延迟单元25-1的输入端in-1被显示连接在环形振荡器的最后一个电流可控延迟单元25-k的输出端out-k上。
电压可控振荡器(VCO)20中还包括一个p-mos晶体管24、一个n-mos晶体管21、一个电阻23、和多个p-mos晶体管26-1到26-k。前三者连接在一起形成一个可控电流陷落，后者则分别连接到p-mos晶体管24上形成多个电流镜象。p-mos晶体管24是一个二极管连接方式的晶体管，其源极连接在电源的高电压端Vdd上，它的栅极与漏极连接在一起。n-mos晶体管21作为控制晶体管使用，其源极通过电阻23接地到Gnd上，其漏极通过二极管连接方式的p-mos晶体管24连接到电源的高电压端Vdd上，使得加至n-mos晶体管21的栅极的控制电压Vcnt能控制流过与二极管连接方式的p-mos晶体管24，n-mos晶体管21，和电阻23的电流Icnt。p-mos晶体管26-1到26-k中的每一个的源极都连接在电源电压Vdd上，栅极都连接在p-mos晶体管24的栅极上，使得流经26-1到26-k中每个p-mos晶体管的电流可以镜像控制电流Icnt。这样，加在n-mos晶体管21的栅极上的控制电压Vcnt可以控制电压可控振荡器(VCO)20的振荡周期，其方法是控制流进每个电流可控延迟单元25-1到25-k的电流，从而控制每个电流可控延迟单元25-1到25-k的延迟，然后能决定电压可控振荡器(VCO)20的振荡周期。
然而，存在于现有技术的电压可控振荡器(VCO)20上的一个问题是连接到电源高压端Vdd的电源线上的噪声随时可能通过p-mos晶体管26-1到25-k传输，结果噪声随时都可能作为电流波动进入电流可控延迟单元25-1到25-k中。这就导致电压可控振荡器(VCO)20的振荡周期在想要达到的控制状态附近波动。
本发明的目的
应此，本发明的目的提供是一个与现有电压可控振荡器(VCO)相比受电源噪声影响较小的电压可控振荡器(VCO)。
本发明的另一个目的是提供在具有良好电源噪声隔绝性能的电压可控振荡器(VCO)中使用的延迟电路。
本发明还有一个目的是提供一个结构简单、易于生产的电压可控振荡器(VCO)。本发明的技术方案
本发明通过各个方面实现了这些和另外一些目的。其中一个方面是本发明提供了具有电源噪声隔绝功能的电压可控延迟电路，其中包括：延迟装置和一个晶体管，该延迟装置响应于输入电压改变通过延迟装置传播的信号的延时，该晶体管的漏极与电源相连，栅极与控制电压相连，源极为延迟装置提供输入电压，从而使得输入电压随控制电压而改变，并当电源与晶体管相连时，将输入电压与电源噪声隔绝开来。
本发明的另一个方面是包括在电压可控振荡器中的电压可控延迟电路，其中的电压可控延迟电路包括：延迟装置和一个晶体管，该延迟装置响应于输入电压改变通过延迟装置传播的成对信号的延时，该晶体管的漏极与电源相连，栅极与控制电压相连，源极为延迟装置提供输入电压，从而使得输入电压随控制电压变化，并当电源与晶体管相连时，将输入电压与电源噪声隔绝开来。
本发明的另一个方面是具有电源噪声隔绝功能的电压可控振荡器，它由多个晶体管和成对的电压可控延迟单元组成。其中，每个晶体管的栅极与控制电压相连，漏极与电源相连，源极与和单个晶体管配对的电压可控延迟单元相连，从而为电压可控延迟单元提供输入电压，使得输入电压随控制电压变化，并当电源与晶体管相连时，将输入电压与电源噪声隔绝开来。
本发明的另一个方面是一个计算机系统，其中包括一台主处理器和一个包括电压可控振荡器的外围控制器。该振荡器至少有一个带有电源噪声隔绝功能的电压可控延迟电路，其中有至少一个电压可控延迟电路包括一种延迟装置和一个晶体管，该延迟装置响应输入电压改变通过延时装置传播的信号的延迟。该晶体管的漏极与电源相连，栅极与控制电压相连，源极为延迟装置提供输入电压，从而使得输入电压随控制电压变，并当电源与晶体管相连时，将输入电压与电源噪声隔绝开来。
本发明的其它目的，特性，和优点，可从以下的附图和具体描述中明显地看出。
附图的简要说明
图1作为实例展示了现有技术的电压可控振荡器(VCO)的框图；
图2作为实例展示了包括本发明的电压可控振荡器(VCO)的锁相环电路(PLL)的框图；
图3a作为实例展示了用于图2中的锁相环电路的电压可控振荡器(VCO)的框图；
图3b作为实例展示了用于图2中的锁相环电路的另一电压可控振荡器(VCO)的框图；
图3c-3e作为实例分别示出了下列电路的图解：用于图2中的锁相环电路的充放电电路，用于图2中的锁相环电路的回路滤波电路，和用于图3a和3b中电压可控振荡器(VCO)的电压可控反相延迟单元电路；
图4a作为实例展示了用于图2的锁相环电路的另一电压可控振荡器(VCO)的框图；
图4b作为实例展示了用于图2的锁相环电路的又一电压可控振荡器(VCO)的框图；
图5a-5d作为实例展示了用于图4a和4b的电压可控振荡器(VCO)的电压可控延迟单元电路；以及
图6作为实例展示了装有外围控制器的计算机系统的框图，该控制器包括根据本发明的一个电压可控振荡器(VCO)。
本发明的优选实施例
电压可控振荡器(VCO)在图2中的锁相环电路100之类的锁相环电路(PLL)中特别有用。锁相环电路100根据由石英振荡器电路10产生的输入时钟信号XOSC的相位，锁住了由电压可控振荡器(VCO)200产生的输出时钟信号VOSC的相位。一般来说，它是通过将两种时钟信号的相位进行比较并据此调整加至电压可控振荡器(VCO)200的控制电压Vcnt来达到此目的的。具体说来，通过向一个除D电路120提供输入时钟信号XOSC而产生的参考信号“refclk”与一个相位/频率检测器(PFD)140的第一输入端相连。通过向一个除N路220提供输出时钟信号VOSC而产生的反馈信号“fb clk”与相位/频率检测器140的第二输入端相连。根据反馈信号“fb clk”的相位领先或落后于参考信号“ref clk”的相位，相位/频率检测器140向充放电电路1 60激发一个上信号或下信号。如果激发的是上信号，充放电电路160通过充电产生控制电压Vcnt，如果激发的是下信号，则通过放电来产生。环状滤波器180被放置在锁相环电路100的前面以提供稳定性保障。
欲知此类锁相环电路的详细情况，请参照Young，Ian A等人所著“APLL Clock Generator with 5 to 110 MHz of Lock Range forMicroprocessors，”一文，发表在IEEE Journal of Solid-State Circuits，1992年11月第11期27卷。
图3a作为实例展示了电压可控振荡器(VCO)200的框图。该电压可控振荡器(VCO)200包括奇数数目的电压可控反相延迟单元250-1到250-k，它们连接在一起形成一个k级环形振荡器。电压可控振荡器(VCO)200还包括多个n-mos晶体管260-1到260-k，它们在饱和导通状态下工作，在将电压可控反相延迟单元250-1到250-k与电源噪声隔绝开的同时，作为源极跟随电路为每个电压可控反相延迟单元250-1到250-k提供控制电压Vcnt′(称为输入电压)。n-mos晶体管260-1到260-k的漏极都连在电源的高电压端Vdd，栅极连接在控制电压Vcnt上，源极连在电压可控反相延迟单元250-1到250-k中的相应单元上。
k级环形振荡器通过以下方法形成：将电压可控反相延迟单元250-1到250-k中某一个的输出端连接到另一个电压可控反相延迟单元的输入端上。这样，多个电压可控反相延迟单元250-1到250-k形成一种环形结构。例如，第一个电压可控反相延迟单元250-1的输出端out-1连接到第二个电压可控反相延迟单元250-2的输入端上。如此下去，直到第k个电压可控反相延迟单元250-k的输出端out-k连接到第一个电压可控反相延迟单元250-1的输入端。然后，通过改变提供给每一个电压可控反相延迟单元250-1到250-k的输入电压，可以使它们的延迟效果相应地改变。结果，电压可控振荡器(VCO)200的振荡周期也相应地改变(例如，在第k个电压可控反相延迟单元250-k的输出端out-k处通过传感放大器270产生了一个信号VCOclock)。
图3b作为实例展示了电压可控振荡器(VCO)300的框图。该电压可控振荡器(VCO)300可以用于代替图2的锁相环电路100中的电压可控振荡器(VCO)200。象电压可控振荡器(VCO)200一样，电压可控振荡器(VCO)300也包括奇数数目的电压可控反相延迟单元350-1到350-k，它们连接在一起形成一个k级环形振荡器。但是与电压可控振荡器(VCO)200不同的是，电压可控振荡器(VCO)300还包括多个p-mos晶体管360-1到360-k，它们在饱和导通状态下运作，并且在使电压可控反相延迟单元350-1到350-k不受电源噪声影响的同时，作为源极根随电路为350-1到350-k中每一个电压可控反相延迟单元提供输入电压Vcnt′。p-mos晶体管360-1到360-k的漏极分别连接到电源的低电压端Gnd，栅极分别连接在控制电压Vcnt上，源极分别连接在相应的电压可控反相延迟单元350-1到350-k上。电压可控振荡器(VCO)300的k级环形振荡器采用与电压可控振荡器(VCO)200的k级环形振荡器类似的方式形成。
图3c和3d作为实例分别展示了锁相环电路100的充放电电路160和环形滤波器180的简化电路图。充放电电路160包括匹配电流源161和163，以及分别与来自相位/频率检测器140的上下信号开关162和164。当上信号被激发时(此时下信号没被激发)，开关162关闭，在节点165处充电。反之，当下信号被激发时(此时上信号没被激发)，开关164关闭，在节点165处放电。环形滤波器180最好包括串联在一起的电阻182和电容183，它们依次与下一个电容185并联形成一个二级滤波器。环形滤波器180的节点184与充放电电路160的节点165相连，用以提供控制电压Vcnt。当为图3a的电压可控振荡器(VCO)200的n-mos晶体管源极跟随电路的栅极提供控制电压Vcnt时，电容183和185最好都连接在低电压参考极Gnd上(如圆括号外所示)。而当为图3b的电压可控振荡器(VCO)300的p-mos晶体管源极跟随电路的栅极提供控制电压Vcnt时，电容183和185最好都连接在高电压参考极Vdd上(如圆括号中所示)。电阻182、电容183、和电容185的值被分别选择以确保锁相环电路100的稳定性。这些都可以通过常规的模拟或模型研究技术实现。
图3e作为实例展示了电压可控反相延迟单元250-1-1，当连接到输入电压Vcnt′和低参考电压Gnd(如括号外所示)之间时，为图3a中的电压可控振荡器(VCO)200所用，当连接到高参考电压Vdd和输入电压Vcnt′(如括号中所示)之间时，为图3b中的电压可控振荡器(VCO)300所用。电压可控反相延迟单元250-1-1由一个p-mos晶体管25 1-1和一个n-mos晶体管252-1组成。其中，p-mos晶体管251-1的源极连接在图3a中电压可控振荡器(VCO)200的输入电压Vcnt′和图3b中电压可控振荡器(VCO)300的高参考电压Vdd上。n-mos晶体管251-2的源极连接在图3a中电压可控振荡器(VCO)200的低电压参考Gnd和图3b中电压可控振荡器(VCO)300的输入电压Vcnt′上。p-mos晶体管和n-mos晶体管251-1及251-2的栅极在节点254-1处连接在一起，形成电压可控反相延迟单元250-1-1的输入端in-1。它们的漏极则在节点255-1处连接在一起，形成电压可控反相延迟单元250-1-1的输出端out-1。电容253-1也被包括在电压可控反相延迟单元250-1-1中，方法是将其连接在节点255-1与低参考电压端Gnd(如括号外所示)之间。当250-1-1与图3a的电压可控振荡器(VCO)200一起使用时，该端为低参考电压端Gnd(如括号外所示)，而250-1-1与图3b的电压可控振荡器(VCO)300一起使用时，该端为高电压参考端Vdd(如括号中所示)。
图4a作为实例展示了电压可控振荡器(VCO)400的框图。电压可控振荡器(VCO)400用于替代图2中锁相环电路100的电压可控振荡器(VCO)200。电压可控振荡器(VCO)400由多个电压可控差分反相延迟单元450-1到450-k和多个n-mos晶体管460-1到460-k组成。多个电压可控差分反相延迟单元450-1到450-k连接在一起形成一个k级环形振荡器。多个n-mos晶体管460-1到460-k在饱和导通状态下运作，并在将多个电压可控差分反相延迟单元450-1到450-k与电源噪声隔绝的同时，作为源极跟随电路向每个电压可控差分反相延迟单元提供输入电压Vcnt′。n-mos晶体管460-1到460-k的漏极分别连接在电源的高电压端Vdd上，栅极分别连接在控制电压Vcnt上，而源极分别连接在对应的电压可控差分反相延迟单元450-1到450-k上。
每一个电压可控差分反相延迟单元(450-1到450-k)都有两个输出端和两个输入端。第一个信号进入第一个输入端，为第k个电压可控延迟单元450-k指定一个正输入pi-k，使其在第一个输出端产生一个反相信号，为第k个电压可控延迟单元450-k产生一个负输出no-k，其延迟时间由提供给第k个电压可控延迟单元450-k的输入电压Vcnt′的大小决定。同样，第二个信号(通常与第一个信号的极性相反)进入第二个输入端，为第k个电压可控延迟单元450-k指定一个负输入ni-k，使其在第二个输出端为第k个电压可控延迟单元450-k产生一个正输出po-k，其延迟时间在提供给第k个电压可控延迟单元450-k的控制电压强度Vcnt相同的情况下与第一个信号的延迟时间基本相同。
对于奇数数目的电压可控差分反相延迟单元450-1到450-k，k级环形振荡器如图4a中所示形成。方法是通过将450-1到450-k中每一个电压可控差分反相延迟单元的正输出端与另一个电压可控差分反相延迟单元的负输出端连接在一起，将450-1到450-k中每一个电压可控差分反相延迟单元的负输出端与另一个电压可控差分反相延迟单元的正输出端连接在一起。正是以这种方式，多个电压可控差分反相延迟单元450-1到450-k形成了如图4a中所示的环形结构。例如，第一个电压可控差分反相延迟单元450-1的正输出端po-1连接在第二个电压可控差分反相延迟单元450-2的负输入端ni-2上，而且第一个电压可控差分反相延迟单元450-1的负输出端no-1连接在第二个电压可控差分反相延迟单元450-2的正输入端pi-2上，这样依次连接下去，直至第k个电压可控差分反相延迟单元450-k的正输出端po-k连回到450-1的负输入端ni-1，450-k的负输出端no-k连回到450-1的正输入端pi-1为止。因此，通过改变提供给450-1到450-k的每一个电压可控差分反相延迟单元的输出电压Vcnt′，根据进入每个电压可控反相延迟单元的成对的信号产生的成对输出信号所需的每个时间延迟也相应改变。结果，电压可控振荡器(VCO)400的振荡周期也会相应改变(例如，在通过在第k个电压可控延迟单元450-k的正负输出端po-k和no-k产生了传感放大器470感知的VCOclock信号)。
对于偶数数目的电压可控差分反相延迟单元450-1到450-k，k级环形振荡器形成的方式与图4a中所示的k级环形振荡器略有不同。在电压可控差分反相延迟单元450-1到450-k中的两两之间，其连接方式与另两个之间的方式会不同。在450-1到450-k中的不同的连接中，两个电压可控差分反相延迟单元中一个的正输出端与两个电压可控差分反相延迟单元中的另一个的正输入端连接在一起，负输出端也与两个电压可控差分反相延迟单元中的另一个的负输入端连接在一起。在奇数数目的电压可控差分反相延迟单元450-1到450-k之间的其他连接形成方式与图4a中所示的环形振荡器相同。
图4b中作为实例展示了另一个电压可控振荡器(VCO)500的框图。该电压可控振荡器(VCO)500同样可以替代图2中锁相环电路100的电压可控振荡器(VCO)200。电压可控振荡器(VCO)500包括多个电压可控差分反相延迟单元550-1到550-k和多个p-mos晶体管560-1到560-k。多个电压可控差分反相延迟单元550-1到550-k连接在一起形成一个k级环形振荡器。多个p-mos晶体管560-1到560-k在饱和导通状态下运作，并在将多个p-mos晶体管550-1到550-k与电源噪声隔绝的同时，作为源极跟随电路向多个电压可控差分反相延迟单元提供输入电压Vcnt′。多个p-mos晶体管560-1到560-k的漏极分别连接在电源的低电压端Gnd上，栅极分别连接在控制电压Vcnt上，源极分别连接在对应的电压可控差分反相延迟单元550-1到550-k上。
电压可控差分反相延迟单元550-1到550-k中的每一个都有两个输出端和两个输入端，并以与电压可控振荡器(VCO)400的450-1到450-k的相同方式运作。另外，电压可控振荡器(VCO)500的k级环形振荡器也以与电压可控振荡器(VCO)400的k级环形振荡器相同的方式形成。
图5a-5d作为实例分别展示了电压可控差分反相延迟单元450-1到45-k。当它们连接在输入电压Vcnt′和低参考电压Gnd(正如括号外所示的那样)之间时，可以为附图4a中的电压可控振荡器(VCO)400所用。当它们连接在高参考电压Vdd和输入电压Vcnt′(正如括号中所示的那样)之间时，可以为图4b中的电压可控振荡器(VCO)500所用。
在图5a中，用于图4a的电压可控振荡器(VCO)400的第一个电压可控差分反相延迟单元450-1-1包括n-mos晶体管451、452、453、和454。前二者的漏极在节点456处连接到输入电压Vcnt′上，栅极连接在一起并接到输入电压Vcnt′上，所以它们总是处于导通装态。后二者的源极连接在一起，并通过电阻455连接到低参考电压Gnd上，栅极分别作为电压可控差分反相延迟单元450-1-1的正负输入端pi-1和ni-1，漏极分别连接到n-mos晶体管451和452的漏极上形成电压可控差分反相延迟单元450-1-1的正负输出端no-1和po-1。
为了修正第一个电压可控差分反相延迟单元450-1-1以适用于图4b的电压可控振荡器(VCO)500，将n-mos晶体管451和452的漏极要在节点456处连接到高参考电压Vdd上，n-mos晶体管453和454的源极要连接在一起并通过电阻455连接到输入电压Vcnt′上。在n-mos晶体管451到454之间的所有其他连接与以上所述用于图4a中电压可控振荡器(VCO)400的电压可控差分反相延迟单元450-1-1相同。
在图5b中，用于图4a中电压可控振荡器(VCO)400的第二个电压可控差分反相延迟单元450-1-2包括p-mos晶体管551、552、553和554。前二者的源极在节点556处通过电阻555连接到输入电压Vcnt′上，栅极分别作为电压可控差分反相延迟单元450-1-2的正负输入端pi-1和ni-1使用。后二者的源极分别连接到p-mos晶体管553和554的漏极上形成450-1-2的正负输出端no-1和po-1，漏极连接在一起，并接到低参考电压Gnd上，栅极也连接在一起，并接到低参考电压Gnd上以便使其总是处于导通装态。
为了修正第二个电压可控差分反相延迟单元450-1-2以适用于图4b的电压可控振荡器(VCO)500，p-mos晶体管551和552的源极要通过电阻555连接到高参考电压Vdd上，p-mos晶体管553和554的漏极要连接在一起连接到输入电压Vcnt′上。p-mos晶体管551到554之间的所有其他连接与以上所述用于图4a中电压可控振荡器(VCO)400的电压可控差分反相延迟单元450-1-2中的相同。
在图5c中，用于图4a中电压可控振荡器(VCO)400的第三个电压可控差分反相延迟单元450-1-3包括p-mos晶体管491和492及n-mos晶体管493和494。前二者的源极在节点496处连接到输入电压Vcnt′上，491的栅极连接492的漏极上，而492的栅极连接491的漏极上。后二者的源极连接在低参考电压Gnd上，栅极分别作为450-1-3的正负输入端pi-1和ni-1，漏极分别连接到p-mos晶体管491和492的漏极上形成450-1-3的正负输出端no-1和pi-1。一对输出削波二极管495被连接在450-1-3的正负输出端po-1和no-1之间。
为了修正第三个电压可控差分反相延迟单元450-1-3以适用于图4b的电压可控振荡器(VCO)500，p-mos晶体管491和492的源极要在节点456处连接到高参考电压Vdd上，n-mos晶体管493和494的源极要连接在一起并连接到输入电压Vcnt′上。p-mos晶体管491和492之间和n-mos晶体管493和494之间的所有其他连接与以上所述用于图4a中电压可控振荡器(VCO)400的电压可控差分反相延迟单元450-1-3的相同。
在图5d中，用于图4a中电压可控振荡器(VCO)400的第四个电压可控差分反相延迟单元450-1-4包括p-mos晶体管591和592及n-mos晶体管593和594。前二者的源极在节点596处连接到输入电压Vcnt′上，栅极分别作为电压可控差分反相延迟单元450-1-4的正负输入端ni-1和pi-1。二者的源极连接在低参考电压Gnd上，n-mos晶体管593的栅极连接在n-mos晶体管594的漏极上，n-mos晶体管594的栅极连接在n-mos晶体管593的漏极上，它们的漏极分别连接到p-mos晶体管591和592的漏极上形成450-1-4的正负输出端po-1和no-1。一对输出削波二极管595被连接在450-1-4的正负输出端po-1和no-1之间。
为了修正第四个电压可控差分反相延迟单元450-1-4以适用于图4b的电压可控振荡器(VCO)500，p-mos晶体管591和592的源极要连接到高参考电压Vdd上，n-mos晶体管593和594的源极要连接在一起并连接到输入电压Vcnt′上。p-mos晶体管591到592之间和n-mos晶体管593和594之间的所有其他连接与以上所述用于图4a中电压可控振荡器(VCO)400的电压可控差分反相延迟单元450-1-4的相同。
图6作为实例展示了一个计算机系统1000的框图。该系统包括一台主处理器1010，一个外围控制器1020，和一个外围设备1030。主处理器1010最好是Intel和Motorola公司所生产的供商业用途的微处理器。外围设备是下列设备之一：磁盘驱动器，CRT显示器，调制解调器或类似产品。外围控制器1020是主处理器1010和外围设备1030之间的接口，用于将主处理器1010从某些外围设备控制功能中解放出来。例如，外围控制器1020可能是用以控制磁盘驱动器的磁盘驱动控制器，一个用以控制CRT显示器的图形控制器，或一个用以控制调制解调器的调制解调控制器。作为外围控制器1020的一部分，例如电压可控振荡器(VCO)200、电压可控振荡器(VCO)300、电压可控振荡器(VCO)400、或电压可控振荡器(VCO)500之类的电压可控振荡器可以因各种原因被使用。例如，一个锁相环电路中可以包括一个电压可控振荡器，用以执行以下功能：时钟信号同步，时钟信号校正，或时钟信号恢复。
虽然已结合优选实施例对本发明的各个方面进行了说明，但应该理解本发明受所附权利要求叙述的范畴保护。
Claims (24)
1.一种具有电源噪声隔绝功能的电压可控延迟电路，其特征在于包括：延迟装置，所述延迟装置响应输入电压改变由所述的延迟装置传播的信号的延时；一个晶体管，所述晶体管的漏极与电源连接在一起，栅极与控制电压相连，源极为所述的延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
2.根据权利要求1所述的电压可控延迟电路，其中所述的晶体管包括一个n-mos晶体管，其漏极连接在所述电源的高电压端，栅极连接在控制电压上，源极为所述延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
3.根据权利要求1所述的电压可控延迟电路，其中所述的晶体管包括一个p-mos晶体管，其漏极连接在所述电源的低电压端，栅极连接在控制电压上，源极为所述延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述p-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
4.根据权利要求1所述的电压可控延迟电路，其中所述的延迟装置包括：具有一个源极，一个漏极，一个栅极的p-mos晶体管，所述的p-mos晶体管的源极与所述的输入电压连接在一起，具有第一和第二终端的电容，所述第二终端与低参考电压相连，以及一个n-mos晶体管，其源极与所述低参考电压相连，其漏极在输出节点处连接在所述的p-mos晶体管的漏极和所述电容的第一终端上，其栅极在输入节点处与所述p-mos晶体管相连，以致改变所述输入电压就可以改变从所述输入节点传播到所述输出电路的信号的延迟。
5.具有电源噪声隔绝功能的电压可控延迟电路，其特征在于包括：延迟装置，所述的延迟装置响应所述输入电压改变由以上所述的延迟装置传播的成对信号的延迟；一个晶体管，其漏极与电源连接在一起，栅极与控制电压相连，源极为以上所述的延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
6.根据权利要求5所述的电压可控延迟电路，其中所述的晶体管包括一个第一n-mos晶体管，其漏极连接在所述电源的高电压端，栅极连接在控制电压上，源极为所述延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述的第一n-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
7.根据权利要求6所述的电压可控延迟电路，其中所述的延迟装置分别在其第一和第二输入端接收成对信号中的第一和第二信号，并且在所述延迟装置的第一和第二输出端分别提供成对信号的第一和第二延迟信号，其中所述的延迟装置包括：第二和第三n-mos晶体管，所述的第二和第三n-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述的第二和第三n-mos晶体管的源极连接在一起，并和所述输入电压相连，所述的第二和第三n-mos晶体管的栅极连接在一起，并和所述输入电压相连；第四和第五n-mos晶体管，所述第四和第五n-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述第四和第五n-mos晶体管的源极连接在一起，并连接到低参考电压上，所述第四和第五n-mos晶体管的漏极连接在所述第二n-mos晶体管的漏极上，形成所述延迟装置的第一输出端，所述第五n-mos晶体管的漏极连接在所述第三n-mos的漏极，以形成延迟装置的第二输出端，所述第四和第五n-mos晶体管的栅极分别作为所述延迟装置的第一和第二输入端。
8.根据权利要求6所述的电压可控延迟电路，其中所述的延迟装置分别在其第一和第二输入端接收成对信号中的第一和第二信号，并且在延迟装置的第一和第二输出端分别提供成对信号的第一和第二延迟信号，其中所述的延迟装置包括：第一和第二p-mos晶体管，所述的第一和第二p-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述的第一和第二p-mos晶体管的源极连接在一起，并和所述输入电压相连，所述第一p-mos晶体管的栅极和所述第二p-mos晶体管的漏极连接在一起，所述第二p-mos晶体管的栅极和所述第一p-mos晶体管的漏极连接在一起；第二和第三n-mos晶体管，所述第二和第三n-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述第二和第三n-mos晶体管的源极连接在一起，并连接到低参考电压上，所述第二n-mos晶体管的漏极连接在所述第一p-mos晶体管的漏极上，形成所述延迟装置的第一输出端，所述第三n-nos晶体管的漏极连接在所述第二p-mos晶体管的漏极，以形成延迟装置的第二输出端，所述第二和第三n-mos晶体管的栅极分别作为所述延迟装置的第一和第二输入端。
9.根据权利要求8所述的电压可控延迟电路，还包括一对连接在所述延迟装置的第一输出端和第二输出端之间的削波二极管。
10.根据权利要求5所述的电压可控延迟电路，其中所述的晶体管包括一个第一p-mos晶体管，其漏极连接在所述电源的低电压端，栅极连接在控制电压上，源极为所述延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述p-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
11.根据权利要求10所述的电压可控延迟电路，其中所述的延迟装置分别在其第一和第二输入端接收成对信号中的第一个和第二信号，并且在所述延迟装置的第一和第二输出端分别提供成对信号的第一和第二延迟信号，其中所述的延迟装置包括：第二和第三p-mos晶体管，所述第二和第三p-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述第二和第三p-mos晶体管的源极连接在一起，并和高参考电压相连，所述第二和第三p-mos晶体管的栅极分别作为所述延迟装置的第一和第二输入端；第四和第五p-mos晶体管，所述第四和第五p-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述第四和第五p-mos晶体管的源极连接在一起，并连接到所述输入电压上，所述第四和第五p-mos晶体管的栅极连接在一起，并连接到所述第二p-mos晶体管的漏极上，形成所述延迟装置的第一输出端，所述第五p-nos晶体管的漏极连接在所述第三p-mos晶体管的漏极，以形成延迟装置的第二输出端。
12.根据权利要求10所述的电压可控延迟电路，其中，所述延迟装置分别在其第一和第二输入端接收成对信号中的第一个和第二信号，并且在所述延迟装置的第一和第二输出端分别提供成对信号的第一和第二延迟信号，其中所述延迟装置包括：第二和第三p-mos晶体管，所述第二和第三p-mos晶体管分别拥有一个源极，一个漏极，和一个栅极，所述第二和第三p-mos晶体管的源极连接在一起，并和高参考电压相连，所述第二和第三p-mos晶体管的栅极分别作为所述延迟装置的第一和第二输入端；第一和第二n-mos晶体管，所述第一和第二n-mos晶体管分别具有一个源极，一个漏极，和一个栅极，所述第一和第二n-mos晶体管的源极连接在一起，并连接到所述输入电压上，所述第一n-mos晶体管的栅极连接到所述第二n-mos晶体管的漏极和所述第三n-mos晶体管的漏极，形成所述延迟装置的第二输出，所述第二n-nos晶体管的栅极连接在所述第一n-mos晶体管和所述第二p-mos晶体管的漏极上，形成所述延迟装置的第一输出端。
13.根据权利要求12所述电压可控延迟电路还包括一对连接在所述延迟装置的第一输出端和第二输出端之间的削波二极管。
14.在一个电压可控振荡器中的一个环形振荡器的特征在于包括：多个延迟装置，所述多个延迟装置响应输入电压改变通过所述多个延迟装置传播的信号的延迟；至少一个晶体管，其漏极连接在电源上，栅极连接在控制电压上，源极为所述延迟装置提供输入电压，以致所述输入电压随所述控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
15.根据权利要求14所述的环形振荡器，其中所述的至少一个晶体管包括一个n-mos晶体管，所述n-mos晶体管的漏极连接在所述电源的高电压端上，栅极连接在所述控制电压上，源极为所述延迟装置提供所述输入电压，以致所述的输入电压随所述的控制电压变化，并当所述电源与所述n-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
16.根据权利要求14所述的环形振荡器，其中，所述的至少一个晶体管包括一个p-mos晶体管，所述p-mos晶体管的漏极连接在所述电源的低电压端上，栅极连接在所述控制电压上，源极为所述延迟装置提供所述输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述p-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
17.在一个电压可控振荡器中，多个电压可控延迟电路形成一个环形振荡器，其中至少有一个电压可控延迟电路的特征在于包括：延迟装置，所述延迟装置响应输入电压改变由所述的延迟装置传播的成对信号的延时；一个晶体管，其漏极与电源连接在一起，栅极与控制电压相连，源极为以上所述的延迟装置提供输入电压，以致所述的输入电压随所述的控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
18.根据权利要求17所述的多个电压可控延迟电路，其中至少一个电压可控延迟电路的所述晶体管的各个栅极连接在一起。
19.根据权利要求17所述的多个电压可控延迟电路，其中，每一个电压可控延迟电路都包括：延迟装置，所述延迟装置响应输入电压改变由所述的延迟装置传播的成对信号的延时；一个晶体管，其漏极与电源连接在一起，栅极与控制电压相连，源极为以上所述的延迟装置提供输入电压，以致所述的输入电压随控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
20.一个具有电源噪声隔绝功能的电压可控振荡器包括多个成对装置，每一个成对装置包括一个晶体管和一个电压可控延迟单元，其中，每个晶体管的栅极与控制电压相连，漏极与电源相连，源极与和单个晶体管成对的电压可控单元相连，以便为所述的电压可控延迟单元提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述的任一个晶体管相连时将所述输入电压与电源噪声隔绝开来。
21.根据权利要求20所述的电压可控振荡器，其中，所述电压可控延迟电路形成一个环形振荡器电路。
22.一个计算机系统包括：一台主机；以及一台具有一个电压可控振荡器的外围控制器，所述外围控制器至少有一个具有电源噪声隔绝功能的电压可控延迟电路，其中，所述至少有一个电压可控延迟电路包括延迟装置和一个晶体管，所述延迟装置响应输入电压改变通过所述延迟装置传播的信号的延迟，所述晶体管的漏极连接在电源上，栅极连接在控制电压上，源极为所述的延迟装置提供输入电压，以致所述的输入电压随所述控制电压变化，并当所述电源与所述晶体管相连时将所述输入电压与电源噪声隔绝开来。
23.根据权利要求22所述的计算机系统，其中所述晶体管包括n-mos晶体管，所述n-mos晶体管的漏极连接到所述电源的高电压端，栅极连接到控制电压，源极为所述延迟装置提供输入电压，以致所述输入电压随所述控制电压变化，并当所述电源与所述n-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
24.根据权利要求22所述的计算机系统，其中所述晶体管包括p-mos晶体管，所述p-mos晶体管的漏极连接到所述电源的低电压端，栅极连接到控制电压，源极为所述延迟装置提供输入电压，以致所述输入电压随所述控制电压变化，并当所述电源与所述p-mos晶体管相连时将所述输入电压与电源噪声隔绝开来。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 96190582 CN1155949A (zh) | 1995-05-31 | 1996-05-31 | 包括具有电源噪声隔绝功能的电压可控延迟电路的电压控振荡器 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/455,311 | 1995-05-31 | ||
| CN 96190582 CN1155949A (zh) | 1995-05-31 | 1996-05-31 | 包括具有电源噪声隔绝功能的电压可控延迟电路的电压控振荡器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1155949A true CN1155949A (zh) | 1997-07-30 |
Family
ID=5128095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 96190582 Pending CN1155949A (zh) | 1995-05-31 | 1996-05-31 | 包括具有电源噪声隔绝功能的电压可控延迟电路的电压控振荡器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1155949A (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449935C (zh) * | 2003-12-10 | 2009-01-07 | 上海贝岭股份有限公司 | 低电压差分信号环形压控振荡器 |
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| CN102694031A (zh) * | 2012-06-05 | 2012-09-26 | 复旦大学 | 一种可提高数控振荡器频率分辨率的变容管 |
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| CN104135252B (zh) * | 2014-07-14 | 2018-01-16 | 中国电子科技集团公司第四十一研究所 | 一种低噪声任意外部参考时基电路及时基产生方法 |
-
1996
- 1996-05-31 CN CN 96190582 patent/CN1155949A/zh active Pending
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