CN115565857A - 用于直接半导体接合的异质接合层的装置及其方法 - Google Patents

用于直接半导体接合的异质接合层的装置及其方法 Download PDF

Info

Publication number
CN115565857A
CN115565857A CN202210245142.9A CN202210245142A CN115565857A CN 115565857 A CN115565857 A CN 115565857A CN 202210245142 A CN202210245142 A CN 202210245142A CN 115565857 A CN115565857 A CN 115565857A
Authority
CN
China
Prior art keywords
bonding layer
layer
semiconductor device
silicon
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210245142.9A
Other languages
English (en)
Inventor
郑光伟
倪其聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115565857A publication Critical patent/CN115565857A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0509—Nitrides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0491 - H01L2924/0506
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0544—14th Group
    • H01L2924/05442—SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053—Oxides composed of metals from groups of the periodic table
    • H01L2924/0549—Oxides composed of metals from groups of the periodic table being a combination of two or more materials provided in the groups H01L2924/0531 - H01L2924/0546

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

本发明实施例涉及用于直接半导体接合的异质接合层的装置及其方法。根据本发明的一些实施例，可使用异质接合层直接接合第一半导体装置与第二半导体装置。可在所述第一半导体装置上形成第一接合层，且可在所述第二半导体装置上形成第二接合层。所述第一接合层可包含相对于所述第二接合层更高的含羟基硅浓度。所述第二接合层可包含具有相对于所述第一接合层更高的氮浓度的硅。可执行退火以引起导致所述第一接合层的羟基组分的分解的脱水反应，此在所述第一接合层与所述第二接合层之间形成氧化硅键。所述第二接合层中的氮增加所述脱水反应的有效性及所述第一接合层与所述第二接合层之间的所述键的有效性及强度。

Description

用于直接半导体接合的异质接合层的装置及其方法
技术领域
本发明实施例涉及用于直接半导体接合的异质接合层。
背景技术
半导体工业中的接合是一种可用来形成堆叠式半导体装置及三维集成电路的技术。接合的一些实例包含晶片对晶片接合、裸片对晶片接合及裸片对裸片接合。
发明内容
根据本发明的实施例，一种方法包括：在第一半导体装置的表面上形成第一接合层；在第二半导体装置的表面上形成第二接合层，其中所述第一接合层的化学组成不同于所述第二接合层的化学组成以促成所述第一半导体装置与所述第二半导体装置之间的接合；及执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置与所述第二半导体装置。
根据本发明的实施例，一种装置包括：第一半导体装置；第二半导体装置；及第一接合层及第二接合层，两者结合所述第一半导体装置及所述第二半导体装置，其中所述第一接合层的化学组成包含相对于所述第二接合层的化学组成更大的硅浓度以致使硅-氧-硅键在所述第一接合层与所述第二接合层之间的形成，且其中所述第二接合层的所述化学组成包含相对于所述第一接合层的所述化学组成更大的氮浓度以增加所述硅-氧-硅键在所述第一接合层与第二接合层之间的所述形成。
根据本发明的实施例，一种方法包括：在第一半导体装置的表面上形成第一接合层；在第二半导体装置的表面上形成第二接合层；及执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置及所述第二半导体装置，其中所述第一接合层的含羟基硅浓度导致硅-氧-硅键在所述退火操作期间的形成，且其中所述第二接合层的氮浓度增加所述硅-氧-硅键在所述退火操作期间的所述形成。
附图说明
当结合随附图式阅读时从下列实施方式最佳地理解本揭露的方面。应注意，根据行业中的标准实践，各种构件不按比例绘制。实际上，为清晰论述，各种构件的尺寸可任意增大或减小。
图1是其中可实施本文中所描述的系统及/或方法的实例环境的图。
图2A到图2G是制造本文中所描述的实例半导体装置时所涉及的一或多个实例操作的图。
图3是本文中所描述的图1的一或多个工具及/或装置的实例组件的图。
图4及图5是用于结合本文中所描述的半导体装置的实例过程的流程图。
图6A到图6D是制造本文中所描述的实例半导体装置时所涉及的一或多个实例操作的图。
图7是用于结合本文中所描述的半导体装置的实例过程的流程图。
具体实施方式
以下揭露提供用于实施所提供的标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不希望具限制性。举例来说，在以下描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实例及/或配置之间的关系。
此外，为便于描述，例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中说明。空间相对术语希望涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。
可使用各种接合技术来接合第一半导体装置与第二半导体装置，例如直接接合、化学活化接合、等离子体活化接合、阳极接合、共晶接合、玻璃介质接合、黏合剂接合、热压接合及反应接合以及其它实例。一些接合技术涉及等离子体预处理技术的使用。等离子体预处理包含使用等离子体(例如，氮基等离子体或另一类型的等离子体)来预处理一或多个接合膜以促成第一半导体装置与第二半导体装置之间的黏合。这些接合技术可包含若干昂贵且耗时的处理技术。
本文中所描述的一些实施方案提供用于使用异质接合层直接接合两个半导体装置的技术及设备。在一些实施方案中，第一接合层可经形成于第一半导体装置上且第二接合层可经形成于待接合或结合到第一半导体装置的第二半导体装置上。每一接合层可包含含硅材料。第一接合层可包含相对于第二接合层更高的含羟基硅浓度(与羟基键结的硅，其可包含键结到氢原子(OH)的氧原子)及相对于第二接合层更低的氮浓度。第二接合层可包含具有相对于第一接合层更高的氮浓度的硅。
可执行干式退火以接合或熔合第一接合层及第二接合层。在干式退火期间，脱水反应发生于第一接合层与第二接合层之间。脱水反应导致第一接合层的羟基组分的分解，此在第一接合层与第二接合层之间形成氧化硅键。在此，第一接合层的硅-羟基(Si-OH)中的硅及氧与第二接合层中的硅键结以形成Si-O-Si键，其中水形成脱水反应的副产物(例如，Si-OH中的氢及氧原子形成H2O)。以此方式，第一半导体装置及第二半导体装置可直接接合，而无需使用等离子体预处理过程，此降低接合过程的成本及复杂度。此外，第二接合层中的氮增加脱水反应的有效性且因此，增加第一接合层与第二接合层之间的键的有效性及强度。
图1是其中可实施本文中所描述的系统及/或方法的实例环境100的图。如图1中所展示，环境100可包含多个半导体处理工具102到112及晶片/裸片输送工具114。多个半导体处理工具102到112可包含沉积工具102、曝光工具104、显影剂工具106、蚀刻工具108、平坦化工具110、退火工具112及/或另一类型的半导体处理工具。实例环境100中所包含的多个半导体处理工具102到112可被包含于半导体洁净室、半导体代工厂、半导体处理及/或制造设施及/或类似者中。
沉积工具102是包含半导体处理室及能够将各种类型的材料沉积到衬底上的一或多个装置的半导体处理工具。在一些实施方案中，沉积工具102包含能够将抗蚀剂层沉积于例如晶片的衬底上的旋涂工具。在一些实施方案中，沉积工具102包含化学气相沉积(CVD)工具，例如等离子体辅助CVD(PECVD)工具、高密度等离子体CVD(HDP-CVD)工具、一次常压CVD(SACVD)工具、原子层沉积(ALD)工具、等离子体辅助原子层沉积(PEALD)工具或另一类型的CVD工具。在一些实施方案中，沉积工具102包含物理气相沉积(PVD)工具，例如溅镀工具或另一类型的PVD工具。在一些实施方案中，实例环境100包含多个类型的沉积工具102。
曝光工具104是能够将抗蚀剂层曝光于辐射源，例如紫外光(UV)源(例如，深UV光源、极UV光源及/或类似者)、x射线源及/或类似者的半导体处理工具。曝光工具104可将抗蚀剂层曝光于辐射源以将图案从光掩模转印到抗蚀剂层。所述图案可包含用于形成一或多个半导体装置的一或多个半导体装置层图案，可包含用于形成半导体装置的一或多个结构的图案，可包含用于蚀刻半导体装置的各个部分的图案，及/或类似者。在一些实施方案中，曝光工具104包含扫描仪、步进器或类似类型的曝光工具。
显影剂工具106是能够显影已曝光于辐射源的抗蚀剂层以显影从曝光工具104转印到抗蚀剂层的图案的半导体处理工具。在一些实施方案中，显影剂工具106通过移除抗蚀剂层的未经曝光部分来显影图案。在一些实施方案中，显影剂工具106通过移除抗蚀剂层的经曝光部分来显影图案。在一些实施方案中，显影剂工具106藉由通过使用化学显影剂溶解抗蚀剂层的经曝光或未经曝光部分来显影图案。
蚀刻工具108是能够蚀刻衬底、晶片或半导体装置的各种类型的材料的半导体处理工具。例如，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具及/或类似者。在一些实施方案中，蚀刻工具108包含填充有蚀刻剂的室，且衬底经放置于所述室中达一特定时间段以移除衬底的一或多个部分的特定量。在一些实施方案中，蚀刻工具108可使用等离子体蚀刻或等离子体辅助蚀刻来蚀刻衬底的一或多个部分，此可涉及使用离子化气体来同区地或定向地蚀刻一或多个部分。
平坦化工具110是能够抛光或平坦化晶片或半导体装置的各种层的半导体处理工具。例如，抛光装置可包含化学机械抛光(CMP)装置及/或另一类型的抛光装置。在一些实施方案中，抛光装置可抛光或平坦化经沉积或经电镀材料层。
退火工具112是包含半导体处理室及能够加热半导体装置的一或多个装置的半导体处理工具。例如，退火工具112可包含快速热退火(RTA)工具、干式退火工具或能够加热半导体装置以致使两种或更多种材料或气体之间的反应，以致使材料分解，以接合两个或更多个半导体装置及/或类似者的另一类型的退火工具。
晶片/裸片输送工具114包含移动机器人、机械臂、轨道车(tram或rail car)、及/或用来在半导体处理工具102到112之间输送晶片及/或裸片及/或将晶片及/或裸片输送到例如晶片架、存储室及/或类似者的其它位置及从例如晶片架、存储室及/或类似者的其它位置输送晶片及/或裸片的另一类型的装置。在一些实施方案中，晶片/裸片输送工具114可为用以行进特定路径的经编程装置及/或可半自主地或自主地操作。
图1中所展示的装置的数目及布置被提供作为一或多个实例。在实践中，与图1中所展示的装置相比，可存在额外装置、更少装置、不同装置或不同地布置的装置。此外，图1中所展示的两个或更多个装置可在单个装置内实施，或图1中所展示的单个装置可被实施为多个分布式装置。另外或替代地，环境100的一组装置(例如，一或多个装置)可执行被描述为由环境100的另一组装置执行的一或多个功能。
图2A到图2G是制造本文中所描述的实例装置时所涉及的一或多个实例操作200的图。所述装置可包含逻辑装置、存储器装置、finFET、MOSFET、集成电路、处理器、传感器、另一类型的半导体或电子装置，或其一部分。结合图2A到图2G所说明及描述的实例操作200可作为接合过程的部分来执行以接合所述装置的两个或更多个半导体装置。
如图2A中所展示，所述装置可包含第一半导体装置202。第一半导体装置202可包含第一硅层204、设置于第一硅层204上的无掺杂硅酸盐玻璃(USG)层206、形成于USG层206中的第一金属接点208及形成于USG层206及第一金属接点208上的钝化层209。第一半导体装置202可包含半导体晶片、半导体裸片及/或类似者。
第一硅层204可包含从生长为圆柱体的硅晶锭切片的硅晶片。第一硅层204可包含落入例如金属铜的导体与例如玻璃的绝缘体的电导率值之间的电导率值。第一硅层204可用其它材料，例如锗、砷化镓、硅锗及/或类似者替换。
USG层206可包含保护及隔离第一半导体装置202的元件的无掺杂硅酸盐玻璃。USG层206可包含在低温下的高沉积速率，且可包含类似于二氧化硅的性质。USG层206可用作多层级层间电介质装置中的绝缘体及钝化层(例如，以将第一金属接点208与第一半导体装置202的其它组件电绝缘)。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在第一硅层204的顶面上形成USG层206。例如，沉积工具102可执行PECVD操作、HDP-CVD操作、SACVD操作、ALD操作、PVD操作或另一沉积操作以将USG层206沉积于第一硅层204的顶面上。
第一金属接点208可包含导电金属，例如钛、钴、钨、铝、铜、钌、铱及/或类似者。在一些实施方案中，第一金属接点208可经形成于USG层206中形成的开口内。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来执行在USG层206的开口中形成第一金属接点208的沉积操作。在一些实施方案中，使用电镀工具来在USG层206中形成第一金属接点208。在这些实例中，电镀工具可执行电镀操作以形成第一金属接点208。电镀可包含跨由电镀材料形成的阳极及阴极(例如，衬底)施加电压。电压致使电流氧化阳极，此致使电镀材料离子从阳极的释放。这些电镀材料离子形成行进通过电镀浴朝向衬底(例如，USG层206)的电镀溶液。电镀溶液到达USG层206且将电镀材料离子沉积到USG层206中的开口中以形成第一金属接点208。
在一些实施方案中，可利用上文结合图1所描述的环境100的一或多个半导体处理工具来在于开口中形成第一金属接点208之前，在USG层206中形成开口。例如，沉积工具102可在USG层206上形成抗蚀剂层，曝光工具104可将抗蚀剂层曝光于辐射源以图案化抗蚀剂层，显影剂工具106可显影及移除抗蚀剂层的部分以曝光图案，且蚀刻工具108可蚀刻USG层206的一或多个部分以在USG层206中形成开口。在一些实施方案中，抗蚀剂移除工具在蚀刻工具108蚀刻USG层206之后移除抗蚀剂层的剩余部分(例如，使用化学剥离剂及/或另一技术)。
钝化层209可包含惰性且不由于与接触钝化层209的空气或其它材料的相互作用而改变半导体性质的氧化物材料(例如，金属氧化物)。钝化层209可允许电可靠地渗透到设置于钝化层209下方的导电层，且克服阻止电达到导电层的表面状态。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在USG层206及第一金属接点208的顶面上形成钝化层209。
如图2A中进一步展示，所述装置可包含第二半导体装置210。第二半导体装置210可包含第二硅层212、设置于第二硅层212上的掺杂层214、形成于掺杂层214上的外延层216、形成于外延层216上的金属间电介质(IMD)层218、形成于IMD层218中的第二金属接点220以及形成于IMD层218及第二金属接点220上的钝化层221。第二半导体装置210可包含半导体晶片、半导体裸片及/或类似者。
第二硅层212可包含从生长为圆柱体的硅晶锭切片的硅晶片。第二硅层212可包含落入例如金属铜的导体与例如玻璃的绝缘体的电导率值之间的电导率值。第二硅层212可用其它材料，例如锗、砷化镓、硅锗及/或类似者替换。
掺杂层214可包含掺杂有掺杂剂材料(例如，硼、砷、磷、镓及/或类似者)的材料(例如，硅、锗、碳化硅、硅锗及/或类似者)。掺杂是出于调制本质半导体材料的电、光学及/或结构性质的目的而将杂质有意引入到所述半导体材料中。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来执行在第二硅层212的顶面上形成本质半导体材料的沉积操作。还可利用离子布植工具或扩散工具来在本质半导体材料中布植掺杂剂材料以形成掺杂层214。
外延层216可包含经由外延生长形成的硅锗。在一些实施方案中，外延层216包含其它材料，例如硅、碳化硅、硅锗、砷化镓、磷化镓及/或类似者。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来执行在掺杂层214的顶面上形成外延层216的沉积操作。
IMD层218可包含将第二金属接点220与第二半导体装置210的其它组件电绝缘的金属间电介质材料，例如二氧化硅、低介电常数(例如，在3.2到2.0的范围内的k值)电介质材料、氟化二氧化硅玻璃、硅、氮化硅、氧化硅及/或类似者。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在外延层216的顶面上形成IMD层218。例如，沉积工具102可执行PECVD操作、HDP-CVD操作、SACVD操作、ALD操作、PVD操作或另一沉积操作以将IMD层218沉积于外延层216的顶面上。
第二金属接点220可包含导电金属，例如钛、钴、钨、铝、铜、钌、铱及/或类似者。在一些实施方案中，第二金属接点220可经形成于IMD层218中形成的开口内。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来执行在IMD层218的开口中形成第二金属接点220的沉积操作。在一些实施方案中，使用电镀工具来在IMD层218中形成第二金属接点220。在这些实例中，电镀工具可执行电镀操作以形成第二金属接点220。电镀操作可包含跨由电镀材料形成的阳极及阴极(例如，衬底)施加电压。电压致使电流氧化阳极，此致使电镀材料离子从阳极的释放。这些电镀材料离子形成行进通过电镀浴朝向衬底(例如，IMD层218)的电镀溶液。电镀溶液到达IMD层218且将电镀材料离子沉积到IMD层218中的开口中以形成第二金属接点220。
在一些实施方案中，可利用上文结合图1所描述的环境100的一或多个半导体处理工具来在于开口中形成第二金属接点220之前在IMD层218中形成开口。例如，沉积工具102可在IMD层218上形成抗蚀剂层，曝光工具104可将抗蚀剂层曝光于辐射源以图案化抗蚀剂层，显影剂工具106可显影及移除抗蚀剂层的部分以曝光图案，且蚀刻工具108可蚀刻IMD层218的一或多个部分以在USG层206中形成开口。在一些实施方案中，抗蚀剂移除工具在蚀刻工具108蚀刻IMD层218之后移除抗蚀剂层的剩余部分(例如，使用化学剥离剂及/或另一技术)。
钝化层221可包含惰性且不由于与接触钝化层221的空气或其它材料相互作用而改变半导体性质的氧化物材料(例如，金属氧化物)。钝化层221可允许电可靠地渗透到设置于钝化层221下方的导电层，且克服阻止电达到导电层的表面状态。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在IMD层218及第二金属接点220的顶面上形成钝化层221。
如图2B中且由元件符号222所展示，可执行沉积操作以在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。例如，第一接合层224可经形成于USG层206及第一金属接点208的顶面上，且第二接合层226可经形成于IMD层218及第二金属接点220的顶面上。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。例如，沉积工具102可执行CVD操作、PECVD操作、HDP-CVD操作、SACVD操作、ALD操作、PVD操作或另一沉积操作以在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。
在一些实施方案中，可对第一接合层224及/或第二接合层226执行平坦化操作以平整第一接合层224及/或第二接合层226。在一些实施方案中，上文结合图1所描述的环境100的平坦化工具110可执行平坦化操作。平坦化操作可包含化学机械抛光/平坦化(CMP)操作或另一类型的平坦化操作。CMP操作可包含将浆料(或抛光化合物)沉积到抛光垫上。第一半导体装置202可经安装到载体，所述载体可在第一半导体装置202经压抵于抛光垫上时旋转第一半导体装置202。浆料及抛光垫充当在第一半导体装置202旋转时抛光或平坦化第一接合层224的磨料。还可旋转抛光垫以确保将连续供应的浆料施加到抛光垫。可执行类似技术以平坦化第二半导体装置210的第二接合层226。
在一些实施方案中，可将第一接合层224及/或第二接合层226平坦化到特定厚度。例如，可将第一接合层224及/或第二接合层226平坦化到在大致10埃到大致100,000埃的范围内的厚度，使得可对第一接合层224及/或第二接合层226维持表面均匀性及粗糙度控制。在一些实施方案中，可平坦化第一接合层224及/或第二接合层226以实现特定表面粗糙度。例如，可平坦化第一接合层224及/或第二接合层226以实现小于1埃的表面粗糙度。
第一接合层224与第二接合层226可为异质接合层。特定来说，第一接合层224及第二接合层226可由一或多种材料形成，使得第一接合层224的化学组成与第二接合层226的化学组成是不同化学组成。第一接合层224可由一或多种材料形成，使得第一接合层224的化学组成的硅含量及含羟基硅含量(例如，羟基基团含量)高，且氮含量低。第二接合层226可由一或多种材料形成，使得第二接合层226的化学组成包含硅，且氮含量高。
第一接合层224的硅浓度(例如，含羟基硅浓度)可大于第二接合层226的硅浓度。第一接合层224的高硅浓度(例如，含羟基硅浓度)可引起或促进硅-氧-硅键在退火操作期间的形成，以接合第一半导体装置202与第二半导体装置210。第二接合层226的氮浓度可大于第一接合层224的氮浓度。第二接合层226的高氮浓度可增强及/或增加硅-氧-硅键在退火操作期间的形成的容易度。
因此，第一接合层224的硅氮比可相对于第二接合层226的硅氮比更大。作为实例，第一接合层224的硅氮比可为大致20或更大，且第二接合层226的硅氮比可为大致2或更小，以促进硅-氧-硅键在退火操作期间的形成，以接合第一半导体装置202及第二半导体装置210。作为另一实例，第一接合层224的硅氮比可在大致20到大致1000的范围内，且第二接合层226的硅氮比可在大致0.5到大致2的范围内，以增强及/或增加硅-氧-硅键在退火操作期间的形成。
在一些实施方案中，第一接合层224是由氧化硅(SiO)(例如，含羟基氧化硅)、二氧化硅(SiO2)(例如，含羟基二氧化硅)、碳氧化硅(SiOC)(例如，含羟基碳氧化硅)或另一含硅材料形成。含硅材料可经键结到例如OH的羟基(或羟基基团)组分以在第一接合层224中形成Si-OH键。在一些实施方案中，第二接合层226是由氮化硅(SiN)、氮氧化硅(SiON)、氮化碳硅(SiCN)或另一含硅及氮材料形成。
如图2C中且由元件符号228所展示，可执行退火操作以熔合第一接合层224及第二接合层226，此接合第一半导体装置202及第二半导体装置210。例如，第一半导体装置202或第二半导体装置210中的一者可旋转180度，使得第一接合层224面对第二接合层226。图2C展示旋转180度的第二半导体装置210，但第一半导体装置202可代替第二半导体装置210旋转180度。一旦第一接合层224面对第二接合层226，第一接合层224便可与第二接合层226接合在一起，此可结合第一半导体装置202及第二半导体装置210。因此，如图2C的实例定向中所展示，第二接合层226可经设置于第一接合层224的顶面上。第二金属接点220及IMD层218可经设置于第二接合层226上，且外延层216可经设置于IMD层218上。掺杂层214可经设置于外延层216上，且第二硅层212可经设置于掺杂层214上。
第一接合层224及第二接合层226中的每一者的接合强度可大于2焦耳/平方米以实现第一半导体装置202及第二半导体装置210的直接接合。例如，第一接合层224及第二接合层226中的每一者的接合强度可大致大于2.5焦耳/平方米。第一半导体装置202及第二半导体装置210可经由第一接合层224及第二接合层226结合，而无需使用等离子体处理过程预处理第一接合层224及第二接合层226。第一接合层224及第二接合层226的接合强度消除对当前接合过程中所利用的昂贵且耗时的等离子体预处理的需要。
在一些实施方案中，可利用上文结合图1所描述的环境100的退火工具112来执行退火操作以熔合或接合第一接合层224及第二接合层226(例如，透过第一接合层224及第二接合层226的共价键结)。在一些实施方案中，可在特定过程条件下执行退火操作以熔合或接合第一接合层224及第二接合层226。例如，可在从大致摄氏150度到大致摄氏400度的范围内的温度下且在从大致30分钟到大致3小时的时间段内执行退火操作，以允许在第一接合层224与第二接合层226之间形成共价键。
在一些实施方案中，退火操作是干式退火、RTA或另一类型的退火操作。退火操作可能导致发生于第一接合层224与第二接合层226之间的脱水反应。脱水反应是导致水(例如，H2O)从第一接合层224及/或第二接合层226移除的反应。脱水反应致使第一接合层224的羟基组分(例如，OH组分)分解，此在第一接合层226与第二接合层226之间形成硅-氧-硅键(例如，Si-O-Si键)。在此，第一接合层224的硅-羟基键(例如，Si-OH键)中的硅及氧与第二接合层226中的硅键结以形成Si-O-Si键，其中水作为脱水反应的副产物而形成。此外，第二接合层226中的氮增加脱水反应的有效性且因此，增加第一接合层224与第二接合层226之间的键的有效性及强度。特定来说，第二接合层226中的氮含量允许在退火操作期间更容易地形成第一接合层224与第二接合层226之间的Si-O-Si键(例如，与缺乏氮的情况相比)。
如图2D中且由元件符号230所展示，可执行蚀刻操作以从外延层216移除第二硅层212及掺杂层214。在一些实施方案中，执行第一蚀刻操作以从掺杂层214移除第二硅层212，且执行第二蚀刻操作以从外延层216移除掺杂层214。在一些实施方案中，可利用上文结合图1所描述的环境100的蚀刻工具108来执行第一蚀刻操作以从掺杂层214移除第二硅层212，且执行第二蚀刻操作以从外延层216移除掺杂层214。在一些实施方案中，执行单个蚀刻操作以从外延层216移除第二硅层212及掺杂层214。在一些实施方案中，蚀刻操作可包含湿式蚀刻操作、干式蚀刻操作、等离子体蚀刻操作及/或其它类型的蚀刻操作。
如图2E中且由元件符号232所展示，可在外延层216上形成钝化层234。例如，可将钝化层234沉积于外延层216的顶面上。钝化层234可包含惰性且不由于与接触钝化层234的空气或其它材料的相互作用而改变半导体性质的氧化物材料(例如，金属氧化物)。钝化层234可允许电可靠地渗透到设置于钝化层234下方的导电层，且克服阻止电到达导电层的表面状态。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在外延层216的顶面上形成钝化层234。
如图2F中且由元件符号236所展示，可穿过钝化层234、外延层216、IMD层218、第一接合层224及第二接合层226形成金属通路238，以与第一金属接点208及第二金属接点220连接。例如，可执行沉积工具102、曝光工具104、显影剂工具106及蚀刻工具108以穿过钝化层234、外延层216、IMD层218、第二金属接点220、第一接合层224及/或第二接合层226形成开口。沉积工具102可执行一或多个沉积操作，或电镀工具可执行一或多个电镀操作，以在穿过钝化层234、外延层216、IMD层218、第二金属接点220、第一接合层224及/或第二接合层226形成的开口中提供金属通路238。
金属通路238可包含导电金属，例如钛、钴、钨、铝、铜、钌、铱及/或类似者。在一些实施方案中，可为第一金属接点208中的每一者及第二金属接点220中的每一者形成金属通路238。在一些实施方案中，可形成单个金属通路238，使得单个金属通路238与第一金属接点208中的两者或更多者及/或第二金属接点220中的两者或更多者连接。
如图2G中且由元件符号240所展示，可在金属通路238上形成第三金属接点242。第三金属接点242可包含导电金属，例如钛、钴、钨、铝、铜、钌、铱及/或类似者。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在金属通路238上形成第三金属接点242。在一些实施方案中，可使用电镀工具来执行电镀过程以在金属通路238上形成第三金属接点242。所述装置(或其部分)的最终布置可包含堆叠式半导体装置(例如，第一半导体装置202及第二半导体装置210)、三维集成电路及/或类似者。在一些实施方案中，可在金属通路238中的每一者上形成第三金属接点242。在一些实施方案中，可在金属通路238中的两者或更多者上形成单个第三金属接点242。
图2A到图2G中所展示的结构、层及/或类似者的数目及布置被提供作为实例。在实践中，与图2A到图2G中所展示的结构及/或层相比，所述装置可包含额外结构及/或层、更少结构及/或层、不同结构及/或层、或不同地布置的结构及/或层。
图3是装置300的实例组件的图。在一些实施方案中，沉积工具102、曝光工具104、显影剂工具106、蚀刻工具108、平坦化工具110、退火工具112及/或晶片/裸片输送工具114可包含一或多个装置300及/或装置300的一或多个组件。如图3中所展示，装置300可包含总线310、处理器320、存储器330、存储组件340、输入组件350、输出组件360及通信组件370。
总线310包含允许装置300的组件当中的通信的组件。处理器320以硬件、固件或硬件及软件的组合来实施。处理器320是中央处理单元(CPU)、图形处理单元(GPU)、加速处理单元(APU)、微处理器、微控制器、数字信号处理器(DSP)、场可编程门阵列(FPGA)、专用集成电路(ASIC)或另一类型的处理组件。在一些实施方案中，处理器320包含能够经经编程以执行功能的一或多个处理器。存储器330包含随机存取存储器(RAM)、只读存储器(ROM)及/或存储供处理器320使用的信息及/或指令的另一类型的动态或静态存储装置(例如，快闪存储器、磁性存储器及/或光学存储器)。
存储组件340存储与装置300的操作及使用相关的信息及/或软件。例如，存储组件340可包含硬盘(例如，磁盘、光盘、磁光盘及/或固态硬盘)、光盘片(CD)、数字多功能光盘(DVD)、软盘、卡匣、磁带及/或另一类型的非暂时性计算机可读媒体，连同对应驱动器。
输入组件350包含允许装置300例如经由用户输入接收信息的组件(例如，触摸屏幕显示器、键盘、小键盘、鼠标、按钮、开关及/或麦克风)。另外或替代地，输入组件350可包含用于感测信息的传感器(例如，全球定位系统(GPS)组件、加速度计、陀螺仪及/或致动器)。输出组件360包含提供来自装置300的输出信息的组件(例如，显示器、扬声器及/或一或多个LED)。
通信组件370包含使装置300能够例如经由有线连接、无线连接或有线及无线连接的组合与其它装置进行通信的类收发器组件(例如，收发器及/或分开的接收器及发射器)。通信组件370可允许装置300从另一装置接收信息及/或将信息提供到另一装置。例如，通信组件370可包含以太网络接口、光学接口、同轴接口、红外接口、射频(RF)接口、通用串行总线(USB)接口、无线区域接口、蜂窝网络接口及/或类似者。
装置300可执行本文中所描述的一或多个过程。装置300可基于处理器320执行由非暂时性计算机可读媒体(例如存储器330及/或存储组件340)存储的软件指令执行这些过程。计算机可读媒体在本文中被定义为非暂时性存储器装置。存储器装置包含单个物理存储装置内的存储器空间或跨多个物理存储装置散布的存储器空间。
软件指令可经由通信组件370从另一计算机可读媒体或从另一装置被读入存储器330及/或存储组件340。当被执行时，存储于存储器330及/或存储组件340中的软件指令可致使处理器320执行本文中所描述的一或多个过程。另外或替代地，硬连线电路系统可取代软件指令或与软件指令相组合用来执行本文中所描述的一或多个过程。因此，本文中所描述的实施方案不限于硬件电路系统及软件的任何特定组合。
图3中所展示的组件的数目及布置被提供作为实例。在实践中，与图3中所展示的组件相比，装置300可包含额外组件、更少组件、不同组件或不同地布置的组件。另外或替代地，装置300的一组组件(例如，一或多个组件)可执行被描述为由装置300的另一组组件执行的一或多个功能。
图4是与结合半导体装置相关联的实例过程400的流程图。在一些实施方案中，图4的一或多个过程框可由一或多个半导体处理工具(例如，半导体处理工具102到110中的一或多者)来执行。另外或替代地，图4的一或多个过程框可由装置300的一或多个组件(例如处理器320、存储器330、存储组件340、输入组件350、输出组件360及/或通信组件370)来执行。
如图4中所展示，过程400可包含在第一半导体装置的表面上形成第一接合层(框410)。例如，半导体处理工具(例如，沉积工具102)可在第一半导体装置202的表面上形成第一接合层224，如上文所描述。
如图4中进一步展示，过程400可包含在第二半导体装置的表面上形成第二接合层，其中第一接合层的化学组成不同于第二接合层的化学组成以促成第一半导体装置与第二半导体装置之间的接合(框420)。例如，半导体处理工具(例如，沉积工具102)可在第二半导体装置210的表面上形成第二接合层226，如上文所描述。在一些实施方案中，第一接合层224的化学组成不同于第二接合层226的化学组成以促成第一半导体装置202与第二半导体装置210之间的接合。
如图4中进一步展示，过程400可包含执行退火操作以经由第一接合层及第二接合层接合第一半导体装置与第二半导体装置(框430)。例如，半导体处理工具(例如，退火工具112)可执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202与第二半导体装置210，如上文所描述。
过程400可包含额外实施方案，例如下文及/或结合本文中别处描述的一或多个其它过程所描述的任何单个实施方案或任何实施方案组合。
在第一实施方案中，第一接合层224及第二接合层226各自包含在从大致10埃到大致100,000埃的范围内的厚度。在第二实施方案中，单独地或与第一实施方案相组合，第一接合层224的化学组成的硅氮比相对于第二接合层226的化学组成的硅氮比更大。在第三实施方案中，单独地或与第一及第二实施方案中的一或多者相组合，第一接合层的化学组成包括含羟基二氧化硅，且其中第二接合层的化学组成包括氮化硅。在第四实施方案中，单独地或与第一到第三实施方案中的一或多者相组合，执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202与第二半导体装置210包含执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202与第二半导体装置210，而无需预处理所述第一接合层或所述第二接合层。
在第五实施方案中，单独地或与第一到第四实施方案中的一或多者相组合，执行退火操作熔合第一接合层224及第二接合层226，其中第一接合层224的化学组成及第二接合层226的化学组成致使硅-氧-硅键在第一接合层224与第二接合层226之间的形成以直接接合第一半导体装置202及第二半导体装置210。在第六实施方案中，单独地或与第一到第五实施方案中的一或多者相组合，第一接合层224或第二接合层226的粗糙度小于大致1埃。
尽管图4展示过程400的实例框，但在一些实施方案中，与图4中所描绘的框相比，过程400可包含额外框、更少框、不同框或不同地布置的框。另外或替代地，过程400的框中的两者或更多者可并行执行。
图5是与接合半导体装置相关联的实例过程500的流程图。在一些实施方案中，图5的一或多个过程框可由一或多个半导体处理工具(例如，半导体处理工具102到110中的一或多者)来执行。另外或替代地，图5的一或多个过程框可由装置300的一或多个组件(例如处理器320、存储器330、存储组件340、输入组件350、输出组件360及/或通信组件370)来执行。
如图5中所展示，过程500可包含在第一半导体装置的表面上形成第一接合层(框510)。例如，半导体处理工具(例如，沉积工具102)可在第一半导体装置202的表面上形成第一接合层224，如上文所描述。
如图5中进一步展示，过程500可包含在第二半导体装置的表面上形成第二接合层(框520)。例如，半导体处理工具(例如，沉积工具102)可在第二半导体装置210的表面上形成第二接合层226，如上文所描述。
如图5中进一步展示，过程500可包含执行退火操作以经由第一接合层及第二接合层接合第一半导体装置及第二半导体装置，其中第一接合层的含羟基硅浓度导致硅-氧-硅键在退火操作期间的形成，且其中第二接合层的氮浓度增加硅-氧-硅键在退火操作期间的形成(框530)。例如，半导体处理工具(例如，退火工具112)可执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202及第二半导体装置210，如上文所描述。在一些实施方案中，第一接合层224的含羟基硅浓度导致硅-氧-硅键在退火操作期间的形成。在一些实施方案中，第二接合层226的氮浓度增加硅-氧-硅键在退火操作期间的形成。
过程500可包含额外实施方案，例如下文及/或结合本文中别处描述的一或多个其它过程所描述的任何单个实施方案或任何实施方案组合。
在第一实施方案中，第一接合层224的硅氮比是大致20或更大。在第二实施方案中，单独地或与第一实施方案相组合，第二接合层226的硅氮比是大致2或更小。在第三实施方案中，单独地或与第一及第二实施方案中的一或多者相组合，第二接合层的氮浓度增加在退火操作期间发生于第一接合层与第二接合层之间的脱水反应的有效性。
在第四实施方案中，单独地或与第一到第三实施方案中的一或多者相组合，执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202及第二半导体装置210包含执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202及第二半导体装置210，而无需在退火操作之前对第一接合层224或第二接合层226执行预处理过程。在第五实施方案中，单独地或与第一到第四实施方案中的一或多者相组合，执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202及第二半导体装置210包含在从大致摄氏150度到大致摄氏400度的范围内的温度下且在从大致30分钟到大致3小时的范围内的时间段内执行退火操作，以熔合第一接合层224及第二接合层226。
尽管图5展示过程500的实例框，但在一些实施方案中，与图5中所描绘的框相比，过程500可包含额外框、更少框、不同框或不同地布置的框。另外或替代地，过程500的框中的两者或更多者可并行执行。
图6A到图6D是制造本文中所描述的实例半导体装置时所涉及的一或多个实例操作600的图。特定来说，可执行一或多个实例操作600以将第二半导体装置210接合到例如硅载体晶片的载体衬底，使得可在由载体衬底支撑第二半导体装置210的同时对第二半导体装置210执行一或多个额外操作(例如，一或多个背侧操作)。
如图6A中所展示，第一半导体装置202可包含第一硅层204。第一硅层204可为例如硅载体晶片的载体衬底。如图6A中进一步展示，第二半导体装置210可包含第二硅层212、设置于第二硅层212上的掺杂层214、形成于掺杂层214上的外延层216、形成于外延层216上的IMD层218及形成于IMD层218中的第二金属接点220。在一些实施方案中，钝化层221还可经形成于IMD层218及第二金属接点220上。
如图6B中且由元件符号602所展示，可执行沉积操作以在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。例如，第一接合层224可经形成于第一硅层204的顶面上，且第二接合层226可经形成于IMD层218及第二金属接点220的顶面上。在一些实施方案中，可利用上文结合图1所描述的环境100的沉积工具102来在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。例如，沉积工具102可执行CVD操作、PECVD操作、HDP-CVD操作、SACVD操作、ALD操作、PVD操作或另一沉积操作以在第一半导体装置202的顶面上形成第一接合层224且在第二半导体装置210的顶面上形成第二接合层226。
在一些实施方案中，可对第一接合层224及/或第二接合层226执行平坦化操作以平整第一接合层224及/或第二接合层226。在一些实施方案中，上文结合图1所描述的环境100的平坦化工具110可执行平坦化操作。平坦化操作可包含CMP操作或另一类型的平坦化操作。在一些实施方案中，可将第一接合层224及/或第二接合层226平坦化到特定厚度。例如，可将第一接合层224及/或第二接合层226平坦化到在大致10埃到大致100,000埃的范围内的厚度，使得可对第一接合层224及/或第二接合层226维持表面均匀性及粗糙度控制。在一些实施方案中，可平坦化第一接合层224及/或第二接合层226以实现特定表面粗糙度。例如，可平坦化第一接合层224及/或第二接合层226以实现小于1埃的表面粗糙度。
第一接合层224及第二接合层226可为异质接合层。特定来说，第一接合层224及第二接合层226可由一或多种材料形成，使得第一接合层224的化学组成及第二接合层226的化学组成是不同化学组成。第一接合层224可由一或多种材料形成，使得第一接合层224的化学组成的硅含量及含羟基硅含量(例如，羟基基团含量)高，且氮含量低。第二接合层226可由一或多种材料形成，使得第二接合层226的化学组成包含硅，且氮含量高。
第一接合层224的硅浓度(例如，含羟基硅浓度)可大于第二接合层226的硅浓度。第一接合层224的高硅浓度(例如，含羟基硅浓度)可引起或促进硅-氧-硅键在退火操作期间的形成，以接合第一半导体装置202与第二半导体装置210。第二接合层226的氮浓度可大于第一接合层224的氮浓度。第二接合层226的高氮浓度可增强及/或增加硅-氧-硅键在退火操作期间的形成的容易度。
因此，第一接合层224的硅氮比可相对于第二接合层226的硅氮比更大。作为实例，第一接合层224的硅氮比可为大致20或更大，且第二接合层226的硅氮比可为大致2或更小以促进硅-氧-硅键在退火操作期间的形成以接合第一半导体装置202与第二半导体装置210。作为另一实例，第一接合层224的硅氮比可在大致20到大致1000的范围内，且第二接合层226的硅氮比可在大致0.5到大致2的范围内以增强及/或增加硅-氧-硅键在退火操作期间的形成。
在一些实施方案中，第一接合层224由氧化硅(SiO)(例如，含羟基氧化硅)、二氧化硅(SiO2)(例如，含羟基二氧化硅)、碳氧化硅(SiOC)(例如，含羟基碳氧化硅)或另一含硅材料形成。含硅材料可经键结到例如OH的羟基(或羟基基团)组分以在第一接合层224中形成Si-OH键。在一些实施方案中，第二接合层226由氮化硅(SiN)、氮氧化硅(SiON)、氮化碳硅(SiCN)或另一含硅及氮材料形成。
如图6C中且由元件符号604所展示，可执行退火操作以熔合第一接合层224及第二接合层226，此接合第一半导体装置202与第二半导体装置210。例如，第一半导体装置202或第二半导体装置210中的一者可旋转180度，使得第一接合层224面对第二接合层226。图6C展示旋转180度的第二半导体装置210，但第一半导体装置202可代替第二半导体装置210旋转180度。一旦第一接合层224面对第二接合层226，第一接合层224便可与第二接合层226接合在一起，此可结合第一半导体装置202及第二半导体装置210。因此，如图6C的实例定向中所展示，第二接合层226可经设置于第一接合层224的顶面上。第二金属接点220及IMD层218可经设置于第二接合层226上，且外延层216可经设置于IMD层218上。掺杂层214可经设置于外延层216上，且第二硅层212可经设置于掺杂层214上。
第一接合层224及第二接合层226中的每一者的接合强度可大于2焦耳/平方米以实现第一半导体装置202及第二半导体装置210的直接接合。例如，第一接合层224及第二接合层226中的每一者的接合强度可大致大于2.5焦耳/平方米。第一半导体装置202及第二半导体装置210可经由第一接合层224及第二接合层226结合，而无需使用等离子体处理过程预处理第一接合层224及第二接合层226。第一接合层224及第二接合层226的接合强度消除对当前接合过程中所利用的昂贵且耗时的等离子体预处理的需要。
在一些实施方案中，可利用上文结合图1所描述的环境100的退火工具112来执行退火操作以熔合或接合第一接合层224及第二接合层226(例如，通过第一接合层224及第二接合层226的共价键结)。在一些实施方案中，可在特定过程条件下执行退火操作以熔合或接合第一接合层224及第二接合层226。例如，可在从大致摄氏150度到大致摄氏400度的范围内的温度下且在从大致30分钟到大致3小时的时间段内执行退火操作，以允许在第一接合层224与第二接合层226之间形成共价键。
在一些实施方案中，退火操作是干式退火、RTA或另一类型的退火操作。退火操作可导致发生于第一接合层224与第二接合层226之间的脱水反应。脱水反应是导致水(例如，H2O)从第一接合层224及/或第二接合层226移除的反应。脱水反应致使第一接合层224的羟基组分(例如，OH组分)分解，此在第一接合层224与第二接合层226之间形成硅-氧-硅键(例如，Si-O-Si键)。在此，第一接合层224的硅-羟基键(例如，Si-OH键)中的硅及氧与第二接合层226中的硅键结以形成Si-O-Si键，其中水作为脱水反应的副产物而形成。此外，第二接合层226中的氮增加脱水反应的有效性且因此，增加第一接合层224与第二接合层226之间的键的有效性及强度。特定来说，第二接合层226中的氮含量允许在退火操作期间更容易地形成第一接合层224与第二接合层226之间的Si-O-Si键(例如，与缺乏氮的情况相比)。
如图6D中且由元件符号606所展示，可执行蚀刻操作以从外延层216移除第二硅层212及掺杂层214。在一些实施方案中，执行第一蚀刻操作以从掺杂层214移除第二硅层212，且执行第二蚀刻操作以从外延层216移除掺杂层214。在一些实施方案中，可利用上文结合图1所描述的环境100的蚀刻工具108来执行第一蚀刻操作以从掺杂层214移除第二硅层212，且执行第二蚀刻操作以从外延层216移除掺杂层214。在一些实施方案中，执行单个蚀刻操作以从外延层216移除第二硅层212及掺杂层214。在一些实施方案中，蚀刻操作可包含湿式蚀刻操作、干式蚀刻操作、等离子体蚀刻操作及/或其它类型的蚀刻操作。
以此方式，可执行上文结合元件符号606所描述的退火操作以将第二半导体装置210接合到例如硅载体晶片的载体衬底(例如，第一硅层204)，使得可在由载体衬底支撑第二半导体装置210的同时，对第二半导体装置210执行一或多个额外操作(例如，一或多个背侧操作)。
如上文所指示，图6A到图6D仅仅被提供作为一或多个实例。其它实例可不同于关于图6A到图6D所描述的内容。
图7是用于结合半导体装置的实例过程700的流程图。在一些实施方案中，图7的一或多个过程框可由装置(例如，图1中所描绘的工具中的一或多者)来执行。在一些实施方案中，图7的一或多个过程框可由与图1中所描绘的一或多个工具分开或包含图1中所描绘的一或多个工具的另一装置或装置群组来执行。另外或替代地，图7的一或多个过程框可由装置300的一或多个组件(例如处理器320、存储器330、存储组件340、输入组件350、输出组件360、通信组件370及/或类似者)来执行。
如图7中所展示，过程700可包含在第一半导体装置的载体衬底上方形成第一接合层(框710)。例如，所述装置可在第一半导体装置202的载体衬底上方形成第一接合层224，如上文所描述。载体衬底包含第一硅层204，例如硅载体晶片。
如图7中进一步展示，过程700可包含在第二半导体装置的表面上形成第二接合层(框720)。例如，所述装置可在第二半导体装置210的表面上形成第二接合层226，如上文所描述。
如图7中进一步展示，过程700可包含执行退火操作以经由第一接合层及第二接合层接合第一半导体装置与第二半导体装置(框730)。例如，所述装置可执行退火操作以经由第一接合层224及第二接合层226接合第一半导体装置202与第二半导体装置210，如上文所描述。在一些实施方案中，第一接合层224的含羟基硅浓度导致硅-氧-硅键在退火操作期间的形成。在一些实施方案中，第二接合层226的氮浓度增加硅-氧-硅键在退火操作期间的形成。
如图7中进一步展示，过程700可包含在执行退火操作之后从第二半导体装置移除硅层及掺杂层(框740)。例如，所述装置可在执行退火操作之后从第二半导体装置210移除第二硅层212及掺杂层214，如上文所描述。
过程700可包含额外实施方案，例如下文及/或结合本文中别处描述的一或多个其它过程所描述的任何单个实施方案或任何实施方案组合。尽管图7展示过程700的实例框，但在一些实施方案中，与图6中所描绘的框相比，过程700可包含额外框、更少框、不同框或不同地布置的框。另外或替代地，过程700的框中的两者或更多者可并行执行。
以此方式，可使用异质接合层直接接合第一半导体装置及第二半导体装置。可在第一半导体装置上形成第一接合层且可在待接合或结合到第一半导体装置的第二半导体装置上形成第二接合层。每一接合层可包含含硅材料。第一接合层可包含相对于第二接合层更高的含羟基硅浓度及相对于第二接合层更低的氮浓度。第二接合层可包含具有相对于第一接合层更高的氮浓度的硅。可执行干式退火以致使导致第一接合层的羟基组分的分解的脱水反应，此在第一接合层与第二接合层之间形成氧化硅键。第二接合层中的氮增加脱水反应的有效性且因此，增加第一接合层与第二接合层之间的键的有效性及强度。因此，第一半导体装置及第二半导体装置可直接接合而无需使用等离子体预处理过程，此降低接合过程的成本及复杂度。
如上文更详细地描述，本文中所描述的一些实施方案提供一种方法。所述方法包含在第一半导体装置的表面上形成第一接合层。所述方法包含在第二半导体装置的表面上形成第二接合层。所述第一接合层的化学组成不同于所述第二接合层的化学组成以促成所述第一半导体装置与所述第二半导体装置之间的接合。所述方法包含执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置与所述第二半导体装置。
如上文更详细地描述，本文中所描述的一些实施方案提供一种装置。所述装置包含第一半导体装置、第二半导体装置以及第一接合层及第二接合层。所述第一接合层及所述第二接合层两者结合所述第一半导体装置及所述第二半导体装置。所述第一接合层的化学组成包含相对于所述第二接合层的化学组成更大的硅浓度以致使硅-氧-硅键在所述第一接合层与所述第二接合层之间的形成。所述第二接合层的所述化学组成包含相对于所述第一接合层的所述化学组成更大的氮浓度以增加所述硅-氧-硅键的在所述第一接合层与第二接合层之间所述形成。
如上文更详细地描述，本文中所描述的一些实施方案提供一种方法。所述方法包含在第一半导体装置的表面上形成第一接合层。所述方法包含在第二半导体装置的表面上形成第二接合层。所述方法包含执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置及所述第二半导体装置。所述第一接合层的含羟基硅浓度导致硅-氧-硅键在所述退火操作期间的形成。所述第二接合层的氮浓度增加所述硅-氧-硅键在所述退火操作期间的所述形成。
前文概述若干实施例的特征，使得所属领域的技术人员可更佳理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改用于实行本文中介绍的实施例的相同目的及/或实现相同优点的其它过程及结构的基础。所属领域的技术人员还应认识到，这些等效构造并不脱离本揭露的精神及范围，且其可在不脱离本揭露的精神及范围的情况下在本文中作出各种改变、替代及更改。
符号说明
100:环境
102:半导体处理工具/沉积工具
104:半导体处理工具/曝光工具
106:半导体处理工具/显影剂工具
108:半导体处理工具/蚀刻工具
110:半导体处理工具/平坦化工具
112:半导体处理工具/退火工具
114:半导体处理工具/晶片/裸片输送工具
200:操作
202:第一半导体装置
204:第一硅层
206:无掺杂硅酸盐玻璃(USG)层
208:第一金属接点
209:钝化层
210:第二半导体装置
212:第二硅层
214:掺杂层
216:外延层
218:金属间电介质(IMD)层
220:第二金属接点
221:钝化层
222:操作
224:第一接合层
226:第二接合层
228:操作
230:操作
232:操作
234:钝化层
236:操作
238:金属通路
240:操作
242:第三金属接点
246:第三金属接点
300:装置
310:总线
320:处理器
330:存储器
340:存储组件
350:输入组件
360:输出组件
370:通信组件
400:过程
410:框
420:框
430:框
500:过程
510:框
520:框
530:框
600:操作
602:操作
604:操作
606:操作
700:过程
710:框
720:框
730:框
740:框。

Claims (10)

1.一种接合半导体装置的方法，其包括：
在第一半导体装置的表面上形成第一接合层；
在第二半导体装置的表面上形成第二接合层，
其中所述第一接合层的化学组成不同于所述第二接合层的化学组成以促成所述第一半导体装置与所述第二半导体装置之间的接合；及
执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置与所述第二半导体装置。
2.根据权利要求1所述的方法，其中所述第一接合层及所述第二接合层各自包含在从大致10埃到大致100,000埃的范围内的厚度。
3.根据权利要求1所述的方法，其中相对于所述第二接合层的所述化学组成的硅氮比，所述第一接合层的所述化学组成的硅氮比更大。
4.根据权利要求1所述的方法，其中所述第一接合层的所述化学组成包括含羟基二氧化硅；且
其中所述第二接合层的所述化学组成包括氮化硅。
5.根据权利要求1所述的方法，其中执行所述退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置与所述第二半导体装置包括：
执行所述退火操作以经由所述第一接合层及所述第二接合层来接合所述第一半导体装置与所述第二半导体装置，而无需预处理所述第一接合层或所述第二接合层。
6.一种接合半导体装置，其包括：
第一半导体装置；
第二半导体装置；及
第一接合层及第二接合层，两者结合所述第一半导体装置及所述第二半导体装置，
其中所述第一接合层的化学组成包含相对于所述第二接合层的化学组成更大的硅浓度，以致使硅-氧-硅键在所述第一接合层与所述第二接合层之间的形成，且
其中所述第二接合层的所述化学组成包含相对于所述第一接合层的所述化学组成更大的氮浓度，以增加所述硅-氧-硅键在所述第一接合层与第二接合层之间的所述形成。
7.根据权利要求6所述的接合半导体装置，其中所述第一接合层的所述化学组成的硅氮比在近大致20到大致1000的范围内。
8.根据权利要求6所述的接合半导体装置，其中所述第二接合层的所述化学组成的硅氮比在大致0.5到大致2的范围内。
9.一种接合半导体装置的方法，其包括：
在第一半导体装置的表面上形成第一接合层；
在第二半导体装置的表面上形成第二接合层；及
执行退火操作以经由所述第一接合层及所述第二接合层接合所述第一半导体装置及所述第二半导体装置，
其中所述第一接合层的含羟基硅浓度导致硅-氧-硅键在所述退火操作期间的形成，且
其中所述第二接合层的氮浓度增加所述硅-氧-硅键在所述退火操作期间的所述形成。
10.根据权利要求9所述的方法，其中所述第一接合层的硅氮比是大致20或更大。
CN202210245142.9A 2021-08-31 2022-03-14 用于直接半导体接合的异质接合层的装置及其方法 Pending CN115565857A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/446,549 US20230065793A1 (en) 2021-08-31 2021-08-31 Heterogenous bonding layers for direct semiconductor bonding
US17/446,549 2021-08-31

Publications (1)

Publication Number Publication Date
CN115565857A true CN115565857A (zh) 2023-01-03

Family

ID=84737808

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210245142.9A Pending CN115565857A (zh) 2021-08-31 2022-03-14 用于直接半导体接合的异质接合层的装置及其方法

Country Status (3)

Country Link
US (2) US20230065793A1 (zh)
CN (1) CN115565857A (zh)
TW (1) TW202312277A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230066395A1 (en) * 2021-08-27 2023-03-02 Micron Technology, Inc. Systems and methods for direct bonding in semiconductor die manufacturing

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117594454A (zh) * 2024-01-18 2024-02-23 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构
CN117594454B (zh) * 2024-01-18 2024-04-26 合肥晶合集成电路股份有限公司 晶圆键合方法及晶圆键合结构

Also Published As

Publication number Publication date
US20230402427A1 (en) 2023-12-14
TW202312277A (zh) 2023-03-16
US20230065793A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US9653352B2 (en) Methods for forming metal organic tungsten for middle of the line (MOL) applications
CN106356331B (zh) 钴互连件技术
US9362111B2 (en) Hermetic CVD-cap with improved step coverage in high aspect ratio structures
KR101739613B1 (ko) Cu 배선의 형성 방법
KR20100003353A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US20230402427A1 (en) Heterogenous bonding layers for direct semiconductor bonding
KR20140020203A (ko) Cu 배선의 형성 방법 및 기억매체
US20230361040A1 (en) Ruthenium oxide film and ruthenium liner for low-resistance copper interconnects in a device
KR101671316B1 (ko) 기판 처리 방법 및 기억 매체
CN112151440B (zh) 半导体结构的形成方法、晶体管
US9892965B2 (en) Cu wiring manufacturing method and Cu wiring manufacturing system
US20230207484A1 (en) Electromagnetic shielding structure for a semiconductor device and a method for manufacturing the same
CN101304002B (zh) 半导体元件的制造方法
JP2014041946A (ja) 半導体装置の製造方法および半導体装置
TW201830484A (zh) 半導體裝置結構的形成方法
TWI791285B (zh) 用於連接兩個半導體裝置的原子層沉積接合層
US20230036572A1 (en) Structure formation in a semiconductor device
TWI824278B (zh) 半導體裝置的鎢導孔的形成方法、半導體裝置及鰭式場效電晶體
KR20230053548A (ko) 서브트랙티브 (subtractive) 구리 에칭
JP4643975B2 (ja) 半導体装置の製造方法
CN115084009A (zh) 半导体装置的形成方法
TW202348825A (zh) 用於選擇性金屬沉積的選擇性抑制
KR20030052485A (ko) 반도체 소자의 금속 배선 형성 방법
WO2016138032A1 (en) Semiconductor structure with trl and handle wafer cavities

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination