CN101304002B - 半导体元件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体元件的制造方法，包括提供具有铜区和非铜区的基底，将基底蚀刻除去来自铜区的任何铜氧化物，然后选择性地形成介电盖层在基底的铜区上方，使得基底的非铜区上方很少或无介电盖层形成。因此，本发明提出的半导体元件的制造方法可降低铜原子在经过一段时间或在半导体结构操作的期间从金属内连线迁移并造成元件失效的机率。
Description
技术领域
本发明涉及半导体元件的制造方法，特别涉及在金属上形成自对准介电盖层的方法。
背景技术
近年来，铜已广泛取代铝或其他金属以在半导体元件之间制造导电内连线，然而，使用铜会使得金属离子有电迁移增加的缺点，进而造成电路失效。
发明内容
本发明的目的在于提出一种可克服上述电路失效缺陷的半导体元件制造方法。
本发明提供一种半导体元件的制造方法，包括提供具有第一区域和第二区域的基底，其中第一区域包括第一介电材料，且第二区域包括铜；在基本无氧的环境下处理基底，以除去在第二区域内的铜氧化物；以及形成盖层在基底上方，其中盖层包括第二介电材料，且选择性地在基底的第二区域上方形成，以致在基底的第一区域上方基本上无第二介电材料。
如上所述的半导体元件的制造方法，还包括形成SiCN蚀刻停止层。
如上所述的半导体元件的制造方法，其中形成该盖层的步骤包括化学气相沉积法，该化学气相沉积法在包含硅烷的气体环境中进行。
如上所述的半导体元件的制造方法，其中该硅烷选自由SiH4、Si2H6以及Si3H8所组成的群组。
如上所述的半导体元件的制造方法，其中该气体环境中还包括烷烃，该烷烃选自由CH4、C2H6以及C3H8所组成的群组。
如上所述的半导体元件的制造方法，其中该气体环境中还包括含氮化合物，该含氮化合物选自由N2以及NH3所组成的群组。
如上所述的半导体元件的制造方法，其中该第二介电材料包括硅以及至少一选自由碳和氮所组成的群组。
如上所述的半导体元件的制造方法，其中处理该基底的步骤包括进行等离子体蚀刻将铜氧化物还原成铜。
如上所述的半导体元件的制造方法，还包括沉积蚀刻停止层在该盖层之上，该蚀刻停止层的材料包括SiN、SiC、SiCN或前述的组合。
如上所述的半导体元件的制造方法，其中处理该基底以及形成该盖层的步骤在相同的设备中进行。
本发明又提供一种半导体元件的制造方法，包括提供具有暴露的表面的基底，且该表面至少部分为铜；使用等离子体蚀刻基底的暴露的表面，以使基底内的铜氧化物化学性地还原成铜，等离子体蚀刻在低含氧环境下进行，并且该环境存在氢气来源，其选自由H2和NH3所组成的群组；以及使用等离子体增强化学气相沉积法在气体环境下沉积介电盖层，选择性地覆盖在基底的暴露的表面为铜的部分之上，该气体环境包括硅烷及前驱气体，硅烷选自由SiH4、Si2H6以及Si3H8所组成的群组，前驱气体选自由CH4、C2H6、C3H8、N2以及NH3所组成的群组，其中等离子体蚀刻步骤以及沉积步骤在相同的设备中进行。
因此，本发明提出的半导体元件的制造方法可降低铜原子在经过一段时间或在半导体结构操作的期间从金属内连线迁移并造成元件失效的机率。
为了让本发明的上述目的、特征、及优点能更明显易懂，以下结合附图，作详细说明如下。
附图说明
图1为介电盖层形成于基底上方的一个实施例的剖面图。
图2为介电盖层形成于基底上方的另一实施例的剖面图。
图3a至图3b显示介电盖层的组成梯度。
图4a至图4d为部分的半导体元件在制造过程的剖面图。
图5为形成介电盖层的一个实施例的方法流程图。
图6为形成介电盖层的另一实施例的方法流程图。
并且，上述附图中的各附图标记说明如下：
100、200、300 结构
102、302、402 基底
103、406 内连线层
104、404 基座
105 基座界面
106、306、408 金属内连线
108、410 介电质
110 基底界面
112、212、304、416 介电盖层
114、418 蚀刻停止层
308 介电盖层的下界面
310 介电盖层的上界面
320 组成梯度图
321 组成轮廓线
322 介电盖层的中间位置
412 基底暴露的表面
414 铜氧化物
500、600 形成介电盖层的方法
502、602 提供基底
504 蚀刻基底
506、604 形成介电盖层
508 形成蚀刻停止层。
具体实施方式
以下提供许多不同的实施例，以实施本发明的不同的特征，其中关于元件及配置的特定例子用以简化本发明的公开，但是其仅作为实施例的描述，并非用以限定本发明的范围。
图1为本发明的一个实施例的剖面图，其说明在基底上方形成介电盖层，结构100包含基底102，其可以是部分制造的半导体晶片，且可包含硅、硅覆盖绝缘层(silicon-on-insulator，简称SOI)、具有缺陷结晶的硅以及/或钻石，或是其他适合的材料。基底102也可以是非硅的半导体，例如砷化镓，并且基底102可含有多层结构。
基底102具有基座104，其可包含已制造或部分制造的半导体元件(未图示)，例如，基座104可含有部分制造或制造完成的半导体结构，其可包含但不限定于栅极、晶体管、沟槽以及金属内连线。在基座104的一侧为界面105，内连线层103覆盖于界面105上方，其中包含金属内连线106。内连线106可以是金属，例如为铜或铜合金，其在半导体元件内的两个位置之间形成内连线。虽然图1中仅绘出单一个金属内连线106，但可以理解的是，内连线层103中可含有许多这样的内连线，此外，半导体元件中可具有多层的内连线层。在基座104上方包围金属内连线106的是介电质108，其可以电性隔绝金属内连线106与在基座104或内连线层103内的其他结构(未图示)。介电质108可以是掺杂或未掺杂的二氧化硅、SiC、CN、SiOC或任何其他合适的介电材料。在一个实施例中，介电质108为低介电常数的二氧化硅。
图1说明基底102还包括界面110，其一部分可暴露出来，且其一部分可以与另一个半导体层接触。界面110基本上可为平面，例如是由化学机械研磨工艺所形成的表面。在金属内连线106上方以及在界面110上，结构100包含介电盖层112，介电盖层112可作为电性绝缘层覆盖在导电的金属内连线106上方。在一个实施例中，介电盖层112为碳化硅；在另一实施例中，介电盖层112为氮化硅；在另一实施例中，介电盖层112为碳氮化硅。在某些实施例中，介电盖层为防止铜原子的电迁移渗透、应力迁移渗透或两者兼具的材料，因此可降低铜原子在经过一段时间或在半导体结构100操作的期间从金属内连线106迁移并造成元件失效的机率。
图1的结构也包含形成蚀刻停止层114覆盖在介电盖层112上方，蚀刻停止层114可防止介电盖层112或金属内连线106在后续的半导体制造步骤中被蚀刻。在某些实施例中，蚀刻停止层114可以是氮化硅、碳化硅或碳氮化硅。蚀刻停止层114可以与介电盖层112具有相同的组成，或不同的组成。
图2为介电盖层另一实施例的结构200的剖面图，图2中某些元件与图1相同，其详细的描述在此不再重复。图2显示介电盖层212覆盖在金属内连线106上方，介电盖层212可在导电金属内连线106上方形成电性绝缘层。在一个实施例中，介电盖层212为碳化硅；在另一实施例中，介电盖层212为氮化硅；在另一实施例中，介电盖层212为碳氮化硅。在某些实施例中，介电盖层为防止铜原子的电迁移渗透、应力迁移渗透或两者兼具的材料，因此可降低铜原子在经过一段时间或在半导体结构200操作的期间从金属内连线106迁移并造成元件失效的机率。
图3a至图3b显示介电盖层及其组成梯度，图3a为包含基底302的结构300，其具有介电盖层304覆盖于内连线306上方。介电盖层304可具有组成的轮廓(profile)，例如，介电盖层304的组成在与金属内连线306的界面308上基本为碳化硅；并且在第二界面310上的组成基本上为氮化硅。在这两个界面之间，介电盖层304的组成可逐渐地改变或迅速地改变。介电盖层304也可具有基本均匀的组成。
在图3b中，曲线图320显示碳对氮的比例可以从界面308至界面310改变的例子，曲线图320包含轮廓线321，其使覆盖物304内的位置与化学组成互相关联。轮廓线321显示在界面308碳对氮的比例为无限大，这表示没有氮存在，因此，介电盖层304在界面308的化学组成基本上为SiC。在中间位置322，碳对氮的比例为1，这表示在位置322的化学组成基本上为SiCN。在界面310，碳对氮的比例为0，这表示没有碳存在，且其化学组成基本上为SiN。
可以理解的是，曲线图320仅为组成轮廓的一个例子，本发明也可采用其他的组成轮廓，组成轮廓的曲线图可以为阶梯图(step graph)、抛物线图(parabolic graph)、指数图(exponential graph)、对数图(logarithmic graph)、多项式图(polynomial graph)或前述的组合，或是任何其他的图形。此外，在界面308和310的碳对氮的比例可以为任意值。
图4a至图4d说明部分的半导体元件在制造过程中的剖面图，图4a显示包含基座404的基底402，基座404可为部分制造的半导体晶片，且可具有多层结构(未图示)。基座404可含有包埋的半导体元件，例如栅极、晶体管、沟槽以及金属内连线(未图示)。基底402也可包含内连线层406形成于基座404上方，内连线层406可包含金属内连线图案408形成于介电质410内，介电质410的材料可与基座404相同或不同。金属内连线图案408可以是铜、铜合金或任何其他适合的导电材料，以下的描述将以铜金属内连线层406为例。
内连线层406为铜镶嵌层，其由双镶嵌工艺以及后续的化学机械研磨所形成，图案408具有暴露的表面412，其可包含一些铜氧化物414，例如氧化铜(cupric oxide)或氧化亚铜(cuprous oxide)，铜氧化物414可通过在图案408内的铜与大气中的氧(未图示)反应而自然形成。
图4b显示基底402暴露的表面412在图案408处没有氧化的铜存在，在图4a中的铜氧化物414可使用蚀刻工艺移除，例如，使用化学还原剂如H2和NH3的等离子体蚀刻工艺。
图4c说明基底402具有介电盖层416覆盖在图案408上方，介电盖层416可由碳化硅、氮化硅、碳氮化硅或任何其他合适的介电材料组成。在一些实施例中，介电盖层416可以在与蚀刻除去铜氧化物414的相同的设备中形成。在一个实施例中，介电盖层416利用含碳或含氮或是两者均具有的前驱物与硅烷(silane)气体一起的化学气相沉积法(CVD)形成，例如，介电盖层416可使用SiH4、Si2H6或Si3H8与CH4、C2H6、C3H8、N2或NH3其中之一或一个以上的CVD法形成，这些化合物可为电子级高纯度的化合物。
图4d说明形成蚀刻停止层418覆盖在介电盖层416上方，蚀刻停止层418可以是介电材料例如碳化硅、氮化硅、碳氮化硅或任何其他可以在后续工艺中抵抗蚀刻的材料，蚀刻停止层418的材料可与介电盖层416相同或不同。在某些实施例中，蚀刻停止层418可以在与形成介电盖层416的相同的设备中形成；在某些实施例中，可使用单一设备蚀刻基底402、形成介电盖层416以及形成蚀刻停止层418；在另一些实施例中，可不在介电盖层416上方形成蚀刻停止层418，在这些不具有蚀刻停止层418的实施例中，介电盖层416可在后续工艺中作为蚀刻停止层，或者在后续的半导体制造步骤中可能不需要蚀刻停止层。
图5说明形成介电盖层的示范性的方法500，方法500由步骤502提供基底开始，基底可以是部分制造的半导体晶片，例如，基底可以是硅晶片，其经过处理含有晶体管以及相关的导线电路在其内。基底可具有暴露的表面，其基本上为平面，例如为由化学机械研磨产生的表面。基底暴露的表面可具有含铜区域，并且其他的区域含有介电材料。基底可由先进行双镶嵌工艺，然后再进行化学机械研磨完成，同时，含铜区域与介电质区域可组成金属线的内连线层，其电性连接基底内较低层上一个或多个位置至基底的不同层或相同层上一个或多个其他的位置。
在一个实施例中，基底的内连线层的含铜区域为铜；在另一实施例中，含铜区域可为铜合金。介电质区域可以是二氧化硅、掺杂的二氧化硅或任何其他适合的材料，其用以电性隔绝内连线层内的金属线路径。在一个实施例中，介电质为经过注入工艺所形成的低介电常数的二氧化硅。
接着，进行步骤504，处理基底暴露的表面以除去任何铜氧化物。因为元素的铜会与大气中的氧快速反应形成氧化亚铜以及氧化铜，铜氧化物层将会自然地开始在基底暴露的表面的含铜区域上形成，为了除去这些铜氧化物，可以将基底以蚀刻的方式处理，蚀刻工艺可从含铜区域上充分地除去基本上所有的氧原子。在一个实施例中，可使用湿式化学蚀刻法蚀刻基底表面；在另一实施例中，可使用等离子体蚀刻法在基本上无氧的气体环境中蚀刻基底表面，该气体环境可包含H2、NH3或任何其他适合的还原剂，该气体环境中也可包含惰性气体，例如氩气。蚀刻可在总大气压力介于约1mtorr至10torr之间进行，其工艺温度可介于约200℃至400℃之间，并且基底可以在介于约5秒至120秒之间的期间内蚀刻。在另一实施例中，蚀刻的时间、温度以及压力可依据基底暴露至大气中氧气的时间长度而改变，例如，当基底在先前的工艺步骤中停留一段很长的时间，可增加蚀刻的时间。
接着，进行步骤506，在此形成介电盖层，介电盖层可几乎只在基底的含铜区域上方形成，使得暴露表面的剩余部分不会被覆盖，例如，介电盖层可不在暴露表面的介电质区域上方形成。
介电盖层可使用化学气相沉积法(CVD)、等离子体增强化学气相沉积法或是任何其他适合的半导体制造技术形成，在步骤506中，介电盖层可使用与步骤504中进行蚀刻的相同的半导体制造设备形成，或者可使用不同的设备形成。通过在步骤504和506中使用相同的设备，可以使工艺时间减少，并且可以减少氧气与铜线反应再形成铜氧化物的机会。
介电盖层可以是氮化硅、碳化硅、碳氮化硅或任何其他合适的介电化合物，氮化硅覆盖物可使用CVD法，在包含硅前驱物以及氮前驱物的气体环境中形成。CVD可以是等离子体增强CVD，硅前驱物可以是硅烷，例如SiH4、Si2H6或Si3H8，氮前驱物可以是N2、NH3或其他适合的含氮化合物，该气体环境中也可包含惰性气体，例如氩气。该沉积法可在总大气压力介于约1mtorr至10torr之间进行，工艺温度可介于约200℃至400℃之间，并且基底可在介于约5秒至120秒之间的期间内处理。
在另一实施例中，介电盖层可以是碳化硅，可使用CVD在包含硅前驱物以及碳前驱物的气体环境中形成碳化硅覆盖物，该CVD可为电增强CVD，硅前驱物可以是硅烷，例如SiH4、Si2H6或Si3H8，碳前驱物可以是烷烃，例如CH4、C2H6或C3H8，在气体环境中也可包含惰性气体，例如氩气。该沉积法可在总大气压力介于约1mtorr至10torr之间进行，工艺温度可介于约200℃至400℃之间，并且基底可在介于约5秒至120秒之间的期间内处理。
在另一实施例中，介电盖层可为碳氮化硅，可使用CVD在包含硅前驱物、碳前驱物以及氮前驱物的气体环境中形成碳氮化硅覆盖物，该CVD可为电增强CVD，硅前驱物可以是SiH4、Si2H6或Si3H8，氮前驱物可以是N2或NH3，碳前驱物可以是烷烃，例如CH4、C2H6或C3H8。在某些实施例中，同一化合物可作为两个或两个以上的前驱物，例如四甲基甲硅烷(tetramethylsilane)可作为硅前驱物以及碳前驱物，另外，在气体环境中也可包含惰性气体，例如氩气。该CVD法可在总大气压力介于约1mtorr至10torr之间进行，工艺温度可介于约200℃至400℃之间，并且基底可以在介于约5秒至120秒之间的期间内处理。
接着进行步骤508，形成蚀刻停止层，蚀刻停止层可预防介电盖层在后续的工艺步骤(未图示)中被移除或薄化。蚀刻停止层可以是氮化硅、碳化硅、碳氮化硅或任何其他适合用于抵抗蚀刻的化合物，蚀刻停止层可使用与步骤506中形成介电盖层的相似的工艺形成，或者蚀刻停止层也可使用不同的工艺形成。蚀刻停止层可由含有碳和硅的化合物形成，例如四甲基甲硅烷(tetramethylsilane)(Si(CH3)4)或三甲基硅烷(trimethylsilane)(SiH(CH3)3)，工艺气体环境中还可包含其他含碳或氮的化合物，例如CO2、NH3或N2。在一些实施例中，蚀刻停止层的组成可以从与介电盖层接触的低界面至高界面而改变，此组成上的变化可通过在蚀刻停止层形成的过程中改变气体环境的组成而达到。蚀刻停止层基本上可以只在介电盖层上方形成，或是可以在基底的整个暴露的表面上方形成。在步骤508之后，方法500终止。
图6说明形成介电盖层的另一种方法600，方法600由步骤602提供基底开始，基底可以是部分制造的半导体晶片，例如，基底可以是经过处理含有晶体管以及相关的导线电路的硅晶片。基底可具有暴露的表面，其基本上为平面，例如通过化学机械研磨产生的表面。基底暴露的表面可具有含铜区域以及含介电材料的其他区域，基底可先以双镶嵌工艺再以化学机械研磨工艺完成，同时，含铜区域以及介电区域可组成金属导线的内连线层，其电性连接基底内较低层上一个或多个位置至相同或不同层上一个或多个其他的位置。
在一个实施例中，基底的内连线层的含铜区域为铜；在另一实施例中，含铜区域可为铜合金。介电质区域可以是二氧化硅、掺杂的二氧化硅或任何其他适合的材料，用以电性隔绝内连线层的金属线路径。在一个实施例中，介电质为通过注入工艺形成的低介电常数的二氧化硅。
基底的铜表面也可基本上无铜氧化物存在，在步骤602中提供的基底可在无氧的气体环境中提供，以防止铜氧化物在基底暴露的铜表面生成，例如，可在无氧的气体环境中使用无氧的化学物品进行先前的工艺步骤(未图示)，然后，可以将基底转移至惰性气体中或真空环境下，以预防任何的铜氧化物在过渡期间生成。
接着，进行步骤604形成介电盖层，介电盖层可几乎只在基底的含铜区域上方形成，使得暴露表面的剩余部分未被覆盖，例如，介电盖层可不在暴露表面的介电质区域上方形成。介电盖层可以是氮化硅、碳化硅、碳氮化硅或任何其他适合的介电化合物，介电盖层可用前述所讨论的方法500中步骤506的方式形成，在步骤604之后，方法600终止。
虽然本发明已公开优选实施例如上，但是其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，当可做些许改动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
Claims (10)
1.一种半导体元件的制造方法，包括：
提供基底，具有第一区域以及第二区域，其中该第一区域包括第一介电材料，且该第二区域包括铜；
在基本无氧的环境下处理该基底，以除去在该第二区域内的铜氧化物；以及
形成盖层在该基底上方，其中该盖层包括第二介电材料，且该第二介电材料选择性地在该基底的第二区域上方形成，以致在该基底的第一区域上方基本无该第二介电材料，其中形成该盖层的步骤包括化学气相沉积法，该化学气相沉积法在包含硅烷及前驱气体的气体环境中进行，该前驱气体选自由烷烃及含氮化合物所组成的群组。
2.如权利要求1所述的半导体元件的制造方法，还包括形成SiCN蚀刻停止层。
3.如权利要求1所述的半导体元件的制造方法，其中该硅烷选自由SiH4、Si2H6以及Si3H8所组成的群组。
4.如权利要求1所述的半导体元件的制造方法，其中该烷烃选自由CH4、C2H6以及C3H8所组成的群组。
5.如权利要求1所述的半导体元件的制造方法，其中该含氮化合物选自由N2以及NH3所组成的群组。
6.如权利要求1所述的半导体元件的制造方法，其中该第二介电材料包括硅以及至少一选自由碳和氮所组成的群组。
7.如权利要求1所述的半导体元件的制造方法，其中处理该基底的步骤包括进行等离子体蚀刻将铜氧化物还原成铜。
8.如权利要求1所述的半导体元件的制造方法，还包括沉积蚀刻停止层在该盖层之上，该蚀刻停止层的材料包括SiN、SiC、SiCN或前述的组合。
9.如权利要求1所述的半导体元件的制造方法，其中处理该基底以及形成该盖层的步骤在相同的设备中进行。
10.一种半导体元件的制造方法，包括：
提供基底，具有暴露的表面，该表面至少部分为铜；
使用等离子体蚀刻该基底的暴露的表面，以使该基底内的铜氧化物化学性地还原成铜，该等离子体蚀刻在基本无氧的环境下进行，并且该环境存在氢气来源，其选自由H2和NH3所组成的群组；以及
使用等离子体增强化学气相沉积法在气体环境下沉积介电覆盖物，选择性地覆盖在该基底的暴露的表面为铜的部分之上，该气体环境包括硅烷及前驱气体，该硅烷选自由SiH4、Si2H6以及Si3H8所组成的群组，该前驱气体选自由CH4、C2H6、C3H8、N2以及NH3所组成的群组，
其中该等离子体蚀刻步骤以及该沉积步骤在相同的设备中进行。
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