CN115547986A - 测试结构、测试结构的形成方法及其工作方法 - Google Patents

测试结构、测试结构的形成方法及其工作方法 Download PDF

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Abstract

一种测试结构、测试结构的形成方法及其测试方法，其中结构包括：位于所述第一区的第一电极和第二电极上的若干第一导电插塞结构；位于所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；位于所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；位于所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；位于所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距离大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距，有利于提高经时击穿性能测试的准确性。

Description

测试结构、测试结构的形成方法及其工作方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种测试结构、测试结构的形成方法及其工作方法。
背景技术
随着集成电路制造技术的不断发展，为了达到更快的运算速度、更大的数据存储量以及更多的功能，集成电路芯片朝向更高的器件密度、更高的集成度方向发展。
伴随超大规模集成电路(Ultra Large Scale Integrated circuit，ULSI)芯片尺寸的不断缩小，半导体器件MOS中的栅极介电层尺寸也不断的缩小，以获得更高的性能。当在器件上加恒定的电压，使器件处于电荷积累状态，经过一段时间后，器件中的介电层就会击穿，特别是金属介质层(inter-metal-dielectrics，IMD)会被击穿，这期间经历的时间就是在该条件下的寿命，也就是一般所说的与时间相关电介质击穿，即经时击穿(timedependent dielectric breakdown，TDDB)。在后段制程(The back end of line,BEOL)中，经时击穿性能是衡量金属介质层以及半导体器件稳定性的关键因素之一。为提升器件的可靠性，经时击穿性能需要在后道制程中被考虑和测试。
然而，现有金属介质层的经时击穿性能的测试结构有待进一步完善。
发明内容
本发明解决的技术问题是提供一种测试结构、测试结构的形成方法及其工作方法，以提高形成的测试结构的性能。
为解决上述技术问题，本发明技术方案提供一种测试结构，包括：衬底；位于所述衬底上的第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排布，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；位于所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；位于所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；位于所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；位于所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；位于所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距离大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距。
可选的，还包括：与所述第二导电层电连接的第四导电层，所述第四导电层平行于所述第一方向；与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
可选的，所述第三导电层与所述第二导电层之间的距离小于所述第二导电层与相邻的所述第一导电插塞结构之间的距离。
可选的，所述第三导电层与所述第二导电层之间的距离小于所述第三导电层与相邻的所述第一导电插塞结构之间的距离。
可选的，相邻的所述第一导电插塞结构之间沿所述第二方向上的距离小于相邻的所述第一导电插塞结构之间沿所述第一方向上的距离。
可选的，相邻的所述第一导电插塞结构在沿所述第二方向上的间距为目标测试尺寸。
相应的，本发明的技术方案还提供一种测试结构的形成方法，包括：提供衬底；在所述衬底上形成第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排列，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；形成所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；形成所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；形成所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；形成所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；形成所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距。
可选的，还包括：形成与所述第二导电层电连接的第四导电层，所述第四导电层平行于所述第一方向；形成与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
可选的，所述衬底包括基底和位于所述基底上的器件结构；所述器件结构与所述第一导电层电联接。
可选的，所述第一导电层的形成方法包括：在所述衬底上形成第一介质层和位于所述第一介质层内的第一开口；在所述第一开口和所述第一介质层表面形成第一金属材料膜；平坦化所述第一金属材料膜直到暴露出所述第一介质层，形成所述第一电极和所述第二电极。
可选的，包括：在形成所述第一导电层后，在所述第一介质层表面和所述第一导电层表面形成第二介质层；在所述第二介质层内形成所述第一导电插塞结构、所述第二导电插塞结构和所述第三导电插塞结构；形成所述第一导电插塞结构、第二导电插塞结构和所述第三导电插塞结构后，在所述第二介质层上形成第三介质层和位于所述第三介质层内的第二开口；在所述第二开口和所述第三介质层表面形成第二金属材料膜；平坦化所述第二金属材料膜，直到暴露出所述第三介质层表面，形成所述第二导电层和所述第三导电层。
可选的，包括：所述第二导电层与所述第四导电层通过位于所述第二导电层上的第四导电插塞结构电连接；所述第三导电层与所述第五导电层通过位于所述第三导电层上的第五导电插塞结构电连接。
可选的，所述第四导电插塞结构和所述第五导电插塞结构的形成方法包括：在所述第二导电层、所述第三导电层和所述第三介质层上形成第四介质层；在所述第四介质层内形成所述第四导电插塞结构和所述第五导电插塞结构。
可选的，所述第四导电层和所述第五导电层的形成方法包括：在所述第四介质层、所述第四导电插塞结构和所述第五导电插塞结构上形成第五介质层和位于所述第五介质层内的第三开口；在所述第三开口内和所述第五介质层表面形成第三金属材料膜；平坦化所述第三金属材料膜，直到暴露出所述第五介质层表面，形成所述第四导电层和所述第五导电层。
相应的，本发明的技术方案还提供一种测试结构的工作方法，包括：一种测试结构的工作方法，其特征在于，包括：提供一种测试结构，所述测试结构包括：衬底；位于所述衬底上的第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排布，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；位于所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；位于所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；位于所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；位于所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；位于所述第三导电插塞结构上的第三导电层，所述第二导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距离大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距；在所述第二导电层上施加第一偏压；在所述第三导电层上施加第二偏压，所述第一偏压和所述第二偏压不同。
可选的，所述测试结构还包括：与所述第二导电层电连接的所述第四导电层，所述第四导电层平行于所述第一方向；与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
可选的，所述第四导电层连接应力电压，所述第五导电层接地。
可选的，所述第五导电层连接应力电压，所述第四导电层接地。
现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的测试结构的形成方法中，形成所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距，所述测试结构在使用时，测试电压分别加载所述第二导电层和所述第三导电层上，所述第三导电层与所述第二导电层之间的介质层相对于所述第二方向上相邻的所述第一导电插塞结构之间的介质层不容易被击穿，因此得到的经时击穿的性能为相邻的所述第一导电插塞结构之间的介质层的击穿性能，进而可以提高经时击穿性能测试的准确性。
进一步，所述第三导电层与所述第二导电层之间的距离小于所述第二导电层与相邻的所述第一导电插塞结构间的距离，所述第二导电层与相邻的所述第一导电插塞结构之间的介质层相对与所述第三导电层与所述第二导电层间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
进一步，所述第三导电层与所述第二导电层之间的距离小于所述第三导电层与相邻的所述第一导电插塞结构间的距离,所述第三导电层与相邻的所述第一导电插塞结构相对与所述第三导电层与所述第二导电层间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
本发明技术方案提供的测试结构中，在使用所述测试结构时，测试电压分别加在所述第二导电层和所述第三导电层上，所述第三导电层与所述第二导电层之间的介质层相对于所述第二方向上相邻的所述第一导电插塞结构之间的介质层不容易被击穿，因此得到的经时击穿的性能为所述第一区上相邻的所述第一导电插塞结构之间的介质层的击穿性能，因此可以提高经时击穿性能测试的准确性。
附图说明
图1至图6是一种测试结构的结构示意图；
图7至图15是本发明一实施例的测试结构的形成方法各步骤的结构示意图。
具体实施方式
如背景技术所述，现有金属介质层的经时击穿性能的测试结构有待进一步完善。现结合一种测试结构进行说明分析。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图6是一种测试结构的结构示意图。
请参考图1，图1是图2中省略了第一介质层的俯视结构示意图，图2是图1中沿D1D2的剖视结构示意图，所述测试结构包括：衬底100，所述衬底100包括沿第一方向X排列的第一区I、第二区II和第三区III，所述第二区II位于所述第一区I和所述第三区III中间；形成所述第一区I内的若干第一导电层101，所述第一导电层101与第二方向Y平行且沿第一方向X排列，所述第一方向X与所述第二方向Y垂直；形成所述衬底100上的第一介质层102以及位于所述第一介质层102内的若干第一导电插塞103，所述第一导电插塞103与所述第一导电层101电联接，相邻第一导电层101上的所述第一导电插塞103交错分布，且每条所述第一导电层101上的若干所述第一导电插塞103在沿所述第二方向Y上均匀分布。
请参考图3至图5，图3是图4和图5中省略了第四介质层的俯视结构示意图，图4是图3中沿D1D2的剖视结构示意图，图5是图3中沿E1E2的剖视结构示意图，在所述第一介质层102上形成第二介质层104和位于所述第二区II上的所述第二介质层104内的第二导电结构，所述第二导电结构包括多条交错分布的第一电极105和第二电极106，所述第一电极105和所述第二电极106与第一方向X平行且沿第二方向Y排列，所述第一电极105位于所述第二区II上且延伸至所述第一区I上，所述第二电极106位于所述第二区II且延伸至所述第三区III上；在所述第二介质层104和所述第二导电结构上形成第三介质层107和位于所述第三介质层107内的若干第二导电插塞结构108，所述第二导电插塞结构108位于所述第一区I上和所述第二区II上，且分别与所述第一电极105和所述第二电极106电联接；形成位于所述第二导电插塞结构108和所述第三介质层107上的第四介质层109，以及位于所述第四介质层109内的第三导电结构110和第四导电结构111，第三导电结构110和第四导电结构111平行于所述第二方向Y，所述第三导电结构110和所述第一区I上的第二导电插塞结构108电联接，所述第四导电结构111和所述第三区III上的第二导电插塞结构108电联接。
上述方法所形成的测试结构，用于测试第一导电插塞103之间介质层的经时击穿性能。具体地，同一条第一导电层101上相邻的第一导电插塞103之间的距离大于第一导电层101上的第一导电插塞103与相邻的第一导电层101上的第一导电插塞103之间的距离，即所述测试结构用于测试第一导电层101上的第一导电插塞103与相邻的第一导电层101上的第一导电插塞103间的经时击穿性能。
所述测试结构在使用时，测试电压分别加在所述第三导电结构110和所述第四导电结构111上，相当于测试电压分别加在所述第一电极105和所述第二电极106上。通过参考图6(图6为图3中虚线所标识部分的局部放大图)，可以看出，所述第一电极105和所述第二电极106之间的距离n小于所述第一导电结构101上的第一导电插塞103与相邻的所述第一导电结构101上的第一导电插塞103(图6虚线所标识)之间的距离m，因此容易导致所述第一电极105和所述第二电极106之间的介质层先于第一导电结构101上第一导电插塞103与相邻的所述第一导电结构101上的第一导电插塞103之间的介质层击穿的情况，从而导致无法准确地衡量所述第一导电插塞103之间介质层的经时击穿性能。
为了解决上述问题，本发明提供的一种测试结构的形成方法中，形成所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距，所述测试结构在使用时，测试电压分别加载所述第二导电层和所述第三导电层上，所述第三导电层与所述第二导电层之间的介质层相对于所述第二方向上相邻的所述第一导电插塞之间的介质层不容易被击穿，因此得到的经时击穿的性能为相邻的所述第一导电插塞之间的介质层的击穿性能，因此可以提高经时击穿性能测试的准确性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图15是本发明一实施例的测试结构的形成方法各步骤的结构示意图。
请参考图7和图8，图7为图8和图9省略了第一介质层的俯视结构示意图，图8为图7中沿F1F2方向的剖面结构示意图，提供衬底200；在所述衬底200上形成第一导电层201，所述第一导电层201包括多条第一电极201a和多条第二电极201b，所述多条第一电极201a和所述多条第二电极201b均与第一方向X平行且沿第二方向Y排列，各所述第二电极201b位于相邻两条第一电极201a之间，所述第一方向X与所述第二方向Y垂直，所述第一导电层201具有相邻且沿第一方向X排布的第一区I和第二区II。
本实施例中，所述衬底200还包括基底(图中未标出)和位于所述基底上的器件结构(图中未标出)。所述器件结构包括晶体管、二极管、三极管、电容、电感和导电结构中的一种或多种的组合。所述第一导电层201与所述器件结构电连接。
所述第一导电层201的形成方法包括：在所述衬底200上形成第一介质层202和位于所述第一介质层202内的第一开口(图中未标出)；在所述第一开口和所述第一介质层202表面形成第一金属材料膜(图中未标出)；平坦化所述第一金属材料膜直到暴露出所述第一介质层202，形成所述第一电极201a和所述第二电极201b。
本实施例中，所述衬底还包括沿第二方向Y排布的第三区A、第四区B和第五区C，所述第四区B两侧分别与所述第三区A和所述第五区B相邻。所述第一导电层201位于所述第四区B上。后续，测试区将形成于所述第四区B上，而引线区将形成于所述第三区A和所述第五区C上，即形成作为引线的第四导电层和第五导电层。
请参考图9至图11，图9为图10和图11省略了第二介质层、第一介质层的俯视结构示意图，图10为图9中沿F1F2方向的剖面结构示意图，图11为图9中沿F3F4方向的剖面结构示意图，形成所述第一区I的第一电极201a和第二电极201b上的若干第一导电插塞结构203，所述第一导电插塞结构203沿所述第一方向X阵列分布；形成所述第二区II的第一电极201a上的若干第二导电插塞结构204，所述第二导电插塞结构204沿所述第二方向Y排布；形成所述第二区II的第二电极201b上的若干第三导电插塞结构205，所述第三导电插塞结构205沿所述第二方向Y排布。
具体地，本实施例中，在形成所述第一导电层201后，在所述第一介质层202表面和所述第一导电层201表面形成第二介质层206；在所述第二介质层206内形成所述第一导电插塞结构203、所述第二导电插塞结构204和所述第三导电插塞结构205。
所述第一导电插塞结构203、所述第二导电插塞结构204和所述第三导电插塞结构205的形成方法还包括：在所述第二介质层206内形成通孔(图中未标出)；在所述通孔内和所述第二介质层206表面形成导电材料膜(图中未标出)；平坦化所述导电材料膜，直到暴露出所述第二介质层206表面。
本实施例中，各个所述第二导电插塞结构204包括两个沿第一方向X排布的第二导电插塞(图中未标出)。所述第二导电插塞的数量和分布由实际电路设计决定，在此不做特别限制。
本实施例中，各个所述第三导电插塞结构205包括两个沿第一方向X排布的第三导电插塞(图中未标出)。所述第三导电插塞的数量和分布由实际电路设计决定，在此不做特别限制。
请参考图12和图13，图12为图13省略了第三介质层、第二介质层和第一介质层的俯视结构示意图，图13为图12中沿F3F4方向的剖面结构示意图，形成所述第二导电插塞结构204上的第二导电层207，所述第二导电层207平行所述第二方向Y；形成所述第三导电插塞结构205上的第三导电层208，所述第三导电层208平行所述第二方向Y，且所述第三导电层208与所述第二导电层207在沿所述第一方向X上的间距S2大于相邻的所述第一导电插塞结构203在沿所述第二方向Y上的间距S1。
所形成的测试结构在使用时，测试电压分别加载所述第二导电层207和所述第三导电层208上，所述第三导电层208与所述第二导电层207之间的介质层相对于所述第二方向Y上相邻的所述第一导电插塞结构203之间的介质层不容易被击穿，因此得到的经时击穿的性能为相邻的所述第一导电插塞结构203之间的介质层的击穿性能，进而可以提高经时击穿性能测试的准确性。
后续，所述第二导电层207需要通过第四导电层引出，以与外界电路相连接；所述第三导电层208需要第五导电层引出，以与外界电路相连接。本实施例中，为了便于引出，所述第二导电层207位于所述第四区B上，且延伸至所述第三区A上；所述第三导电层208位于所述第四区B上，且延伸至所述第五区C。
本实施例中，具体地，形成所述第一导电插塞结构203、第二导电插塞结构204和所述第三导电插塞结构205后，在所述第二介质层206上形成第三介质层209和位于所述第三介质层209内的第二开口(图中未标出)；在所述第二开口和所述第三介质层209表面形成第二金属材料膜(图中未标出)；平坦化所述第二金属材料膜，直到暴露出所述第三介质层209表面，形成所述第二导电层207和所述第三导电层208。
所述第三导电层208与所述第二导电层207之间的距离S2小于所述第二导电层207与相邻的所述第一导电插塞结构203之间的距离S3。所述第二导电层207与相邻的所述第一导电插塞结构203之间的介质层相对与所述第三导电层208与所述第二导电层207间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
所述第三导电层208与所述第二导电层207之间的距离S2小于所述第三导电层208与相邻的所述第一导电插塞结构203之间的距离。所述第三导电层208与相邻的所述第一导电插塞结构203相对与所述第三导电层208与所述第二导电层207间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
本实施例中，明显地，所述第二导电层207离所述第一导电插塞结构203更近，其他实施例中，所述第二导电层207和所述第二导电层208的位置可以互换。
相邻的所述第一导电插塞结构203之间沿所述第二方向Y上的距离S1小于相邻的所述第一导电插塞结构203之间沿所述第一方向X上的距离S4。
本实施例中，相邻的所述第一导电插塞结构203在沿所述第二方向Y上的间距S1为目标测试尺寸。
请参考图14和图15，图14为图15省略了第五介质层、第四介质层、第三介质层、第二介质层和第一介质层的俯视结构示意图，图15为图14中沿F3F4方向的剖面结构示意图，还形成与所述第二导电层207电连接的第四导电层210，所述第四导电层210平行于所述第一方向X；形成与所述第三导电层208电连接的第五导电层211，所述第四导电层210平行于所述第一方向X。
具体地，所述第二导电层207与所述第四导电层210通过位于所述第二导电层207上的第四导电插塞结构212电连接；所述第三导电层208与所述第五导电层211通过位于所述第三导电层208上的第五导电插塞结构(图中未标出)电连接。
本实施例中，所述第四导电层210和所述第五导电层212位于测试区，具体地，所述第四导电层210位于所述第三区A上；所述第四导电插塞结构212位于所述第三区A上；所述第四导电层210位于所述第五区C上；第五导电插塞结构位于所述第五区C上。
所述第四导电插塞结构212和所述第五导电插塞结构的形成方法包括：在所述第二导电层207、所述第三导电层208和所述第三介质层209上形成第四介质层213；在所述第四介质层213内形成所述第四导电插塞结构212和所述第五导电插塞结构。
所述第四导电层210和所述第五导电层211的形成方法包括：在所述第四介质层213、所述第四导电插塞结构212和所述第五导电插塞结构上形成第五介质层214和位于所述第五介质层214内的第三开口(图中未标出)；在所述第三开口内和所述第五介质层214表面形成第三金属材料膜(图中未标出)；平坦化所述第三金属材料膜，直到暴露出所述第五介质层214表面，形成所述第四导电层213和所述第五导电层211。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图14和图15，包括：衬底200；位于所述衬底200上的第一导电层201，所述第一导电层201包括多条第一电极201a和多条第二电极201b，所述多条第一电极201a和所述多条第二电极201b均与第一方向X平行且沿第二方向Y排布，各所述第二电极201b位于相邻两条第一电极201a之间，所述第一方向X与所述第二方向Y垂直，所述第一导电层201具有相邻且沿第一方向X排布的第一区I和第二区II；位于所述第一区I的第一电极201a和第二电极201b上的若干第一导电插塞结构203，所述第一导电插塞结构203沿所述第一方向X阵列分布；位于所述第二区II的第一电极201a上的若干第二导电插塞结构203，所述第二导电插塞结构203沿所述第二方向Y排布；位于所述第二区II的第二电极201b上的若干第三导电插塞结构205，所述第三导电插塞结构205沿所述第二方向Y排布；位于所述第二导电插塞结构205上的第二导电层207，所述第二导电层207平行所述第二方向Y；位于所述第三导电插塞结构205上的第三导电层208，所述第三导电层208平行所述第二方向Y，且所述第三导电层208与所述第二导电层207在沿所述第一方向X上的间距离S2大于相邻的所述第一导电插塞结构203在沿所述第二方向Y上的间距S1。
所述测试结构在使用时，测试电压分别加载所述第二导电层207和所述第三导电层208上，所述第三导电层208与所述第二导电层207之间的介质层相对于所述第二方向Y上相邻的所述第一导电插塞结构203之间的介质层不容易被击穿，因此得到的经时击穿的性能为相邻的所述第一导电插塞结构203之间的介质层的击穿性能，进而可以提高经时击穿性能测试的准确性。
所述测试结构，还包括：与所述第二导电层207电连接的第四导电层210，所述第四导电层210平行于所述第一方向X；与所述第三导电层208电连接的第五导电层211，所述第五导电层211平行于所述第一方向X。
所述第三导电层208与所述第二导电层207之间的距离S2小于所述第二导电层207与相邻的所述第一导电插塞结构203之间的距离S3。所述第二导电层207与相邻的所述第一导电插塞结构203之间的介质层相对与所述第三导电层208与所述第二导电层207间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
所述第三导电层208与所述第二导电层207之间的距离S2小于所述第三导电层208与相邻的所述第一导电插塞结构203之间的距离。所述第三导电层208与相邻的所述第一导电插塞结构203相对与所述第三导电层208与所述第二导电层207间的介质层不容易被击穿，提高了经时击穿性能测试的准确性。
相邻的所述第一导电插塞结构203之间沿所述第二方向Y上的距离S1小于相邻的所述第一导电插塞结构203之间沿所述第一方向X上的距离S4。
本实施例中，相邻的所述第一导电插塞结构203在沿所述第二方向Y上的间距S1为目标测试尺寸。
相应的，本发明一实施例还提供一种测试结构的工作方法，包括：
提供一种测试结构，所述测试结构请继续参考图14和图15，包括：衬底200；位于所述衬底200上的第一导电层201，所述第一导电层201包括多条第一电极201a和多条第二电极201b，所述多条第一电极201a和所述多条第二电极201b均与第一方向X平行且沿第二方向Y排布，各所述第二电极201b位于相邻两条第一电极201a之间，所述第一方向X与所述第二方向Y垂直，所述第一导电层201具有相邻且沿第一方向X排布的第一区I和第二区II；位于所述第一区I的第一电极201a和第二电极201b上的若干第一导电插塞结构203，所述第一导电插塞结构203沿所述第一方向X阵列分布；位于所述第二区II的第一电极201a上的若干第二导电插塞结构203，所述第二导电插塞结构203沿所述第二方向Y排布；位于所述第二区II的第二电极201b上的若干第三导电插塞结构205，所述第三导电插塞结构205沿所述第二方向Y排布；位于所述第二导电插塞结构205上的第二导电层207，所述第二导电层207平行所述第二方向Y；位于所述第三导电插塞结构205上的第三导电层208，所述第三导电层208平行所述第二方向Y，且所述第三导电层208与所述第二导电层207在沿所述第一方向X上的间距离S2大于相邻的所述第一导电插塞结构203在沿所述第二方向Y上的间距S1；
在所述第二导电层207上施加第一偏压；
在所述第三导电层208上施加第二偏压，所述第一偏压和所述第二偏压不同。
本实施例中，所述测试结构还包括：与所述第二导电层207电连接的所述第四导电层210，所述第四导电层210平行于所述第一方向X；与所述第三导电层208电连接的第五导电层211，所述第五导电层211平行于所述第一方向X。
本实施例中，所述第四导电层210连接应力电压，所述第五导电层211接地。其他实施例中，所述第五导电层211连接应力电压，所述第四导电层210接地。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种测试结构，其特征在于，包括：
衬底；
位于所述衬底上的第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排布，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；
位于所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；
位于所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；
位于所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；
位于所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；
位于所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距离大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距。
2.如权利要求1所述的测试结构，其特征在于，还包括：与所述第二导电层电连接的第四导电层，所述第四导电层平行于所述第一方向；与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
3.如权利要求1所述的测试结构，其特征在于，所述第三导电层与所述第二导电层之间的距离小于所述第二导电层与相邻的所述第一导电插塞结构之间的距离。
4.如权利要求1所述的测试结构，其特征在于，所述第三导电层与所述第二导电层之间的距离小于所述第三导电层与相邻的所述第一导电插塞结构之间的距离。
5.如权利要求1所述的测试结构，其特征在于，相邻的所述第一导电插塞结构之间沿所述第二方向上的距离小于相邻的所述第一导电插塞结构之间沿所述第一方向上的距离。
6.如权利要求1所述的测试结构的形成方法，其特征在于，相邻的所述第一导电插塞结构在沿所述第二方向上的间距为目标测试尺寸。
7.一种测试结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排列，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；
形成所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；
形成所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；
形成所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；
形成所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；
形成所述第三导电插塞结构上的第三导电层，所述第三导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距。
8.如权利要求7所述的测试结构的形成方法，其特征在于，还包括：形成与所述第二导电层电连接的第四导电层，所述第四导电层平行于所述第一方向；形成与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
9.如权利要求8所述的测试结构的形成方法，其特征在于，所述衬底包括基底和位于所述基底上的器件结构；所述器件结构与所述第一导电层电联接。
10.如权利要求8所述的测试结构的形成方法，其特征在于，所述第一导电层的形成方法包括：在所述衬底上形成第一介质层和位于所述第一介质层内的第一开口；在所述第一开口和所述第一介质层表面形成第一金属材料膜；平坦化所述第一金属材料膜直到暴露出所述第一介质层，形成所述第一电极和所述第二电极。
11.如权利要求10所述的测试结构的形成方法，其特征在于，包括：在形成所述第一导电层后，在所述第一介质层表面和所述第一导电层表面形成第二介质层；在所述第二介质层内形成所述第一导电插塞结构、所述第二导电插塞结构和所述第三导电插塞结构；形成所述第一导电插塞结构、第二导电插塞结构和所述第三导电插塞结构后，在所述第二介质层上形成第三介质层和位于所述第三介质层内的第二开口；在所述第二开口和所述第三介质层表面形成第二金属材料膜；平坦化所述第二金属材料膜，直到暴露出所述第三介质层表面，形成所述第二导电层和所述第三导电层。
12.如权利要求11所述的测试结构的形成方法，其特征在于，包括：所述第二导电层与所述第四导电层通过位于所述第二导电层上的第四导电插塞结构电连接；所述第三导电层与所述第五导电层通过位于所述第三导电层上的第五导电插塞结构电连接。
13.如权利要求12所述的测试结构的形成方法，其特征在于，所述第四导电插塞结构和所述第五导电插塞结构的形成方法包括：在所述第二导电层、所述第三导电层和所述第三介质层上形成第四介质层；在所述第四介质层内形成所述第四导电插塞结构和所述第五导电插塞结构。
14.如权利要求13所述的测试结构的形成方法，其特征在于，所述第四导电层和所述第五导电层的形成方法包括：在所述第四介质层、所述第四导电插塞结构和所述第五导电插塞结构上形成第五介质层和位于所述第五介质层内的第三开口；在所述第三开口内和所述第五介质层表面形成第三金属材料膜；平坦化所述第三金属材料膜，直到暴露出所述第五介质层表面，形成所述第四导电层和所述第五导电层。
15.一种测试结构的工作方法，其特征在于，包括：
提供一种测试结构，所述测试结构包括：
衬底；
位于所述衬底上的第一导电层，所述第一导电层包括多条第一电极和多条第二电极，所述多条第一电极和所述多条第二电极均与第一方向平行且沿第二方向排布，各所述第二电极位于相邻两条第一电极之间，所述第一方向与所述第二方向垂直，所述第一导电层具有相邻且沿第一方向排布的第一区和第二区；
位于所述第一区的第一电极和第二电极上的若干第一导电插塞结构，所述第一导电插塞结构沿所述第一方向阵列分布；
位于所述第二区的第一电极上的若干第二导电插塞结构，所述第二导电插塞结构沿所述第二方向排布；
位于所述第二区的第二电极上的若干第三导电插塞结构，所述第三导电插塞结构沿所述第二方向排布；
位于所述第二导电插塞结构上的第二导电层，所述第二导电层平行所述第二方向；
位于所述第三导电插塞结构上的第三导电层，所述第二导电层平行所述第二方向，且所述第三导电层与所述第二导电层在沿所述第一方向上的间距离大于相邻的所述第一导电插塞结构在沿所述第二方向上的间距；
在所述第二导电层上施加第一偏压；
在所述第三导电层上施加第二偏压，所述第一偏压和所述第二偏压不同。
16.如权利要求16所述的测试结构的工作方法，其特征在于，所述测试结构还包括：与所述第二导电层电连接的所述第四导电层，所述第四导电层平行于所述第一方向；与所述第三导电层电连接的第五导电层，所述第五导电层平行于所述第一方向。
17.如权利要求16所述的测试结构的工作方法，其特征在于，所述第四导电层连接应力电压，所述第五导电层接地。
18.如权利要求16所述的测试结构的工作方法，其特征在于，所述第五导电层连接应力电压，所述第四导电层接地。
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