CN115516644A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN115516644A
CN115516644A CN202180032864.XA CN202180032864A CN115516644A CN 115516644 A CN115516644 A CN 115516644A CN 202180032864 A CN202180032864 A CN 202180032864A CN 115516644 A CN115516644 A CN 115516644A
Authority
CN
China
Prior art keywords
layer
semiconductor
main surface
electrode
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180032864.XA
Other languages
English (en)
Inventor
中野佑纪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of CN115516644A publication Critical patent/CN115516644A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/182—Disposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半导体装置包括：半导体层，其包含具有第一厚度的半导体基板，且具有主面；主面电极，其配置在上述主面之上，且具有小于上述第一厚度的第二厚度；以及焊盘电极，其配置在上述主面电极之上，且具有超过上述第一厚度的第三厚度。

Description

半导体装置
技术领域
本申请与2020年5月8日向日本国专利局提出的特愿2020－082730号对应，本申请的全部公开在此通过引用而录入。本发明涉及半导体装置。
背景技术
专利文献1公开了与使用了SiC半导体基板的纵型半导体元件相关的技术。
现有技术文献
专利文献
专利文献1：日本特开2012－79945号公报
发明内容
发明所要解决的课题
本发明的一个实施方式提供一种降低了接通电阻的半导体装置。
用于解决课题的方案
本发明的一个实施方式提供一种半导体装置，包括：半导体层，其具有第一主面以及与上述第一主面背对的第二主面；第一电极层，其形成于上述第一主面；第二电极层，其形成于上述第二主面；绝缘膜，其覆盖上述第一电极层的端部；镀敷层，其覆盖上述第一电极层的上述端部以外的至少一部分；以及模制层，其覆盖上述绝缘膜，上述半导体层包含构成上述第二主面的半导体基板，上述半导体基板的厚度比上述镀敷层的厚度薄。
本发明的一个实施方式提供一种半导体装置的制造方法，在具有第一主面以及与上述第一主面背对的第二主面且包含构成上述第二主面的半导体基板的半导体层的第一主面形成第一电极层，形成覆盖上述第一电极层的端部的绝缘膜，形成覆盖上述第一电极层的上述端部以外的至少一部分的镀敷层，形成覆盖上述绝缘膜的模制层，从上述第二主面侧对上述半导体基板进行研磨直至上述半导体基板的厚度比上述镀敷层的厚度薄，在对上述半导体基板进行了研磨后的上述半导体层的上述第二主面形成第二电极层。
本发明的一个实施方式提供一种半导体装置，包括：半导体层，其包含具有第一厚度的半导体基板，且具有主面；主面电极，其配置在上述主面之上，且具有小于上述第一厚度的第二厚度；以及焊盘电极，其配置在上述主面电极之上，且具有超过上述第一厚度的第三厚度。
本发明的一个实施方式提供一种半导体装置，包括：半导体层，其具有第一厚度且包含主面；主面电极，其配置在上述主面之上，且具有小于上述第一厚度的第二厚度；以及感光性树脂层，其以使上述主面电极的内方部露出的方式包覆上述主面电极的周缘部，且具有超过上述第二厚度的第三厚度；热固化性树脂层，其以使上述主面电极的内方部露出的方式，隔着上述感光性树脂层包覆上述主面电极的周缘部，且具有超过上述第三厚度的第四厚度；以及焊盘电极，其配置在上述主面电极的内方部之上，且具有超过上述第三厚度的第五厚度。
本发明的上述的或者其它目的、特征以及效果通过参照附图在以下叙述的实施方式的说明而变得更加清楚。
附图说明
图1是第一实施方式的半导体装置的俯视图。
图2是图1所示的半导体装置的剖视图。
图3是表示图1所示的半导体装置的外周部的详细结构的图。
图4是表示图1所示的半导体装置的半导体层的详细结构的图。
图5A是表示图1所示的半导体装置的制造方法的第一剖视图。
图5B是表示图1所示的半导体装置的制造方法的第二剖视图。
图5C是表示图1所示的半导体装置的制造方法的第三剖视图。
图5D是表示图1所示的半导体装置的制造方法的第四剖视图。
图5E是表示图1所示的半导体装置的制造方法的第五剖视图。
图5F是表示图1所示的半导体装置的制造方法的第六剖视图。
图5G是表示图1所示的半导体装置的制造方法的第七剖视图。
图6A是表示半导体基板的研磨方法的第一剖视图。
图6B是表示半导体基板的研磨方法的第二剖视图。
图6C是表示半导体基板的研磨方法的第三剖视图。
图7是表示半导体基板的厚度与接通电阻的关系的图。
图8是第二实施方式的半导体装置的俯视图。
图9是图8所示的半导体装置的剖视图。
图10是表示图8所示的半导体装置的外周部的详细结构的图。
图11是表示第三实施方式的半导体封装件的一例的图。
图12是表示图11所示的半导体封装件的一例的图。
图13是表示第三实施方式的半导体封装件的其它例的图。
图14是具有在镀敷层上形成有镍层的构造的半导体装置的剖视图。
图15是包含两层构造的镀敷层的半导体装置的剖视图。
图16是一个变形例的半导体装置的俯视图。
图17A是表示一个变形例的切割工序的第一剖视图。
图17B是表示一个变形例的切割工序的第二剖视图。
图17C是表示一个变形例的切割工序的第三剖视图。
图18A是表示其它变形例的切割工序的第一剖视图。
图18B是表示其它变形例的切割工序的第二剖视图。
图18C是表示其它变形例的切割工序的第三剖视图。
具体实施方式
以下，参照附图，对本发明的实施方式进行具体地说明。以下所说明的实施方式均表示包括的或者具体的例子。以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的配置位置、构成要素的连接形态、步骤、步骤的顺序等是一个例子，并不是限定本发明的主旨。以下的实施方式的构成要素中独立技术方案未记载的构成要素作为任意的构成要素来说明。
各附图是示意图，不必是严格地图示。因此，例如，在附图中，比例尺等未必一致。在附图中，对于实质上相同的结构标注同一符号，省略或者简化重复的说明。
在本说明书中，表示垂直、水平等的要素间的关系性的用语、以及矩形等的要素的形状的用语、以及数值范围并非仅表示严格的意思的表现，是指实质上包含同等的范围的意思的表现。
另外，在本说明书中，“上方”以及“下方”的用语并非是指绝对的空间认识中的上方向(铅垂上方)以及下方向(铅垂下方)，而是作为以层叠结构中的层叠顺序为基准由相对的位置关系规定的用语来使用。具体而言，在本说明书中，将半导体层的一方的第一主面侧作为上侧(上方)、将另一方的第二主面侧作为下侧(下方)来进行说明。在半导体装置(纵型晶体管)的实际使用时，也可以是第一主面侧为下侧(下方)，而且，第二主面侧为上侧(上方)。或者，半导体装置(纵型晶体管)也可以以第一主面以及第二主面相对于水平面倾斜或者正交的姿势使用。
另外，“上方”以及“下方”的用语除了适用于以在两个构成要素之间夹设有别的构成要素的方式相互空出间隔地配置该两个构成要素的情况以外，还适用于以两个构成要素相互贴紧的方式配置该两个构成要素的情况。
以下，对第一实施方式的半导体装置的结构进行说明。图1是第一实施方式的半导体装置的俯视图。图2是图1所示的半导体装置的剖视图(图1的II-II线的剖视图)。
图1所示的半导体装置100是作为纵型的MISFET(Metal InsulatorSemiconductor Field Effect Transistor)发挥功能的半导体芯片。半导体装置100例如是电力的供给以及控制所使用的功率半导体装置。具体而言，半导体装置100包括半导体层101、第一电极层102、第二电极层103、绝缘膜104、镀敷层105以及模制层106。
半导体层101是包含作为宽带隙半导体的一例的SiC(碳化硅)单晶的SiC半导体层。半导体层101的俯视形状形成为矩形的板状。在本说明书中，俯视是指从与第一主面101a或第二主面101b垂直的方向观察的情况(从图中的z轴方向观察的情况)。半导体层101的一边的长度例如为1mm以上且10mm以下，但也可以为2mm以上且5mm以下。
半导体层101具有第一主面101a、以及与第一主面101a背对的第二主面101b。另外，半导体层101包括构成第二主面101b的半导体基板101c、以及位于半导体基板101c上的外延层101d。外延层101d通过半导体基板101c的外延生长而获得。
半导体层101的厚度t1比后述的镀敷层105的厚度t2小，另外，比模制层106的厚度t3小。另外，半导体基板101c的厚度例如为5μm以上且40μm以下，更优选为5μm以上且20μm以下。外延层101d的厚度例如为10μm以上且20μm以下。优选为半导体基板101c的厚度比外延层101d的厚度小。半导体层101并不限于SiC半导体层，既可以是由GaN等其它宽带隙半导体构成的半导体层、也可以是Si半导体层。
第一电极层102形成于第一主面101a。第一电极层102也可以称为“第一主面电极”。第一电极层102包括作为栅极电极发挥功能的第一电极层102g、以及作为源极电极发挥功能的第一电极层102s。第一电极层102例如由铝形成。第一电极层102也可以由钛、镍、铜、银、金、氮化钛、钨等其它材料形成。
第一电极层102s也可以在俯视时具有半导体基板101c(第一主面101a)的面积的50％以上的面积。优选第一电极层102s也可以在俯视时具有半导体基板101c(第一主面101a)的面积的70％以上的面积。另一方面，第一电极层102g也可以在俯视时具有半导体基板101c(第一主面101a)的面积的20％以下的面积。优选第一电极层102g也可以在俯视时具有半导体基板101c(第一主面101a)的面积的10％以下的面积。
第一电极层102s配置在俯视时包含半导体基板101c的中心位置的区域。第一电极层102g配置在避开第一电极层102s的区域。然而，第一电极层102g也可以配置在俯视时包含半导体基板101c的中心位置的区域，第一电极层102s以包围第一电极层102g的周围的方式配置。
第二电极层103形成于第二主面101b。第二电极层103也可以称为“第二主面电极”。第二电极层103作为漏极电极发挥功能。第二电极层103例如由钛、镍、金层叠膜形成。第二电极层103也可以由铝、铜、银、氮化钛、钨等其它材料形成。
绝缘膜104覆盖第一电极层102的外周部(也就是，x轴方向的两端部、以及y轴方向的两端部的每个)的整周。第一电极层102的外周部也可以称为第一电极层102的周缘部。绝缘膜104包含第一部分104a以及第二部分104b。第一部分104a跃上第一电极层102。更详细而言，第一部分104a跃上第一电极层102的周缘部。第二部分104b位于第一部分104a的外侧，包覆第一电极层102以外的区域。也就是，第二部分104b未跃上第一电极层102。
第一部分104a还包括内侧端部104a1以及平坦部104a2。内侧端部104a1是俯视时第一部分104a中的位于半导体层101的内方侧的部分的端部。内侧端部104a1在剖视时朝向第一电极层102的内方部向斜下倾斜。平坦部104a2位于内侧端部104a1的外侧(半导体层101的周缘侧)，具有实质上均匀的厚度。
绝缘膜104例如是包含感光性树脂的有机膜。绝缘膜104例如由聚酰亚胺、PBO(聚苯并噁唑)等形成。绝缘膜104也可以是由氮化硅(SiN)、氧化硅(SiO2)等形成的无机膜。绝缘膜104既可以具有单层构造，也可以具有多个种类的材料层叠而成的层叠构造。在绝缘膜104具有层叠构造的情况下，绝缘膜104也可以包含有机膜以及无机膜这双方。该情况下，绝缘膜104优选包含从第一主面101a侧依次层叠而成的无机膜以及有机膜。绝缘膜104的厚度最大为10μm左右。
镀敷层105是覆盖第一电极层102的至少一部分的金属层。镀敷层105覆盖第一电极层102的端部(也就是，由绝缘膜104覆盖的部分)以外的至少一部分。如图1所示，在俯视时，镀敷层105被模制层106包围。镀敷层105包括第一电极层102g侧的镀敷层105(第一镀敷层)、以及第一电极层102s侧的镀敷层105(第二镀敷层)。
形成在第一电极层102g上的镀敷层105作为俯视形状为矩形的栅极焊盘(焊盘电极)发挥功能。形成在第一电极层102s上的镀敷层105作为源极焊盘(焊盘电极)发挥功能。焊盘是半导体装置100被封装化时与接合引线接合的部分。另外，镀敷层105也作为模制层106的支撑部件发挥功能。
镀敷层105例如由与第一电极层102不同的材料形成。镀敷层105例如由铜或者以铜为主成分的铜合金形成。镀敷层105也可以由其它金属材料形成。镀敷层105的厚度t2比绝缘膜104的厚度大。更详细而言，镀敷层105的厚度t2比位于第一电极层102上的绝缘膜104的最大厚度大。由此，镀敷层105的最顶部比绝缘膜104的最顶部高。镀敷层105的厚度t2例如为30μm以上且100μm以下。镀敷层105的厚度t2也可以为100μm以上且200mμm以下。
镀敷层105的侧面105a垂直或者实质上垂直地延伸。侧面105a不必在剖视时以直线状延伸，可包含曲线、凹凸。侧面105a位于第一电极层102以及绝缘膜104这双方相互重叠的区域。更详细而言，侧面105a位于绝缘膜104中的平坦部104a2上。也就是，镀敷层105包覆第一部分104a的内侧端部104a1以及平坦部104a2。通过使侧面105a位于平坦部104a2上，与使侧面105a位于厚度差异比较大的内侧端部104a1上的情况相比，能够稳定地形成镀敷层105。
模制层106是覆盖绝缘膜104的至少一部分的树脂层。在该方式中，模制层106也覆盖第一主面101a的一部分。模制层106位于半导体层101的第一主面101a侧的外周部。半导体层101(第一主面101a)的外周部也可以称为半导体层101(第一主面101a)的周缘部。
在俯视时，模制层106是沿半导体层101的外周部的矩形环状。另外，模制层106也位于栅极焊盘(第一电极层102g上的镀敷层105)与源极焊盘(第一电极层102s上的镀敷层105)之间。也就是，模制层106仅形成于半导体层101的第一主面101a之上，使半导体层101的第二主面101b以及侧面露出。
模制层106的内侧面与镀敷层105的侧面105a直接接触。模制层106中，模制层106的内侧面包含第一电极层102g侧的内侧面(第一内侧面)、以及第一电极层102s侧的内侧面(第二内侧面)。模制层106例如由热固化性树脂(环氧树脂)形成。模制层106也可以由包含碳以及玻璃纤维等的环氧树脂形成。模制层106的厚度t3例如为30μm以上且100μm以下。模制层106的厚度t3也可以为100μm以上且200mμm以下。模制层106的上表面与镀敷层105的上表面成为同一面或者实质上同一面。
源极焊盘也可以在俯视时具有半导体基板101c(第一主面101a)的面积的50％以上的面积。优选为，源极焊盘也可以在俯视时具有半导体基板101c(第一主面101a)的面积的70％以上的面积。另一方面，栅极焊盘也可以在俯视时具有半导体基板101c(第一主面101a)的面积的20％以下的面积。优选为，栅极焊盘也可以在俯视时具有半导体基板101c(第一主面101a)的面积的10％以下的面积。
源极焊盘配置在俯视时包含半导体基板101c的中心位置的区域。栅极焊盘配置在避开源极焊盘的区域。然而，栅极焊盘配置在俯视时包含半导体基板101c的中心位置的区域，源极焊盘也可以以包围栅极焊盘的周围的方式配置。
接着，对半导体装置100的外周部(换言之，端部)的详细结构进行说明。图3是表示半导体装置100的外周部的详细结构的图(表示图2的区域III的详细的剖视图)。图3中，除了第一电极层102s以外，还图示出了栅极指102a、以及外周源极接触部102b。
第一电极层102s的端部由绝缘膜104覆盖。具体而言，绝缘膜104包括：位于第一电极层102s上的第一绝缘膜104c；以及位于第一绝缘膜104c上的第二绝缘膜104d。第一绝缘膜104c是由氮化硅、氧化硅等形成的无机膜。第二绝缘膜104d是由聚酰亚胺、PBO等形成的有机膜。
另外，绝缘膜104包括位于外周源极接触部102b之下的第三绝缘膜104e。更详细而言，第三绝缘膜104e位于外周源极接触部102b与半导体层101之间。第三绝缘膜104e是由氮化硅、氧化硅等形成的无机膜。
在一般的半导体装置中，这种绝缘膜104是为了抑制水分向第一电极层102s的端部的侵入、以及离子迁移的发生等而设置的。然而，在进行高温高湿的环境下的耐久试验、或者温度循环试验等的可靠性试验的情况下，有绝缘膜104劣化而导致水分从劣化部位侵入、或者在劣化部位发生了离子迁移的可能性。也就是，绝缘膜104的劣化成为半导体装置的故障的原因。
因此，在半导体装置100中，绝缘膜104还由模制层106覆盖。由此，抑制绝缘膜104的劣化，提高半导体装置100的可靠性。
第一电极层102s的端部、栅极指102a、以及外周源极接触部102b基本上由第一绝缘膜104c覆盖，但在图3的例子中，第一电极层102s的最端部、栅极指102a、以及外周源极接触部102b由第二绝缘膜104d覆盖，省略了第一绝缘膜104c。通过这种结构，可缓和应力。
接着，对半导体层101的详细构造进行说明。图4是表示半导体层101的详细结构的图。图4中，从容易观察附图的观点出发，未对半导体层101标注表示剖面的影线。如图3以及图4所示，具体而言，半导体层101包括半导体基板101c以及外延层101d。
图4所示的半导体装置100是开关器件的一例，包括纵型晶体管2。纵型晶体管2例如是纵型的MISFET。如图4所示，半导体装置100包括半导体层101、栅极电极20、源极电极30以及漏极电极40。漏极电极40相当于第二电极层103。
半导体层101包含将SiC(碳化硅)作为主要成分的半导体层101。具体而言，半导体层101是包含SiC单晶的n型的SiC半导体层。SiC单晶例如是4H－SiC单晶。
4H－SiC单晶具有从(0001)面相对于[11－20]方向以10°以内的角度倾斜的偏离角。偏离角也可以为0°以上且4°以下。偏离角也可以超过0°且小于4°。偏离角例如设定为2°或4°、2°±0.2°的范围或者4°±0.4°的范围。
半导体层101形成为长方体形状的芯片状。半导体层101具有第一主面101a、以及第二主面101b。半导体层101具有半导体基板101c以及外延层101d。半导体基板101c包含SiC单晶。半导体基板101c的下表面为第二主面101b。该第二主面101b是SiC晶体的碳露出的碳面(000－1)面。外延层101d层叠于半导体基板101c的上表面，是包含SiC单晶的n-型的SiC半导体层。外延层101d的上表面为第一主面101a。该第一主面101a是SiC晶体的硅露出的硅面(0001)面。
在半导体层101的第二主面101b连接有漏极电极40。半导体基板101c作为n+型的漏极区域来设置。外延层101d作为n-型的漏极漂移区域来设置。
半导体基板101c的n型杂质浓度例如为1.0×1018cm-3以上且1.0×1021cm-3以下。外延层101d的n型杂质浓度比半导体基板101c的n型杂质浓度低，例如为1.0×1015cm-3以上且1.0×1017cm-3以下。在本说明书中，“杂质浓度”是指杂质浓度的峰值。
如图4所示，半导体层101的外延层101d包括深阱区域15、主体区域16、源极区域17以及接触区域18。
深阱区域15在半导体层101中形成于沿源极沟槽32的区域。深阱区域15也称为耐压保持区域。深阱区域15是p-型的半导体区域。深阱区域15的p型杂质浓度例如为1.0×1017cm-3以上且1.0×1019cm-3以下。深阱区域15的p型杂质浓度例如比外延层101d的n型杂质浓度高。
深阱区域15包括沿源极沟槽32的侧壁32a的侧壁部分15a、以及沿源极沟槽32的底壁32b的底壁部分15b。底壁部分15b的厚度(z轴方向的长度)例如为侧壁部分15a的厚度(x轴方向的长度)以上。底壁部分15b的至少一部分也可以位于半导体基板101c内。
主体区域16是设于半导体层101的第一主面101a的表层部分的p-型的半导体区域。主体区域16在俯视时设于栅极沟槽22以及源极沟槽32之间。主体区域16设为在俯视时沿y轴方向延伸的带状。主体区域16与深阱区域15相连。
主体区域16的p型杂质浓度例如为1.0×1016cm-3以上且1.0×1019cm-3以下。主体区域16的p型杂质浓度也可以与深阱区域15的杂质区域相同。主体区域16的p型杂质浓度也可以比深阱区域15的p型杂质浓度高。
源极区域17是设于半导体层101的第一主面101a的表层部分的n+型的半导体区域。源极区域17是主体区域16的一部分。源极区域17是设于沿栅极沟槽22的区域。源极区域17与栅极绝缘层23相接。
源极区域17设为在俯视时沿y轴方向延伸的带状。源极区域17的宽度(x轴方向的长度)例如为0.2μm以上且0.6μm以下。作为一例，源极区域17的宽度也可以为0.4μm左右。源极区域17的n型杂质浓度例如为1.0×1018cm-3以上且1.0×1021cm-3以下。
接触区域18是设于半导体层101的第一主面101a的表层部分的p+型的半导体区域。接触区域18也可以被视为是主体区域16的一部分(高浓度部)。接触区域18设于沿源极沟槽32的区域。接触区域18与障壁形成层33相接。另外，接触区域18与源极区域17连接。
接触区域18设为在俯视时沿y轴方向延伸的带状。接触区域18的宽度(x轴方向的长度)例如为0.1μm以上且0.4μm以下。作为一例，接触区域18的宽度也可以为0.2μm左右。接触区域18的p型杂质浓度例如为1.0×1018cm-3以上且1.0×1021cm-3以下。
在半导体层101的第一主面101a设有多个沟槽栅极构造21和多个沟槽源极构造31。沟槽栅极构造21和沟槽源极构造31沿x轴方向逐一交替地重复设置。在图4中，仅示出了一个沟槽栅极构造21被两个沟槽源极构造31所夹的范围。
沟槽栅极构造21以及沟槽源极构造31均设为沿y轴方向延伸的带状。例如，x轴方向是[11－20]方向，y轴方向是[1－100]方向。x轴方向也可以是[1－100]方向([－1100]方向)。该情况下，y轴方向也可以是[11－20]方向。
沟槽栅极构造21以及沟槽源极构造31沿x轴方向交替地排列，在俯视时形成条纹构造。沟槽栅极构造21以及沟槽源极构造31之间的距离例如为0.3μm以上且1.0μm以下。
如图4所示，沟槽栅极构造21包括栅极沟槽22、栅极绝缘层23以及栅极电极20。
栅极沟槽22通过朝向第二主面101b侧下挖半导体层101的第一主面101a而形成。栅极沟槽22是xz剖面中的剖面形状为矩形且沿y轴方向延伸的槽状的凹部。栅极沟槽22在长度方向(y轴方向)上具有毫米级的长度。栅极沟槽22例如具有1mm以上且10mm以下的长度。栅极沟槽22的长度也可以为2mm以上且5mm以下。每单位面积的一个或多个栅极沟槽22的总延长也可以为0.5μm/μm2以上且0.75μm/μm2以下。
栅极绝缘层23沿栅极沟槽22的侧壁22a以及底壁22b设为膜状。栅极绝缘层23在栅极沟槽22的内部划分出凹状的空间。栅极绝缘层23例如包含氧化硅。栅极绝缘层23也可以包含无杂质添加硅、氮化硅、氧化铝、氮化铝或者氮氧化铝中的至少一种。
栅极绝缘层23的厚度例如为0.01μm以上且0.5μm以下。栅极绝缘层23的厚度也可以为均匀、也可以根据部位而不同。例如，栅极绝缘层23包括沿栅极沟槽22的侧壁22a的侧壁部分23a、以及沿栅极沟槽22的底壁22b的底壁部分23b。底壁部分23b的厚度也可以比侧壁部分23a的厚度厚。底壁部分23b的厚度例如为0.01μm以上且0.2μm以下。侧壁部分23a的厚度例如为0.05μm以上且0.5μm以下。另外，栅极绝缘层23也可以包括在栅极沟槽22的外侧设于源极区域17的上表面的上表面部分。上表面部分的厚度也可以比侧壁部分23a的厚度厚。
栅极电极20是纵型晶体管2的控制电极的一例。栅极电极20埋入在栅极沟槽22内。在栅极电极20与栅极沟槽22的侧壁22a以及底壁22b之间设有栅极绝缘层23。也就是，栅极电极20埋入在由栅极绝缘层23划分出的凹状的空间。栅极电极20例如是包含导电性多晶硅的导电层。栅极电极20也可以包含钛、镍、铜、铝、银、金、钨等金属、或者氮化钛等导电性金属氮化物中的至少一种。
沟槽栅极构造21的纵横比由沟槽栅极构造21的深度(z轴方向的长度)相对于沟槽栅极构造21的宽度(x轴方向的长度)的比来定义。沟槽栅极构造21的纵横比例如与栅极沟槽22的纵横比相同。沟槽栅极构造21的纵横比例如为0.25以上且15.0以下。沟槽栅极构造21的宽度例如为0.2μm以上且2.0μm以下。作为一例，沟槽栅极构造21的宽度也可以为0.4μm左右。沟槽栅极构造21的深度例如为0.5μm以上且3.0μm以下。作为一例，沟槽栅极构造21的深度也可以为1.0μm左右。
如图4所示，沟槽源极构造31包括深阱区域15、源极沟槽32、障壁形成层33以及源极电极30。
源极沟槽32通过朝向第二主面101b侧下挖半导体层101的第一主面101a而形成。源极沟槽32是xz剖面中的剖面形状为矩形且沿y轴方向延伸的细长的槽状的凹部。源极沟槽32例如比栅极沟槽22深。也就是，源极沟槽32的底壁32b位于比栅极沟槽22的底壁22b更靠第二主面101b侧。
障壁形成层33沿源极沟槽32的侧壁32a以及底壁32b设为膜状。障壁形成层33在源极沟槽32的内部划分出凹状的空间。障壁形成层33使用与源极电极30不同的材料来形成。障壁形成层33具有比源极电极30以及深阱区域15之间的电位障壁高的电位障壁。
障壁形成层33是绝缘性的障壁形成层。该情况下，障壁形成层33包含无杂质添加硅、氧化硅、氮化硅、氧化铝、氮化铝或者氮氧化铝中的至少一种。障壁形成层33也可以使用与栅极绝缘层23相同的材料来形成。该情况下，障壁形成层33也可以具有与栅极绝缘层23相同的膜厚。
例如，在障壁形成层33与栅极绝缘层23使用氧化硅来形成的情况下，能够通过热氧化处理法同时形成。障壁形成层33也可以是导电性的障壁形成层。该情况下，障壁形成层33包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。
源极电极30埋入在源极沟槽32内。在源极电极30与源极沟槽32的侧壁32a以及底壁32b之间设有障壁形成层33。也就是，源极电极30埋入在由障壁形成层33划分出的凹状的空间。
源极电极30例如是包含导电性多晶硅的导电层。源极电极30也可以是添加了n型杂质的n型多晶硅、或者添加了p型杂质的p型多晶硅。源极电极30也可以包含钛、镍、铜、铝、银、金、钨等金属、或者氮化钛等导电性金属氮化物中的至少一种。源极电极30也可以使用与栅极电极20相同的材料来形成。该情况下，能够以相同的工序来形成源极电极30以及栅极电极20。
沟槽源极构造31的纵横比由沟槽源极构造31的深度(z轴方向的长度)相对于沟槽源极构造31的宽度(x轴方向的长度)的比来定义。沟槽源极构造31的宽度例如是源极沟槽32的宽度与位于源极沟槽32的两侧的深阱区域15的侧壁部分15a的宽度的和。沟槽源极构造31的宽度例如为0.6μm以上且2.4μm以下。
作为一例，沟槽源极构造31的宽度也可以为0.8μm左右。沟槽源极构造31的深度是源极沟槽32的深度与深阱区域15的底壁部分15b的厚度的和。沟槽源极构造31的深度例如为1.5μm以上且11μm以下。作为一例，沟槽源极构造31的深度也可以为2.5μm左右。
沟槽源极构造31的纵横比比沟槽栅极构造21的纵横比大。例如，沟槽源极构造31的纵横比为1.5以上且4.0以下。通过增大沟槽源极构造31的深度，能够提高超结(SJ：SuperJunction)构造的耐压保持效果。
漏极电极40相当于第二电极层103。漏极电极40也可以包含钛、镍、铜、铝、金或者银中的至少一种。例如，漏极电极40也可以具有包含从半导体层101的第二主面101b依次层叠的Ti层、Ni层、Au层、Ag层的四层构造。漏极电极40也可以具有包含从半导体层101的第二主面101b依次层叠的Ti层、AlCu层、Ni层、Au层的四层构造。AlCu层是铝以及铜的合金层。
漏极电极40也可以具有包含从半导体层101的第二主面101b依次层叠的Ti层、AlSiCu层、Ni层、Au层的四层构造。AlSiCu层是铝、硅以及铜的合金层。漏极电极40也可以包含代替Ti层而由TiN层构成的单层构造、或者包含Ti层以及TiN层的层叠构造。
如上所述那样构成的半导体装置100能够根据施加于纵型晶体管2的栅极电极20的栅极电压来切换漏极电流流动的接通状态和漏极电流不流动的断开状态。栅极电压例如是10V以上且50V以下的电压。作为一例，栅极电压也可以是30V。施加于源极电极30的源极电压例如是接地电压(0V)等的基准电压。施加于漏极电极40的漏极电压是源极电压以上的大小的电压。漏极电压例如是0V以上且10000V以下的大小的电压。漏极电压也可以是1000V以上的大小的电压。
在向栅极电极20施加了栅极电压的情况下，在p-型的主体区域16的与栅极绝缘层23相接的部分形成有通道。由此，形成从源极电极30依次通过接触区域18、源极区域17、主体区域16的通道、外延层101d、半导体基板101c而到达漏极电极40的电流路径。与源极电极30相比，漏极电极40为高电位，因此漏极电流从漏极电极40依次通过半导体基板101c、外延层101d、主体区域16的通道、源极区域17、接触区域18流向源极电极30。这样，漏极电流沿半导体装置100的厚度方向流动。
在p-型的深阱区域15以及n-型的外延层101d之间形成有pn接合。在纵型晶体管2的接通状态下，经由源极电极30向p-型的深阱区域15施加源极电压，经由漏极电极40向n-型的外延层101d施加比源极电压大的漏极电压。
也就是，在深阱区域15以及外延层101d之间的pn接合施加有反向偏压。外延层101d的n型杂质浓度比深阱区域15的p型杂质浓度低，因此耗尽层从深阱区域15与外延层101d的界面朝向漏极电极40扩展。由此，能够提高纵型晶体管2的耐压。
源极电极30与设置在源极电极30上的第一电极层102s电连接。栅极电极20通过绝缘层61而与第一电极层102s绝缘，而且，经由设置在半导体层101的外周部的上方等的栅极指(例如，图3的栅极指102a等)而与第一电极层102g电连接。绝缘层61例如包含氧化硅或者氮化硅作为主成分。
接着，对半导体装置100的制造方法进行说明。图5A～图5G是表示半导体装置100的制造方法的剖视图。首先，如图5A所示，形成半导体层101，而且，在半导体层101的第一主面101a形成有第一电极层102。作为半导体层101的形成方法，使用既有的各种方法。第一电极层102例如通过溅射法、蒸镀法等而形成。
接着，如图5B所示，第一电极层102的外周部由绝缘膜104覆盖。绝缘膜104例如经过涂敷工序以及露光显影工序而形成。在涂敷工序中，利用旋涂法在第一电极层102上涂敷作为绝缘膜104的基础的液状的感光性树脂材料。在露光显影工序中，在感光性树脂材料通过露光而固化之后，利用旋涂法、湿式蚀刻法等除去该感光性树脂材料的不需要的部分。由此，形成绝缘膜104。
接着，如图5C所示，在第一电极层102上形成镀敷层105。镀敷层105例如通过电解镀敷法、或者非电解镀敷法来形成于第一电极层102上。镀敷层105选择性地形成于第一电极层102的未被绝缘膜104覆盖的部分的至少一部分。
接着，如图5D所示，在半导体层101的第一主面101a侧的整面涂敷或者印刷成为模制层106的基础的液状的树脂材料106a(例如热固化性树脂)。其结果，绝缘膜104、以及镀敷层105由树脂材料106a覆盖。另外，树脂材料106a也进入到第一电极层102g上的镀敷层105与第一电极层102s上的镀敷层105之间。所涂敷或者印刷的树脂材料106a例如通过加热而固化。
接着，如图5E所示，对树脂材料106a的上表面(表面)进行研磨直至镀敷层105露出。其结果，镀敷层105的上表面(表面)与模制层106的上表面(表面)成为同一面。也就是，镀敷层105的上表面(表面)以及模制层106的上表面(表面)由彼此相连的研磨面构成。
接着，如图5F所示，对半导体层101的第二主面101b侧(也就是，半导体基板101c)进行研磨，降低半导体层101的厚度。关于半导体层101的研磨方法，将于后文叙述。
接着，如图5G所示，在半导体层101的第二主面101b形成第二电极层103。第二电极层103例如通过溅射法、蒸镀法等而形成。最后，利用切割刀片沿着划线SL切断晶片，由此将晶片单片化。切割刀片将半导体层101与模制层106同时切断。由此，半导体层101的侧面与模制层106的侧面成为同一面。也就是，半导体层101的侧面以及模制层106的侧面成为彼此相连的研磨面。其结果，得到图2那样的半导体装置100。第二电极层103的下表面、镀敷层105的上表面、镀敷层105的侧面、以及模制层106的上表面构成半导体装置100(芯片)的外表面。
接着，对上述图5F的半导体层101(具体而言，半导体基板101c)的研磨方法的一例进行详细说明。图6A～图6C是表示半导体基板101c的研磨方法的剖视图。
首先，如图6A所示，将玻璃板150粘贴在半导体层101的第一主面101a侧。在该工序中，准备在上表面安装有保护带151的玻璃板150，在玻璃板150的保护带151侧粘接半成品(制造中途的半导体装置100的晶片)的镀敷层105以及模制层106的上表面。
接着，如图6B所示，在该状态下，对半导体层101的第二主面101b侧进行研磨。研磨例如使用金刚石磨具。进行研磨直至半导体层101的半导体基板101c的厚度成为5μm以上且20μm以下。
接着，如图6C所示，向保护带151照射激光。激光优选从第一主面101a侧经由玻璃板150向保护带151照射。在该工序中，使半成品上下反转来实施激光的照射。由此，保护带151变质，拆下玻璃板150。之后，除去残留在晶片(半导体层101)上的保护带151。
在一般的半导体装置中，若使半导体基板101c的厚度变薄至150μm以下，则存在以下问题：在拆下作为半导体基板101c的支撑体的玻璃板150之后，半导体基板101c翘曲，或者半导体基板101c破裂。也就是，一般的半导体装置中的半导体基板101c的薄型化有极限。尤其是，与Si基板相比，SiC基板容易发生破裂或缺陷。
针对于此，半导体装置100由于镀敷层105以及模制层106作为半导体基板101c的支撑体发挥功能，因此在拆下玻璃板150之后，也抑制半导体基板101c翘曲、或者半导体基板101c破裂。也就是，根据镀敷层105以及模制层106，能够使半导体基板101c的厚度变得极薄。如上所述，半导体基板101c的厚度例如为5μm以上且20μm以下，比镀敷层105的厚度t2以及模制层106的厚度t3的任一个都薄。也能够使半导体基板101c的厚度与外延层101d的厚度相同或比该厚度更薄。
这样，通过半导体基板101c的厚度变薄，能够减小半导体基板101c的接通电阻，图7是表示半导体基板101c的厚度(350μm、150μm、20μm)与接通电阻的关系的图。在图7中，除了半导体基板101c的电阻值以外，还同时图示了外延层101d的接通电阻。
如图7所示，如果半导体基板101c的厚度变薄至20μm，则能够大幅度地降低半导体基板101c的接通电阻。在半导体层101为SiC半导体层的情况下，如果外延层101d的厚度为5μm～10μm，则能够使半导体装置100具有600V～1200V的耐压。由于半导体基板101c无助于耐压，因此使半导体基板101c变薄，器件特性也不容易产生问题。在该观点中，即便使半导体基板101c的厚度设为5μm以下也没有问题，也可以完全除去半导体基板101c。也就是，半导体层101也可以具有由外延层101d构成的单层构造。
在图6A～图6C中说明的方法(晶片支撑系统)中，在半成品安装有玻璃板150。但是，也能够使用镀敷层105以及模制层106作为研磨用的支撑体来代替玻璃板150。通过使用镀敷层105以及模制层106作为研磨用的支撑体，从而能够省略将半成品粘接于玻璃板150的工序(图6A)、以及将半成品从玻璃板150拆下的工序(图6C)。也就是，能够简化半导体装置100的制造工序。
在半导体基板101c的研磨中使用晶片支撑系统并非必须，也可以使用既有的其它方法。另外，在上述的例子中，说明了通过对SiC基板的背面进行研磨而薄化的例子，但本发明并不限于此。例如，通过对SiC基板的预定深度位置照射激光，从而也可以剥离(具体而言为劈开)SiC基板的不需要的部分。由此，能够使难以加工的SiC基板容易地变薄。
接着，对第二实施方式的半导体装置的结构进行说明。图8是第二实施方式的半导体装置的俯视图。图9是图8所示的半导体装置的剖视图(图8的IX-IX线的剖视图)。
图8所示的半导体装置200是利用通过半导体层201以及第一电极层202的接合而产生的肖特基势垒来作为纵型的肖特基势垒二极管发挥功能的半导体芯片。半导体装置200例如是用于电力的供给以及控制的功率半导体装置。具体而言，半导体装置200包括半导体层201、第一电极层202、第二电极层203、绝缘膜204、镀敷层205以及模制层206。
半导体层201是包含作为宽带隙半导体的一例的SiC(碳化硅)单晶的SiC半导体层。在半导体装置200中，半导体层201整体相当于半导体基板(例如，半导体基板101c)。半导体层201的导电型例如是n型。半导体层201的俯视形状形成为矩形的板状。半导体层201的一边的长度例如为1mm以上且10mm以下，但也可以为2mm以上且5mm以下。
半导体层201具有第一主面201a、以及与第一主面201a背对的第二主面201b。半导体层201(半导体基板)的厚度t4例如为5μm以上且40μm以下，更优选为5μm以上且20μm以下。半导体层201并不限于SiC半导体层，既可以是由GaN等其它宽带隙半导体构成的半导体层，也可以是Si半导体层。当然，半导体层201也可以具有包括上述的半导体基板101c以及上述的外延层101d的层叠构造。
第一电极层202形成于第一主面201a。第一电极层202作为肖特基势垒二极管的阳极发挥功能。第一电极层202例如由铝形成。第一电极层202也可以由钛、镍、铜、银、金、氮化钛、钨等其它材料形成。
第二电极层203形成于第二主面201b。第二电极层203作为肖特基势垒二极管的阴极发挥功能。第二电极层203例如由钛、镍、金的层叠膜形成。第二电极层203也可以由铝、铜、银、氮化钛、钨等其它材料形成。
绝缘膜204覆盖第一电极层202的外周部(也就是，X轴方向的两端部、以及Y轴方向的两端部的每个)的整周。绝缘膜204包含第一部分204a以及第二部分204b。第一部分204a跃上第一电极层202。更详细而言，第一部分204a跃上第一电极层202的周缘部。第二部分204b位于第一部分204a的外侧，包覆第一电极层202以外的区域。也就是，第二部分204b未跃上第一电极层202。
第一部分204a还包括内侧端部204a1以及平坦部204a2。内侧端部204a1是俯视时第一部分204a中的位于半导体层201的内方侧的部分的端部。内侧端部204a1在剖视时朝向第一电极层202的内方部向斜下倾斜。平坦部104a2位于内侧端部204a1的外侧(半导体层101的周缘侧)，具有实质上均匀的厚度。
绝缘膜204例如是包含感光性树脂的有机膜。绝缘膜204例如由聚酰亚胺、PBO(聚苯并噁唑)等形成。绝缘膜204也可以是由氮化硅、氧化硅等形成的无机膜。绝缘膜204既可以具有单层构造，也可以具有多个种类材料层叠而成的层叠构造。在绝缘膜204具有层叠构造的情况下，绝缘膜204也可以包含有机膜以及无机膜这双方。该情况下，绝缘膜204优选包含从第一主面201a侧依次层叠而成的无机膜以及有机膜。绝缘膜204的厚度最大为10μm左右。
镀敷层205是覆盖第一电极层202的至少一部分的金属层。镀敷层205覆盖第一电极层202的端部(也就是，由绝缘膜204覆盖的部分)以外的至少一部分。如图8所示，在俯视时，镀敷层205被模制层206包围。形成于第一电极层202上的镀敷层205作为俯视形状为矩形的焊盘发挥功能。焊盘是半导体装置200被封装化时与接合引线接合的部分。另外，镀敷层205也作为模制层206的支撑部件发挥功能。
镀敷层205例如由与第一电极层202不同的材料形成。镀敷层205例如由铜或者以铜为主成分的铜合金形成。镀敷层205也可以由其它金属材料形成。镀敷层205的厚度t5比绝缘膜204的厚度大。更详细而言，镀敷层205的厚度t5比位于第一电极层202上的绝缘膜204的最大厚度大。由此，镀敷层205的最顶部比绝缘膜204的最顶部高。镀敷层205的厚度t5例如为30μm以上且100μm以下。镀敷层205的厚度t5也可以为100μm以上且200mμm以下。
镀敷层205的侧面205a垂直或者实质上垂直地延伸。侧面205a不必在剖视时以直线状延伸，可包含曲线、凹凸。侧面205a位于第一电极层202以及绝缘膜204这双方相互重叠的区域。更详细而言，侧面205a位于绝缘膜204中的平坦部204a2上。也就是，镀敷层205包覆第一部分204a的内侧端部204a1以及平坦部204a2。通过使侧面205a位于平坦部204a2上，与使侧面205a位于厚度差异比较大的内侧端部204a1上的情况相比，能够稳定地形成镀敷层205。
模制层206是包覆绝缘膜204的一部分的树脂层。在该方式中，模制层206也包覆第一主面201a的一部分。模制层206位于半导体层201的第一主面201a侧的外周部。在俯视时，模制层206是沿半导体层201的外周部的矩形环状。模制层206的内侧面与镀敷层205的侧面205a直接接触。模制层206仅形成于半导体层201的第一主面201a之上，使半导体层201的第二主面201b以及侧面露出。
模制层206例如由热固化性树脂(环氧树脂)形成。模制层106也可以由包含碳以及玻璃纤维等的环氧树脂形成。模制层206的厚度t6例如为30μm以上且100μm以下，但也可以为100μm以上且200μm以下。模制层206的上表面与镀敷层205的上表面成为同一面或者实质上同一面。
接着，对半导体装置200的外周部(换言之，端部)的详细结构进行说明。图10是表示半导体装置200的外周部的详细结构的图(表示图9的区域X的详细的剖视图)。
第一电极层202的端部由绝缘膜204覆盖。具体而言，绝缘膜204包括：位于第一电极层202上的第一绝缘膜204c；位于第一绝缘膜204c上的第二绝缘膜204d；以及位于第一电极层202之下的第三绝缘膜204e。更详细而言，第三绝缘膜204e位于第一电极层202与半导体层201之间。第一绝缘膜204c是由氮化硅、氧化硅等形成的无机膜。第二绝缘膜204d是由聚酰亚胺、PBO等形成的有机膜。第三绝缘膜204e是由氮化硅、氧化硅等形成的无机膜。
在一般的半导体装置中，这种绝缘膜204是为了抑制水分向第一电极层202的端部的侵入、以及离子迁移的发生等而设置的。然而，在进行高温高湿的环境下的耐久试验、或者温度循环试验等的可靠性试验的情况下，有绝缘膜204劣化而导致水分从劣化部分侵入、或者在劣化部位发生了离子迁移的可能性。也就是，绝缘膜204的劣化成为半导体装置的故障的原因。
因此，在半导体装置200中，绝缘膜204还由模制层206覆盖。由此，抑制绝缘膜204的劣化，提高半导体装置200的可靠性。如图10所示，第一电极层202的最端部由第二绝缘膜204d覆盖，省略了第一绝缘膜204c。通过这种结构，可缓和应力。半导体装置200的制造方法与半导体装置100的制造方法相同，因此省略半导体装置200的制造方法的详细的说明。半导体装置200是指降低了接通电阻的半导体装置。
在第三实施方式中，对具有半导体装置的半导体封装件进行说明。图11以及图12是表示第三实施方式的半导体封装件的一例的图。图12是表示图11所示的半导体封装件300的图，是从与图11相反的一侧观察到的情况的内部构造。
半导体封装件300是所谓的TO(Transistor Outline)型的半导体封装件。半导体封装件300包括封装件主体301、端子302d、端子302g、端子302s、接合引线303g、接合引线303s以及半导体装置100。
封装件主体301是长方体状，端子302d、端子302g、以及端子302s从封装件主体301的底部突出。另外，封装件主体301内置半导体装置100。换言之，封装件主体301是对半导体装置100进行封固的封固体。封装件主体301例如由环氧树脂形成。封装件主体301也可以由包含碳以及玻璃纤维等的环氧树脂形成。
端子302d、端子302g、以及端子302s分别从封装件主体301的底部突出，且排列成一列地配置。端子302d、端子302g、以及端子302s例如分别由铝形成。端子302d、端子302g、以及端子302s也可以分别由铜等其它金属材料形成。
在封装件主体301的内部，半导体装置100所包含的栅极焊盘(第一电极层102g上的镀敷层105)通过接合引线303g而与端子302g电连接。半导体装置100所包含的源极焊盘(第一电极层102s上的镀敷层105)通过接合引线303s而与端子302s电连接。半导体装置100所包含的漏极电极(第二电极层103)通过焊锡、或者由银或铜构成的烧结层等而与端子302d中位于封装件主体301内的宽幅部接合。
半导体封装件300也可以包括半导体装置200来代替半导体装置100。该情况下，半导体封装件300包括两个端子，在封装件主体301的内部，半导体装置200所包含的阳极(第一电极层202)通过接合引线等而与两个端子的一方电连接，阴极(第二电极层203)通过焊锡、或者由银或铜构成的烧结层等而与两个端子的另一方的位于封装件主体401内的宽幅部接合。
以上说明的那样的半导体封装件300通过包括半导体装置100(或者半导体装置200)，从而与包括一般的半导体装置的情况相比具有较高的可靠性。另外，半导体封装件300与包括一般的半导体装置的情况相比，降低接通电阻。
接着，对第三实施方式的半导体封装件的其它例子进行说明。图13是表示第三实施方式的半导体封装件的其它例子的图。图13所示的半导体封装件400是所谓的DIP(DualIn-line Package)型的半导体封装件。半导体封装件400包括封装件主体401、多个端子402以及半导体装置100。
封装件主体401是长方体状，多个端子402从封装件主体401突出。另外，封装件主体401内置半导体装置100。换言之，封装件主体401是对半导体装置100进行封固的封固体。封装件主体401例如由包含碳以及玻璃纤维等的环氧树脂形成。
多个端子402沿封装件主体401的长边并排配置。多个端子402例如分别由铝形成。多个端子402也可以分别由铜等其它金属材料形成。
在封装件主体401的内部，半导体装置100所包含的栅极焊盘(第一电极层102g上的镀敷层105)、源极焊盘(第一电极层102s上的镀敷层105)、以及漏极电极(第二电极层103)分别通过接合引线等而与对应的端子402电连接。半导体封装件400也可以包含多个半导体装置100。也就是，封装件主体401也可以内置多个半导体装置100。
另外，半导体封装件400也可以包含半导体装置200来代替半导体装置100，或者除了半导体装置100以外还包含半导体装置200来代替半导体装置100。该情况下，在封装件主体401的内部，半导体装置200所包含的阳极(第一电极层202)、以及阴极(第二电极层203)分别通过接合引线等而与对应的端子402电连接。
以上说明的那样的半导体封装件400通过包含半导体装置100(或者半导体装置200)，从而与包含一般的半导体装置的情况相比，具有较高的可靠性。另外，半导体封装件400与包含一般的半导体装置的情况相比，降低接通电阻。
如上所述，半导体封装件300或者半导体封装件400所包含的端子与半导体装置100(或者半导体装置200)的电的连接使用接合引线。在接合引线为由铝构成的金属丝的情况下，如图14所示，优选在镀敷层105上形成有镍层。图14是具有在镀敷层105上形成有镍层的构造的半导体装置100的剖视图。
在图14中，作为接合引线的一例，还同时图示了接合引线303g、以及接合引线303s。镍层107是由与形成镀敷层105的金属材料不同的金属材料形成的金属层的一例。虽然未图示，但对于半导体装置200也同样，也可以在镀敷层205上形成有镍层。
另外，如图15所示，镀敷层105也可以包含由铜构成的第一镀敷层1051和由镍构成的第二镀敷层1052。图15是包含两层构造的镀敷层的半导体装置100的剖视图。由此，不需要如图14的例子那样形成追加的镍层。在图15的例子中，第二镀敷层1052的上表面与模制层的上表面成为同一面。
另外，在图14、图15的例子中，在由铝构成的与接合引线的接合部分即镀敷层105的最表面形成有镍层，但也可以在镀敷层105的最表面形成有其它的层结构来代替镍层。例如，镀敷层105的最表面也可以是在镍层上形成钯层而成的两层构造(也就是，NiPd层)。
另外，镀敷层105的最表面也可以是在该钯层上还形成有其它金属层而成的三层构造(例如，NiPdAu层)。这种NiPd层以及NiPdAu层不限于在作为源极焊盘发挥功能的镀敷层105接合有接合引线的情况，也适合于通过银烧结来在作为源极焊盘发挥功能的镀敷层105接合外部端子的情况。
包含半导体装置100(或者半导体装置200)的半导体封装件的形态不限制于如半导体封装件300以及半导体封装件400那样的形态。作为半导体封装件，也可以采用SOP(Small Outline Package)、QFN(Quad Flat Non Lead Package)、DFP(Dual FlatPackage)、QFP(Quad Flat Package)、SIP(Single Inline Package)、或者SOJ(SmallOutline J-leaded Package)。另外，作为半导体封装件，也可以采用与上述封装件类似的各种半导体封装件。
如以上说明的那样，半导体装置100包括半导体层101、第一电极层102、第二电极层103、绝缘膜104、镀敷层105以及模制层106。半导体层101具有第一主面101a、以及与第一主面101a背对的第二主面101b。第一电极层102形成于第一主面101a。第二电极层103形成于第二主面101b。
绝缘膜104覆盖第一电极层102的端部。镀敷层105覆盖第一电极层102的端部以外的至少一部分。模制层106覆盖绝缘膜104。半导体层101包括构成第二主面101b的半导体基板101c，半导体基板101c的厚度比镀敷层105的厚度薄。
根据这样的半导体装置100，由于覆盖第一电极层102的端部的绝缘膜104还由模制层106覆盖，因此能够抑制绝缘膜104的劣化。也就是，半导体装置100可以说是提高了可靠性的半导体装置。另外，半导体装置100通过半导体基板101c的厚度比镀敷层105的厚度薄，从而降低接通电阻。
例如，半导体基板101c的厚度为5μm以上且20μm以下。这样的半导体装置100大幅度地降低接通电阻。例如，在俯视时，模制层106为沿半导体层101的外周部的环状。这样的半导体装置100通过半导体层101的外周部由模制层106覆盖，从而进一步提高可靠性。
例如，镀敷层105的表面与模制层106的表面为同一面。在半导体层101的第一主面101a侧涂敷或者印刷树脂材料106a之后，进行研磨直至镀敷层105露出，从而能够制造这样的半导体装置100。
例如，镀敷层105与模制层106直接接触。这样的半导体装置100能够使用镀敷层105作为模制层106的支撑体。例如，半导体层101由SiC形成。这样的半导体装置100能够得到比较高的绝缘破坏电场强度。
例如，半导体装置100也可以作为晶体管发挥功能。该情况下，半导体层101也可以包含半导体基板101c和半导体基板101c上的外延层101d。该情况下，第二电极层103也可以为晶体管的漏极电极。该情况下，第一电极层102也可以包含晶体管的源极电极、以及晶体管的栅极电极。在第一电极层102中，栅极电极与源极电极绝缘。这样的半导体装置100能够作为晶体管发挥功能。
例如，半导体装置200作为以第一电极层202为阳极、以第二电极层203为阴极的肖特基势垒二极管发挥功能。这样的半导体装置100能够作为肖特基势垒二极管发挥功能。
半导体装置100的制造方法包括第一～第七工序。在第一工序中，准备半导体层101，该半导体层101具有第一主面101a、以及与第一主面101a背对的第二主面101b，且包含构成第二主面101b的半导体基板101c。在第二工序中，在半导体层101的第一主面101a形成第一电极层102。
在第三工序中，形成覆盖第一电极层102的端部的绝缘膜104。在第四工序中，形成覆盖第一电极层102的端部以外的至少一部分的镀敷层105。在第五工序中，形成覆盖绝缘膜104的模制层106。在第六工序中，从上述第二主面侧对半导体基板101c进行研磨，直至半导体基板101c的厚度比镀敷层105的厚度薄。在第七工序中，在对半导体基板101c进行了研磨后的半导体层101的第二主面101b形成第二电极层103。
根据该制造方法，能够制造提高了可靠性的半导体装置100。另外，半导体装置100通过半导体基板101c的厚度比镀敷层105的厚度薄，从而降低接通电阻。
在上述实施方式中，对在上表面设有作为栅极焊盘发挥功能的镀敷层105和作为源极焊盘发挥功能的镀敷层105的半导体装置的例子(半导体装置100)进行了说明。在此，半导体装置也可以还包含作为电流感测用的焊盘发挥功能的镀敷层105、以及作为温度感测用的焊盘发挥功能的镀敷层105。图16是具有这样的构造的一个变形例的半导体装置的俯视图。
如图16所示，半导体装置100a除了栅极焊盘105g(作为栅极焊盘发挥功能的镀敷层105。以下相同)、以及源极焊盘105s以外，还包含电流感测用焊盘105c(焊盘电极)、以及一对温度感测用焊盘105t(焊盘电极)。
半导体装置100a包含具有相互分离的多个分离部分的第一电极层102s。电流感测用焊盘105c是与将半导体装置100a所包含的第一电极层102s的一部分分离后的部分(分离部分)连接的镀敷层。半导体装置100a在电流在分别包含的源极焊盘105s以及第二电极层103之间流动时，在电流感测用焊盘105c以及第二电极层103之间流动比上述电流小的电流。通过监视这样的电流，能够检测电流的增加。
半导体装置100a包含设置在半导体层101的第一主面101a的二极管(感温二极管)。一对温度感测用焊盘105t的一方是与半导体装置100a所包含的二极管(感温二极管)的阳极电连接的镀敷层。一对温度感测用焊盘105t的另一方是与上述二极管(感温二极管)的阴极电连接的镀敷层。能够根据一对温度感测用焊盘105t间的电压的大小来检测半导体装置100a的温度。
如以上说明的那样，本发明也能够作为包含电流感测用焊盘105c、以及一对温度感测用焊盘105t的半导体装置100a来实现。本发明也可以作为包含电流感测用焊盘105c、以及一对温度感测用焊盘105t的至少一方的半导体装置来实现。
在上述实施方式中，对利用切割刀片将模制层106与半导体层101同时切断的例子进行了说明，但本发明并不限于此。例如，也可以组合两阶段的切割工序。图17A～图17C是用于说明具有这样的两阶段的切割工序的一个变形例的切割工序的剖视图。
首先，如图17A所示，利用具有第一宽度W1的第一切割刀片DB1将模制层106的全部以及半导体层101的一部分切断。之后，如图17B所示，利用具有与第一切割刀片DB1相同的旋转轴且具有比第一宽度W1小的第二宽度W2的第二切割刀片DB2，将半导体基板101c的全部切断。如图17C所示，利用该方法单片化后的半导体装置100b中，与半导体层101的侧面相比，模制层106的侧面位于内侧，在模制层106以及半导体层101的边界部的附近具有台阶差。
也可以使晶片的上下相反地进行切割。即、也可以在半导体基板101c的背面(碳面)处于上侧的状态下进行切割。切割刀片的旋转方向优选为从碳面朝向硅面来切断的方向。图18A～图18C是用于说明具有这样的两阶段的切割工序的其它变形例的切割工序的剖视图。
首先，如图18A所示，利用具有第一宽度W1的第一切割刀片DB1将半导体层101的全部以及模制层106的一部分切断。之后，如图18B所示，利用具有与第一切割刀片DB1相同的旋转轴且具有比第一宽度W1小的第二宽度W2的第二切割刀片DB2，将模制层106的全部切断。如图18C所示，利用方法单片化后的半导体装置100c中，与模制层106c的侧面相比，半导体层101的侧面为内侧位置，在模制层106以及半导体层101的边界部的附近具有台阶差。
图17A～图17C所示的两阶段的切割工序、以及图18A～图18C所示的两阶段的切割工序不仅能够应用于作为晶体管发挥功能的半导体装置，而且还能够应用于作为肖特基势垒二极管发挥功能的半导体装置。
以上，对实施方式的半导体装置进行了说明，但本发明不限定于上述实施方式。例如，在上述实施方式中用于说明的数字全部是为了对本发明进行具体地说明而例示出的数字，本发明不限于例示的数字。
另外，在上述实施方式中，例示了半导体装置所包含的构成要素的主要的材料，但半导体装置所包含的层叠构造的各层也可以在能够实现与上述实施方式的层叠构造相同的功能的范围包含其它材料。另外，在附图中，各构成要素的角部以及边记载为呈直线，但根据制造上的理由等，角部以及边带圆形的结构也包含在本发明中。另外，具有使在上述实施方式中说明的导电型反转后的构造的半导体装置也包含在本发明中。
以上，基于实施方式对一个或者多个方案的半导体装置进行了说明，但本发明并不限定于这些实施方式。只要不脱离本发明的主旨，本领域人员能想到的各种变形以实施方式实施的形态、以及通过不同的实施方式中的构成要素的组合而构筑的形态都包含在本发明的范围内。
另外，上述的各实施方式在技术方案的范围或者其均等的范围内能够进行各种变更、置换、附加、省略等。
例如，在上述实施方式中，对使用了SiC基板的功率半导体装置进行了说明，但本发明也能够应用于使用了Si基板的功率半导体装置(IGBT或者MOSFET)。本发明作为产业上的可利用性能够应用于半导体装置、以及半导体封装件等。
以下，示出从本说明书以及附图抽出的特征的例子。以下，数字表示上述的实施方式中的对应构成要素等，但并非意在将各项目的范围限定于实施方式。[A1]～[A9]提供一种降低了接通电阻的半导体装置、以及半导体装置的制造方法。
[A1]一种半导体装置100、100a、100b、100c、200，具备：半导体层101、201，其具有第一主面101a、201a以及与上述第一主面101a、201a背对的第二主面101b、201b；第一电极层102、102g、102s、202，其形成于上述第一主面101a、201a；第二电极层103、203，其形成于上述第二主面101b、201b；绝缘膜104、204，其覆盖上述第一电极层102、102g、102s、202的端部；镀敷层105、205，其覆盖上述第一电极层102、102g、102s、202的上述端部以外的至少一部分；以及覆盖上述绝缘膜104、204的模制层106、206，上述半导体层101、201包含构成上述第二主面101b、201b的半导体基板101c、201，上述半导体基板101c、201的厚度比上述镀敷层105、205的厚度薄。
[A2]根据A1所记载的半导体装置100、100a、100b、100c、200，上述半导体基板101c、201的厚度为5μm以上且40μm以下。
[A3]根据A1或者A2所记载的半导体装置100、100a、100b、100c、200，在俯视时，上述模制层106、206为沿上述半导体层101、201的外周部的环状。
[A4]根据A1～A3任一项中所记载的半导体装置100、100a、100b、100c、200，上述镀敷层105、205的表面与上述模制层106、206的表面为同一面。
[A5]根据A1～A4任一项中所记载的半导体装置100、100a、100b、100c、200，上述镀敷层105、205与上述模制层106、206直接接触。
[A6]根据A1～A5任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201由SiC形成。
[A7]根据A1～A6任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体装置100、100a、100b、100c、200作为晶体管发挥功能，上述半导体层101、201包含上述半导体基板101c、201和上述半导体基板101c、201上的外延层101d，上述第二电极层103、203是上述晶体管的漏极电极40，在上述第一电极层102、102g、102s、202包含上述晶体管的源极电极102s、以及与上述源极电极102s绝缘的上述晶体管的栅极电极102g。
[A8]根据A1～A7任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体装置100、100a、100b、100c、200作为以上述第一电极层102、102g、102s、202为阳极、以上述第二电极层103、203为阴极的肖特基势垒二极管发挥功能。
[A9]一种半导体装置100、100a、100b、100c、200的制造方法，在具有第一主面101a、201a以及与上述第一主面101a、201a背对的第二主面101b、201b且包含构成上述第二主面101b、201b的半导体基板101c、201的半导体层101、201的第一主面101a、201a形成第一电极层102、102g、102s、202，形成覆盖上述第一电极层102、102g、102s、202的端部的绝缘膜104、204，形成覆盖上述第一电极层102、102g、102s、202的上述端部以外的至少一部分的镀敷层105、205，形成覆盖上述绝缘膜104、204的模制层106、206，从上述第二主面101b、201b侧对上述半导体基板101c、201进行研磨，直至上述半导体基板101c、201的厚度比上述镀敷层105、205的厚度薄，在对上述半导体基板101c、201进行了研磨后的上述半导体层101、201的上述第二主面101b、201b形成第二电极层(103、203)。
以下的[B1]～[B22]提供一种能够提高机械的强度的半导体装置。以下的[B1]～[B22]的构造在削减接通电阻的方面也有效。
[B1]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其包含具有第一厚度的半导体基板101c、201，且具有主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，且具有小于上述第一厚度的第二厚度；以及焊盘电极105、105c、105g、105s、105t、205，其配置在上述主面电极102、102g、102s、202之上，且具有超过上述第一厚度的第三厚度。
[B2]根据B1所记载的半导体装置100、100a、100b、100c、200，还包含树脂106、206，该树脂106、206以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，上述焊盘电极105、105c、105g、105s、105t、205配置在上述主面电极102、102g、102s、202的内方部之上。
[B3]根据B2所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205与上述树脂106、206相接。
[B4]根据B2或B3所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206具有第四厚度，该第四厚度超过上述半导体基板101c、201的上述第一厚度。
[B5]根据B2～B4任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206包覆上述主面101a、201a的周缘部。
[B6]根据B2～B5任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206形成为在俯视时包围上述主面101a、201a的内方部的环状。
[B7]根据B2～B6任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206包含热固化性树脂。
[B8]根据B2～B7任一项中所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205具有电极面，上述树脂106、206具有与上述焊盘电极105、105c、105g、105s、105t、205的上述电极面相连的外表面。
[B9]根据B8所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205的上述电极面由研磨面构成，上述树脂106、206的上述外表面由研磨面构成。
[B10]根据B2～B9任一项中所记载的半导体装置100、100a、100b、100c、200，还包含绝缘膜104、204，该绝缘膜104、204以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，上述树脂106、206包覆上述绝缘膜104、204。
[B11]根据B10所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204具有超过上述第二厚度且小于上述第一厚度的厚度。
[B12]根据B10或B11所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204包含与上述树脂106、206不同的树脂材料。
[B13]根据B10～B12任一项中所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204包含感光性树脂。
[B14]根据B10～B13任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206在上述主面电极102、102g、102s、202的内方部侧使上述绝缘膜104、204局部地露出，上述焊盘电极105、105c、105g、105s、105t、205在上述主面电极102、102g、102s、202的内方部侧与上述主面电极102、102g、102s、202、上述绝缘膜104、204以及上述树脂106、206相接。
[B15]根据B1～B14任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含层叠在上述半导体基板101c、201之上的外延层101d，上述焊盘电极105、105c、105g、105s、105t、205具有上述第三厚度，上述第三厚度超过上述半导体基板101c、201以及上述外延层101d的总厚度。
[B16]根据B1～B15任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包括宽带隙半导体。
[B17]根据B1～B16任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含SiC。
[B18]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其具有第一厚度且包含主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，且具有小于上述第一厚度的第二厚度；感光性树脂层104、204，其以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，且具有超过上述第二厚度的第三厚度；热固化性树脂层106、206，其以使上述主面电极102、102g、102s、202的内方部露出的方式，隔着上述感光性树脂层104、204包覆上述主面电极102、102g、102s、202的周缘部，且具有超过上述第三厚度的第四厚度；以及焊盘电极105、105c、105g、105s、105t、205，其配置在上述主面电极102、102g、102s、202的内方部之上，且具有超过上述第三厚度的第五厚度。
[B19]根据B18所记载的半导体装置100、100a、100b、100c、200，上述热固化性树脂层106、206在上述主面电极102、102g、102s、202的内方部侧使上述感光性树脂层104、204局部地露出，上述焊盘电极105、105c、105g、105s、105t、205在上述主面电极102、102g、102s、202的内方部侧与上述主面电极102、102g、102s、202、上述感光性树脂层104、204以及上述热固化性树脂层106、206相接。
[B20]根据B18或B19所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含SiC。
[B21]根据B18～B20任一项中所记载的半导体装置100、100a、100b、100c、200，上述第四厚度超过上述第一厚度，上述第五厚度超过上述第一厚度。
[B22]根据B17～B20任一项中所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205由镀敷膜构成。
以下的[C1]～[C18]提供一种能够提高机械的强度的半导体装置。以下的[C1]～[C18]的构造在削减接通电阻的方面也有效。
[C1]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其包含具有第一厚度的半导体基板101c、201，且具有主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，具有小于上述第一厚度的第二厚度；以及树脂106、206，其以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，且具有超过上述第一厚度的第三厚度。
[C2]根据C1所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206包覆上述主面101a、201a的周缘部。
[C3]根据C1或C2所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206形成为在俯视时包围上述主面电极102、102g、102s、202的内方部的环状。
[C4]根据C1～C3任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206包含热固化性树脂。
[C5]根据C1～C4任一项中所记载的半导体装置100、100a、100b、100c、200，还包含配置在上述主面电极102、102g、102s、202的内方部之上的焊盘电极105、105c、105g、105s、105t、205。
[C6]根据C5所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205与上述树脂106、206相接。
[C7]根据C5或C6所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205具有超过上述半导体基板101c、201的上述第一厚度的第四厚度。
[C8]根据C5～C7任一项中所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205具有电极面，上述树脂106、206具有与上述焊盘电极105、105c、105g、105s、105t、205的上述电极面相连的外表面。
[C9]根据C8所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205的上述电极面由研磨面构成，上述树脂106、206的上述外表面由研磨面构成。
[C10]根据C5～C9任一项中所记载的半导体装置100、100a、100b、100c、200，上述焊盘电极105、105c、105g、105s、105t、205由镀敷膜构成。
[C11]根据C1～C10任一项中所记载的半导体装置100、100a、100b、100c、200，还包含绝缘膜104、204，该绝缘膜104、204以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，上述树脂106、206包覆上述绝缘膜104、204。
[C12]根据C11所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204具有超过上述第二厚度且小于上述第一厚度的厚度。
[C13]根据C11或C12所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204包含与上述树脂106、206不同的树脂材料。
[C14]根据C11～C13任一项中所记载的半导体装置100、100a、100b、100c、200，上述绝缘膜104、204包含感光性树脂。
[C15]根据C11～C14任一项中所记载的半导体装置100、100a、100b、100c、200，上述树脂106、206在上述主面电极102、102g、102s、202的内方部侧使上述绝缘膜104、204局部地露出。
[C16]根据C1～C15任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含层叠在上述半导体基板101c、201之上的外延层101d，上述树脂106、206具有上述第三厚度，上述第三厚度超过上述半导体基板101c、201以及上述外延层101d的总厚度。
[C17]根据C1～C16任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含宽带隙半导体。
[C18]根据C1～C17任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201包含SiC。
以下的[D1]～[D6]提供一种能够提高机械的强度的半导体装置。以下的[D1]～[D6]的构造在削减接通电阻的方面也有效。
[D1]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其具有第一厚度，且具有主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，且具有小于上述第一厚度的第二厚度；以及树脂106、206，其以使上述主面电极102、102g、102s、202的一部分露出的方式，局部地包覆上述主面电极102、102g、102s、202，且具有超过上述第一厚度的第三厚度。
[D2]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其具有第一厚度，且具有主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，且具有小于上述第一厚度的第二厚度；以及焊盘电极105、105c、105g、105s、105t、205，其配置在上述主面电极102、102g、102s、202之上，具有超过上述第一厚度的第三厚度。
[D3]一种半导体装置100、100a、100b、100c、200，包括：半导体层101、201，其具有第一厚度，且具有主面101a、201a；主面电极102、102g、102s、202，其配置在上述主面101a、201a之上，且具有小于上述第一厚度的第二厚度；树脂106、206，其以使上述主面电极102、102g、102s、202的内方部露出的方式包覆上述主面电极102、102g、102s、202的周缘部，且具有超过上述第一厚度的第三厚度；以及焊盘电极105、105c、105g、105s、105t、205，其配置在上述主面电极102、102g、102s、202的内方部之上，且具有超过上述第一厚度的第四厚度。
[D4]根据D1～D3任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201具有包含半导体基板101c、201以及外延层101d的层叠构造。
[D5]根据D4所记载的半导体装置100、100a、100b、100c、200，上述半导体基板101c、201具有小于上述外延层101d的厚度的厚度。
[D6]根据D1～D3任一项中所记载的半导体装置100、100a、100b、100c、200，上述半导体层101、201具有由外延层101d构成的单层构造。
符号的说明
100—半导体装置，100a—半导体装置，100b—半导体装置，100c—半导体装置，101—半导体层，101a—第一主面(主面)，101c—半导体基板，101d—外延层，102—第一电极层(主面电极)，102g—第一电极层(主面电极)，102s—第一电极层(主面电极)，104—绝缘膜(感光性树脂层)，105—镀敷层(焊盘电极)，105c—电流感测用焊盘(焊盘电极)，105g—栅极焊盘(焊盘电极)，105s—源极焊盘(焊盘电极)，105t—温度感测用焊盘(焊盘电极)，106—模制层(热固化性树脂层)，200—半导体装置，201—半导体层(半导体基板)，201a—第一主面(主面)，202—第一电极层(主面电极)，204—绝缘膜(感光性树脂层)，205—镀敷层(焊盘电极)，206—模制层(热固化性树脂层)。

Claims (20)

1.一种半导体装置，其特征在于，包括：
半导体层，其包含具有第一厚度的半导体基板，且具有主面；
主面电极，其配置在上述主面之上，且具有小于上述第一厚度的第二厚度；以及
焊盘电极，其配置在上述主面电极之上，且具有超过上述第一厚度的第三厚度。
2.根据权利要求1所述的半导体装置，其特征在于，
还包含树脂，该树脂以使上述主面电极的内方部露出的方式包覆上述主面电极的周缘部，
上述焊盘电极配置在上述主面电极的内方部之上。
3.根据权利要求2所述的半导体装置，其特征在于，
上述树脂具有第四厚度，该第四厚度超过上述半导体基板的上述第一厚度。
4.根据权利要求2或3所述的半导体装置，其特征在于，
上述树脂包覆上述主面的周缘部。
5.根据权利要求2～4任一项中所述的半导体装置，其特征在于，
上述树脂形成为在俯视时包围上述主面的内方部的环状。
6.根据权利要求2～5任一项中所述的半导体装置，其特征在于，
上述树脂包含热固化性树脂。
7.根据权利要求2～6任一项中所述的半导体装置，其特征在于，
上述焊盘电极与上述树脂相接。
8.根据权利要求2～7任一项中所述的半导体装置，其特征在于，
上述焊盘电极具有电极面，
上述树脂具有与上述焊盘电极的上述电极面相连的外表面。
9.根据权利要求8所述的半导体装置，其特征在于，
上述焊盘电极的上述电极面由研磨面构成，
上述树脂的上述外表面由研磨面构成。
10.根据权利要求2～9任一项中所述的半导体装置，其特征在于，
还包含绝缘膜，该绝缘膜以使上述主面电极的内方部露出的方式包覆上述主面电极的周缘部，
上述树脂包覆上述绝缘膜。
11.根据权利要求10所述的半导体装置，其特征在于，
上述绝缘膜具有超过上述第二厚度且小于上述第一厚度的厚度。
12.根据权利要求10或11所述的半导体装置，其特征在于，
上述绝缘膜包含感光性树脂。
13.根据权利要求10～12任一项中所述的半导体装置，其特征在于，
上述树脂在上述主面电极的内方部侧使上述绝缘膜局部地露出，
上述焊盘电极在上述主面电极的内方部侧与上述主面电极、上述绝缘膜以及上述树脂相接。
14.根据权利要求1～13任一项中所述的半导体装置，其特征在于，
上述半导体层包含层叠在上述半导体基板之上的外延层，
上述焊盘电极具有上述第三厚度，上述第三厚度超过上述半导体基板以及上述外延层的总厚度。
15.根据权利要求1～14任一项中所述的半导体装置，其特征在于，
上述半导体层包含宽带隙半导体。
16.根据权利要求1～15任一项中所述的半导体装置，其特征在于，
上述半导体层包含SiC。
17.一种半导体装置，其特征在于，包括：
半导体层，其具有第一厚度且包含主面；
主面电极，其配置在上述主面之上，且具有小于上述第一厚度的第二厚度；
感光性树脂层，其以使上述主面电极的内方部露出的方式包覆上述主面电极的周缘部，且具有超过上述第二厚度的第三厚度；
热固化性树脂层，其以使上述主面电极的内方部露出的方式，隔着上述感光性树脂层包覆上述主面电极的周缘部，且具有超过上述第三厚度的第四厚度；以及
焊盘电极，其配置在上述主面电极的内方部之上，且具有超过上述第三厚度的第五厚度。
18.根据权利要求17所述的半导体装置，其特征在于，
上述热固化性树脂层在上述主面电极的内方部侧使上述感光性树脂层局部地露出，
上述焊盘电极在上述主面电极的内方部侧与上述主面电极、上述感光性树脂层以及上述热固化性树脂层相接。
19.根据权利要求17或18所述的半导体装置，其特征在于，
上述半导体层包含SiC。
20.根据权利要求17～19任一项中所述的半导体装置，其特征在于，
上述第四厚度超过上述第一厚度，
上述第五厚度超过上述第一厚度。
CN202180032864.XA 2020-05-08 2021-04-30 半导体装置 Pending CN115516644A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020082730 2020-05-08
JP2020-082730 2020-05-08
PCT/JP2021/017272 WO2021225125A1 (ja) 2020-05-08 2021-04-30 半導体装置

Publications (1)

Publication Number Publication Date
CN115516644A true CN115516644A (zh) 2022-12-23

Family

ID=78467970

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180032864.XA Pending CN115516644A (zh) 2020-05-08 2021-04-30 半导体装置

Country Status (5)

Country Link
US (1) US20230082976A1 (zh)
JP (1) JPWO2021225125A1 (zh)
CN (1) CN115516644A (zh)
DE (2) DE212021000199U1 (zh)
WO (1) WO2021225125A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270370A (ja) * 1997-03-26 1998-10-09 Sharp Corp 不純物の拡散方法ならびに半導体装置およびその製造方法
JP5253455B2 (ja) * 2010-06-01 2013-07-31 三菱電機株式会社 パワー半導体装置
JP5547022B2 (ja) 2010-10-01 2014-07-09 トヨタ自動車株式会社 半導体装置
JP2015222743A (ja) * 2014-05-22 2015-12-10 三菱電機株式会社 半導体装置
WO2019124024A1 (ja) * 2017-12-20 2019-06-27 三菱電機株式会社 半導体パッケージおよびその製造方法

Also Published As

Publication number Publication date
JPWO2021225125A1 (zh) 2021-11-11
DE212021000199U1 (de) 2022-02-07
WO2021225125A1 (ja) 2021-11-11
US20230082976A1 (en) 2023-03-16
DE112021000398T5 (de) 2022-10-13
DE212021000199U8 (de) 2022-03-31

Similar Documents

Publication Publication Date Title
US10784256B2 (en) Semiconductor device and method of manufacturing semiconductor device
US11264490B2 (en) Semiconductor device and method of manufacturing semiconductor device
US10403554B2 (en) Method for manufacturing semiconductor device
US10643992B2 (en) Semiconductor device
WO2021225119A1 (ja) 半導体装置
EP2927961B1 (en) Semiconductor device
US11189703B2 (en) Semiconductor device with trench structure having differing widths
US20200258991A1 (en) Semiconductor device and method of manufacturing semiconductor device
US11916112B2 (en) SiC semiconductor device
US11049964B2 (en) Silicon carbide semiconductor device
US9685347B2 (en) Semiconductor device and method for producing the same
CN111697076A (zh) 半导体装置
WO2021225125A1 (ja) 半導体装置
US20230103655A1 (en) Electronic component
WO2021225120A1 (ja) 半導体装置
US10658465B2 (en) Silicon carbide semiconductor device and method of manufacturing a silicon carbide semiconductor device
US11621319B2 (en) SiC semiconductor device
JP7495583B2 (ja) 半導体装置
US12021120B2 (en) SiC semiconductor device
US20230207392A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP7392329B2 (ja) 半導体装置
WO2023080083A1 (ja) 半導体装置
US20130069080A1 (en) Semiconductor device and method for manufacturing same
JP2024034977A (ja) 半導体装置の製造方法
CN116666451A (zh) 半导体器件以及半导体器件的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination