WO2021225120A1 - 半導体装置 - Google Patents

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semiconductor device
semiconductor
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佑紀 中野
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ローム株式会社
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Definitions

  • Patent Document 1 discloses a technique relating to a vertical semiconductor element using a SiC semiconductor substrate.
  • One embodiment of the present invention provides a semiconductor device with improved reliability.
  • a semiconductor layer having a first main surface, a second main surface opposite to the first main surface, a first electrode layer formed on the first main surface, and the above-mentioned
  • a semiconductor device including a mold layer covering a film.
  • a step of forming a first electrode layer on a first main surface of a semiconductor layer and a second electrode layer on a second main surface of the semiconductor layer opposite to the first main surface are provided.
  • a step of forming, a step of forming an insulating film covering the end portion of the first electrode layer, a step of forming a plating layer covering at least a part other than the end portion of the first electrode layer, and the insulating film are provided.
  • a method for manufacturing a semiconductor device which includes a step of forming a mold layer covering the semiconductor device.
  • a semiconductor layer having a main surface, a main surface electrode arranged on the main surface, and the main surface electrode are partially exposed so as to partially expose the main surface electrode.
  • a semiconductor device including.
  • a semiconductor layer having a main surface, a main surface electrode arranged on the main surface, and a peripheral portion of the main surface electrode so as to expose the inner portion of the main surface electrode.
  • a semiconductor device including a pad electrode disposed on the inner side of the electrode.
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 3 is a diagram showing a detailed configuration of an outer peripheral portion of the semiconductor device shown in FIG.
  • FIG. 4 is a diagram showing a detailed configuration of a semiconductor layer of the semiconductor device shown in FIG.
  • FIG. 5A is a first cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 5B is a second cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 5C is a third cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 5D is a fourth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 5E is a fifth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 5F is a sixth cross-sectional view showing a method of manufacturing the semiconductor device shown in FIG.
  • FIG. 6 is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 7 is a cross-sectional view of the semiconductor device shown in FIG.
  • FIG. 8 is a diagram showing a detailed configuration of an outer peripheral portion of the semiconductor device shown in FIG.
  • FIG. 9 is a diagram showing an example of a semiconductor package according to the third embodiment.
  • FIG. 10 is a diagram showing an example of the semiconductor package shown in FIG.
  • FIG. 11 is a diagram showing another example of the semiconductor package according to the third embodiment.
  • FIG. 12 is a cross-sectional view of a semiconductor device having a structure in which a nickel layer is formed on a plating layer.
  • FIG. 13 is a cross-sectional view of a semiconductor device including a plating layer having a two-layer structure.
  • FIG. 14 is a plan view of the semiconductor device according to the modified example.
  • FIG. 15A is a first cross-sectional view showing a dicing step according to a modified example.
  • FIG. 15B is a second cross-sectional view showing a dicing step according to a modified example.
  • FIG. 15C is a third cross-sectional view showing a dicing step according to a modified example.
  • FIG. 16A is a first cross-sectional view showing a dicing step according to another modified example.
  • FIG. 16B is a second cross-sectional view showing a dicing step according to another modified example.
  • FIG. 16C is a third cross-sectional view showing a dicing step according to
  • the terms “upper” and “lower” do not refer to the upward direction (vertically upward) and the downward direction (vertically downward) in absolute spatial recognition, but are based on the stacking order in the stacking configuration. It is used as a term defined by the relative positional relationship with.
  • one of the semiconductor layers, the first main surface side is the upper side (upper side)
  • the other second main surface side is the lower side (lower side).
  • the semiconductor device vertical transistor
  • the first main surface side may be the lower side (lower side) and the second main surface side may be the upper side (upper side).
  • the semiconductor device may be used in a posture in which the first main surface and the second main surface are inclined or orthogonal to the horizontal plane.
  • the terms “upper” and “lower” are applied when the two components are spaced apart from each other so that another component is interposed between the two components. It is also applied when the two components are arranged so that the two components are in close contact with each other.
  • FIG. 1 is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG. 1 (cross-sectional view taken along the line II-II of FIG. 1).
  • the semiconductor device 100 shown in FIG. 1 is a semiconductor chip that functions as a vertical MISFET (Metal Insulator Semiconductor Field Effect Transistor).
  • the semiconductor device 100 is, for example, a power semiconductor device used for supplying and controlling electric power.
  • the semiconductor device 100 includes a semiconductor layer 101, a first electrode layer 102, a second electrode layer 103, an insulating film 104, a plating layer 105, and a mold layer 106.
  • the semiconductor layer 101 is a SiC semiconductor layer containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
  • the semiconductor layer 101 is formed in a rectangular plate shape in a plan view.
  • the plan view means viewing from a direction perpendicular to the first main surface 101a or the second main surface 101b (viewing from the z-axis direction in the drawing).
  • the length of one side of the semiconductor layer 101 is, for example, 1 mm or more and 10 mm or less, but may be 2 mm or more and 5 mm or less.
  • the semiconductor layer 101 has a first main surface 101a and a second main surface 101b that faces the first main surface 101a. Further, the semiconductor layer 101 includes a semiconductor substrate 101c constituting the second main surface 101b and an epitaxial layer 101d located on the semiconductor substrate 101c. The epitaxial layer 101d is obtained by epitaxial growth of the semiconductor substrate 101c.
  • the thickness of the semiconductor substrate 101c is, for example, 100 ⁇ m or more and 350 ⁇ m or less.
  • the thickness of the epitaxial layer 101d is, for example, 5 ⁇ m or more and 20 ⁇ m or less.
  • the thickness t1 of the semiconductor layer 101 (that is, the total thickness of the semiconductor substrate 101c and the epitaxial layer 101d) is preferably 200 ⁇ m or less.
  • the semiconductor layer 101 is not limited to the SiC semiconductor layer, and may be a semiconductor layer made of another wide bandgap semiconductor such as GaN, or may be a Si semiconductor layer.
  • the first electrode layer 102 is formed on the first main surface 101a.
  • the first electrode layer 102 may be referred to as a "first main surface electrode".
  • the first electrode layer 102 includes a first electrode layer 102 g that functions as a gate electrode and a first electrode layer 102s that functions as a source electrode.
  • the first electrode layer 102 is made of, for example, aluminum.
  • the first electrode layer 102 may be formed of other materials such as titanium, nickel, copper, silver, gold, titanium nitride, and tungsten.
  • the first electrode layer 102s may have an area of 50% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the first electrode layer 102s may have an area of 70% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the first electrode layer 102g may have an area of 20% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the first electrode layer 102g may have an area of 10% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the first electrode layer 102s is arranged in a region including the center position of the semiconductor substrate 101c in a plan view.
  • the first electrode layer 102g is arranged in a region avoiding the first electrode layer 102s.
  • the first electrode layer 102g may be arranged in a region including the central position of the semiconductor substrate 101c in a plan view, and the first electrode layer 102s may be arranged so as to surround the periphery of the first electrode layer 102g.
  • the second electrode layer 103 is formed on the second main surface 101b.
  • the second electrode layer 103 may be referred to as a "second main surface electrode".
  • the second electrode layer 103 functions as a drain electrode.
  • the second electrode layer 103 is formed of, for example, a laminated film of titanium, nickel, and gold.
  • the second electrode layer 103 may be formed of other materials such as aluminum, copper, silver, titanium nitride, and tungsten.
  • the insulating film 104 covers the entire circumference of the outer peripheral portion of the first electrode layer 102 (that is, both ends in the x-axis direction and both ends in the y-axis direction).
  • the outer peripheral portion of the first electrode layer 102 may be referred to as a peripheral portion of the first electrode layer 102.
  • the insulating film 104 includes a first portion 104a and a second portion 104b.
  • the first portion 104a rides on the first electrode layer 102. More specifically, the first portion 104a rides on the peripheral edge of the first electrode layer 102.
  • the second portion 104b is located outside the first portion 104a and covers a region other than the first electrode layer 102. That is, the second portion 104b does not ride on the first electrode layer 102.
  • the first portion 104a further includes an inner end portion 104a1 and a flat portion 104a2.
  • the inner end portion 104a1 is an end portion of a portion of the first portion 104a located on the inner side of the semiconductor layer 101 in a plan view.
  • the inner end portion 104a1 is obliquely inclined downward toward the inner portion of the first electrode layer 102 in a cross-sectional view.
  • the flat portion 104a2 is located on the outer side of the inner end portion 104a1 (peripheral side of the semiconductor layer 101) and has a substantially uniform thickness.
  • the insulating film 104 is, for example, an organic film containing a photosensitive resin.
  • the insulating film 104 is formed of, for example, polyimide, PBO (polybenzoxazole), or the like.
  • the insulating film 104 may be an inorganic film formed of silicon nitride (SiN), silicon oxide (SiO 2), or the like.
  • the insulating film 104 may have a single-layer structure, or may have a laminated structure in which a plurality of types of materials are laminated.
  • the insulating film 104 may include both an organic film and an inorganic film.
  • the insulating film 104 preferably includes an inorganic film and an organic film laminated in this order from the first main surface 101a side.
  • the maximum thickness of the insulating film 104 is about 10 ⁇ m.
  • the plating layer 105 is a metal layer that covers at least a part of the first electrode layer 102.
  • the plating layer 105 covers at least a part of the first electrode layer 102 other than the end portion (that is, the portion covered with the insulating film 104). As shown in FIG. 1, in plan view, the plating layer 105 is surrounded by the mold layer 106.
  • the plating layer 105 includes a plating layer 105 (first plating layer) on the side of the first electrode layer 102g and a plating layer 105 (second plating layer) on the side of the first electrode layer 102s.
  • the plating layer 105 formed on the first electrode layer 102 g functions as a gate pad (pad electrode) having a rectangular shape in a plan view.
  • the plating layer 105 formed on the first electrode layer 102s functions as a source pad (pad electrode).
  • the pad is a portion to which the bonding wire is bonded when the semiconductor device 100 is packaged.
  • the plating layer 105 also functions as a support member for the mold layer 106.
  • the plating layer 105 is formed of, for example, a material different from that of the first electrode layer 102.
  • the plating layer 105 is formed of, for example, copper or a copper alloy containing copper as a main component.
  • the plating layer 105 may be formed of another metal material.
  • the thickness t2 of the plating layer 105 is larger than the thickness of the insulating film 104. More specifically, the thickness t2 of the plating layer 105 is larger than the maximum thickness of the insulating film 104 located on the first electrode layer 102. As a result, the top of the plating layer 105 is higher than the top of the insulating film 104.
  • the thickness t2 of the plating layer 105 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
  • the thickness t2 of the plating layer 105 may be 100 ⁇ m or more and 200 ⁇ m or less.
  • the side surface 105a of the plating layer 105 extends vertically or substantially vertically.
  • the side surface 105a does not necessarily have to extend linearly in cross-sectional view and may include curves and irregularities.
  • the side surface 105a is located in a region where both the first electrode layer 102 and the insulating film 104 overlap each other. More specifically, the side surface 105a is located on the flat portion 104a2 of the insulating film 104. That is, the plating layer 105 covers the inner end portion 104a1 and the flat portion 104a2 of the first portion 104a. By locating the side surface 105a on the flat portion 104a2, the plating layer 105 can be formed more stably than in the case where the side surface 105a is positioned on the inner end portion 104a1 having a relatively large variation in thickness.
  • the mold layer 106 is a resin layer that covers at least a part of the insulating film 104. In this form, the mold layer 106 also covers a part of the first main surface 101a.
  • the mold layer 106 is located on the outer peripheral portion of the semiconductor layer 101 on the first main surface 101a side.
  • the outer peripheral portion of the semiconductor layer 101 (first main surface 101a) may be referred to as the peripheral portion of the semiconductor layer 101 (first main surface 101a).
  • the mold layer 106 is a rectangular ring along the outer peripheral portion of the semiconductor layer 101.
  • the mold layer 106 is also located between the gate pad (plating layer 105 on the first electrode layer 102g) and the source pad (plating layer 105 on the first electrode layer 102s). That is, the mold layer 106 is formed only on the first main surface 101a of the semiconductor layer 101, and exposes the second main surface 101b and the side surface of the semiconductor layer 101.
  • the inner surface of the mold layer 106 is in direct contact with the side surface 105a of the plating layer 105.
  • the inner surface of the mold layer 106 includes an inner surface on the side of the first electrode layer 102g (first inner surface) and an inner surface on the side of the first electrode layer 102s (second inner surface).
  • the mold layer 106 is formed of, for example, a thermosetting resin (epoxy resin).
  • the mold layer 106 may be formed of an epoxy resin containing carbon, glass fiber and the like.
  • the thickness t3 of the mold layer 106 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
  • the thickness t3 of the mold layer 106 may be 100 ⁇ m or more and 200 ⁇ m or less.
  • the upper surface of the mold layer 106 and the upper surface of the plating layer 105 are flush with each other or substantially flush with each other.
  • the source pad may have an area of 50% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the source pad may have an area of 70% or more of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the gate pad may have an area of 20% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the gate pad may have an area of 10% or less of the area of the semiconductor substrate 101c (first main surface 101a) in a plan view.
  • the source pad is arranged in a region including the center position of the semiconductor substrate 101c in a plan view.
  • the gate pad is arranged in an area avoiding the source pad.
  • the gate pad may be arranged in a region including the center position of the semiconductor substrate 101c in a plan view, and the source pad may be arranged so as to surround the periphery of the gate pad.
  • FIG. 3 is a view showing a detailed configuration of an outer peripheral portion of the semiconductor device 100 (a cross-sectional view showing the details of region III in FIG. 2).
  • the gate finger 102a and the outer peripheral source contact 102b are also shown.
  • the insulating film 104 includes a first insulating film 104c located on the first electrode layer 102s and a second insulating film 104d located on the first insulating film 104c.
  • the first insulating film 104c is an inorganic film formed of silicon nitride, silicon oxide, or the like.
  • the second insulating film 104d is an organic film formed of polyimide, PBO, or the like.
  • the insulating film 104 includes a third insulating film 104e located below the outer peripheral source contact 102b. More specifically, the third insulating film 104e is located between the outer peripheral source contact 102b and the semiconductor layer 101.
  • the third insulating film 104e is an inorganic film formed of silicon nitride, silicon oxide, or the like.
  • such an insulating film 104 is provided to suppress the invasion of water into the end portion of the first electrode layer 102s and the occurrence of ion migration.
  • a durability test in a high temperature and high humidity environment or a reliability test such as a temperature cycle test is performed, the insulating film 104 deteriorates, moisture invades from the deteriorated part, or ion migration occurs at the deteriorated part. May occur. That is, the deterioration of the insulating film 104 may cause a failure of the semiconductor device.
  • the insulating film 104 is further covered with the mold layer 106. As a result, deterioration of the insulating film 104 is suppressed, and the reliability of the semiconductor device 100 is improved.
  • the end portion of the first electrode layer 102s, the gate finger 102a, and the outer peripheral source contact 102b are basically covered with the first insulating film 104c, but in the example of FIG. 3, the end portion of the first electrode layer 102s , The gate finger 102a, and the outer peripheral source contact 102b are covered with the second insulating film 104d, and the first insulating film 104c is omitted. With such a configuration, the stress is relaxed.
  • FIG. 4 is a diagram showing a detailed configuration of the semiconductor layer 101.
  • the semiconductor layer 101 is not shaded to represent a cross section from the viewpoint of easy viewing of the drawing.
  • the semiconductor layer 101 specifically includes a semiconductor substrate 101c and an epitaxial layer 101d.
  • the semiconductor device 100 shown in FIG. 4 is an example of a switching device and includes a vertical transistor 2.
  • the vertical transistor 2 is, for example, a vertical MISFET.
  • the semiconductor device 100 includes a semiconductor layer 101, a gate electrode 20, a source electrode 30, and a drain electrode 40.
  • the drain electrode 40 corresponds to the second electrode layer 103.
  • the semiconductor layer 101 includes a semiconductor layer 101 containing SiC (silicon carbide) as a main component.
  • the semiconductor layer 101 is an n-type SiC semiconductor layer containing a SiC single crystal.
  • the SiC single crystal is, for example, a 4H-SiC single crystal.
  • the 4H-SiC single crystal has an off angle inclined within 10 ° with respect to the [11-20] direction from the (0001) plane.
  • the off angle may be 0 ° or more and 4 ° or less.
  • the off angle may be greater than 0 ° and less than 4 °.
  • the off angle is set, for example, in the range of 2 ° or 4 °, 2 ° ⁇ 0.2 ° or 4 ° ⁇ 0.4 °.
  • the semiconductor layer 101 is formed in the shape of a rectangular parallelepiped chip.
  • the semiconductor layer 101 has a first main surface 101a and a second main surface 101b.
  • the semiconductor layer 101 has a semiconductor substrate 101c and an epitaxial layer 101d.
  • the semiconductor substrate 101c contains a SiC single crystal.
  • the lower surface of the semiconductor substrate 101c is the second main surface 101b.
  • the second main surface 101b is a carbon surface (000-1) surface on which the carbon of the SiC crystal is exposed.
  • the epitaxial layer 101d is an n- type SiC semiconductor layer laminated on the upper surface of the semiconductor substrate 101c and containing a SiC single crystal.
  • the upper surface of the epitaxial layer 101d is the first main surface 101a.
  • the first main surface 101a is a silicon surface (0001) surface on which the silicon of the SiC crystal is exposed.
  • a drain electrode 40 is connected to the second main surface 101b of the semiconductor layer 101.
  • the semiconductor substrate 101c is provided as an n + type drain region.
  • the epitaxial layer 101d is provided as an n- type drain drift region.
  • the concentration of n-type impurities in the semiconductor substrate 101c is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the n-type impurity concentration of the epitaxial layer 101d is lower than the n-type impurity concentration of the semiconductor substrate 101c, for example, 1.0 ⁇ 10 15 cm -3 or more and 1.0 ⁇ 10 17 cm -3 or less.
  • impurity concentration means the peak value of the impurity concentration.
  • the epitaxial layer 101d of the semiconductor layer 101 includes a deep well region 15, a body region 16, a source region 17, and a contact region 18.
  • the deep well region 15 is formed in the semiconductor layer 101 along the source trench 32.
  • the deep well region 15 is also referred to as a pressure resistance holding region.
  • the deep well region 15 is a p - type semiconductor region.
  • the p-type impurity concentration in the deep well region 15 is, for example, 1.0 ⁇ 10 17 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
  • the p-type impurity concentration in the deep well region 15 is higher than, for example, the n-type impurity concentration in the epitaxial layer 101d.
  • the deep well region 15 includes a side wall portion 15a along the side wall 32a of the source trench 32 and a bottom wall portion 15b along the bottom wall 32b of the source trench 32.
  • the thickness of the bottom wall portion 15b (length in the z-axis direction) is, for example, greater than or equal to the thickness of the side wall portion 15a (length in the x-axis direction). At least a part of the bottom wall portion 15b may be located in the semiconductor substrate 101c.
  • the body region 16 is a p- type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
  • the body region 16 is provided between the gate trench 22 and the source trench 32 in a plan view.
  • the body region 16 is provided in a strip shape extending along the y-axis direction in a plan view.
  • the body region 16 is connected to the deep well region 15.
  • the p-type impurity concentration in the body region 16 is, for example, 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 19 cm -3 or less.
  • the p-type impurity concentration in the body region 16 may be equal to the impurity region in the deep well region 15.
  • the p-type impurity concentration in the body region 16 may be higher than the p-type impurity concentration in the deep well region 15.
  • the source region 17 is an n + type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
  • the source region 17 is a part of the body region 16.
  • the source region 17 is provided in a region along the gate trench 22.
  • the source region 17 is in contact with the gate insulating layer 23.
  • the source region 17 is provided in a strip shape extending along the y-axis direction in a plan view.
  • the width (length in the x-axis direction) of the source region 17 is, for example, 0.2 ⁇ m or more and 0.6 ⁇ m or less. As an example, the width of the source region 17 may be about 0.4 ⁇ m.
  • the concentration of n-type impurities in the source region 17 is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • the contact region 18 is a p + type semiconductor region provided on the surface layer portion of the first main surface 101a of the semiconductor layer 101.
  • the contact region 18 may be considered to be a part (high concentration portion) of the body region 16.
  • the contact region 18 is provided in a region along the source trench 32.
  • the contact region 18 is in contact with the barrier cambium 33. Further, the contact area 18 is connected to the source area 17.
  • the contact region 18 is provided in a strip shape extending along the y-axis direction in a plan view.
  • the width (length in the x-axis direction) of the contact region 18 is, for example, 0.1 ⁇ m or more and 0.4 ⁇ m or less. As an example, the width of the contact region 18 may be about 0.2 ⁇ m.
  • the p-type impurity concentration in the contact region 18 is, for example, 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 21 cm -3 or less.
  • a plurality of trench gate structures 21 and a plurality of trench source structures 31 are provided on the first main surface 101a of the semiconductor layer 101.
  • the trench gate structure 21 and the trench source structure 31 are alternately and repeatedly provided one by one along the x-axis direction. In FIG. 4, only the range in which one trench gate structure 21 is sandwiched between two trench source structures 31 is shown.
  • Both the trench gate structure 21 and the trench source structure 31 are provided in a strip shape extending along the y-axis direction.
  • the x-axis direction is the [11-20] direction and the y-axis direction is the [1-100] direction.
  • the x-axis direction may be the [1-100] direction ([-1100] direction).
  • the y-axis direction may be the [11-20] direction.
  • the trench gate structure 21 and the trench source structure 31 are arranged alternately along the x-axis direction to form a striped structure in a plan view.
  • the distance between the trench gate structure 21 and the trench source structure 31 is, for example, 0.3 ⁇ m or more and 1.0 ⁇ m or less.
  • the trench gate structure 21 includes a gate trench 22, a gate insulating layer 23, and a gate electrode 20.
  • the gate trench 22 is formed by digging the first main surface 101a of the semiconductor layer 101 toward the second main surface 101b.
  • the gate trench 22 has a rectangular cross-sectional shape in the xz cross section, and is an elongated groove-shaped recess extending along the y-axis direction.
  • the gate trench 22 has a length on the order of millimeters in the longitudinal direction (y-axis direction).
  • the gate trench 22 has a length of, for example, 1 mm or more and 10 mm or less.
  • the length of the gate trench 22 may be 2 mm or more and 5 mm or less.
  • the total length of one or more gate trenches 22 per unit area may be 0.5 ⁇ m / ⁇ m2 or more and 0.75 ⁇ m / ⁇ m2 or less.
  • the gate insulating layer 23 is provided in a film shape along the side wall 22a and the bottom wall 22b of the gate trench 22.
  • the gate insulating layer 23 partitions a concave space inside the gate trench 22.
  • the gate insulating layer 23 contains, for example, silicon oxide.
  • the gate insulating layer 23 may contain at least one of impurity-free silicon, silicon nitride, aluminum oxide, aluminum nitride or aluminum oxynitride.
  • the thickness of the gate insulating layer 23 is, for example, 0.01 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the gate insulating layer 23 may be uniform or may vary depending on the portion.
  • the gate insulating layer 23 includes a side wall portion 23a along the side wall 22a of the gate trench 22 and a bottom wall portion 23b along the bottom wall 22b of the gate trench 22.
  • the thickness of the bottom wall portion 23b may be thicker than the thickness of the side wall portion 23a.
  • the thickness of the bottom wall portion 23b is, for example, 0.01 ⁇ m or more and 0.2 ⁇ m or less.
  • the thickness of the side wall portion 23a is, for example, 0.05 ⁇ m or more and 0.5 ⁇ m or less.
  • the gate insulating layer 23 may include an upper surface portion provided on the upper surface of the source region 17 outside the gate trench 22. The thickness of the upper surface portion may be thicker than the thickness of the side wall portion 23a.
  • the gate electrode 20 is an example of a control electrode of the vertical transistor 2.
  • the gate electrode 20 is embedded in the gate trench 22.
  • a gate insulating layer 23 is provided between the gate electrode 20 and the side wall 22a and the bottom wall 22b of the gate trench 22. That is, the gate electrode 20 is embedded in the concave space partitioned by the gate insulating layer 23.
  • the gate electrode 20 is, for example, a conductive layer containing conductive polysilicon.
  • the gate electrode 20 may contain at least one of a metal such as titanium, nickel, copper, aluminum, silver, gold and tungsten, or a conductive metal nitride such as titanium nitride.
  • the aspect ratio of the trench gate structure 21 is defined by the ratio of the depth (length in the z-axis direction) of the trench gate structure 21 to the width (length in the x-axis direction) of the trench gate structure 21.
  • the aspect ratio of the trench gate structure 21 is, for example, the same as the aspect ratio of the gate trench 22.
  • the aspect ratio of the trench gate structure 21 is, for example, 0.25 or more and 15.0 or less.
  • the width of the trench gate structure 21 is, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less. As an example, the width of the trench gate structure 21 may be about 0.4 ⁇ m.
  • the depth of the trench gate structure 21 is, for example, 0.5 ⁇ m or more and 3.0 ⁇ m or less. As an example, the depth of the trench gate structure 21 may be about 1.0 ⁇ m.
  • the trench source structure 31 includes a deep well region 15, a source trench 32, a barrier cambium 33, and a source electrode 30.
  • the source trench 32 is formed by digging the first main surface 101a of the semiconductor layer 101 toward the second main surface 101b.
  • the source trench 32 has a rectangular cross-sectional shape in the xz cross section, and is an elongated groove-shaped recess extending along the y-axis direction.
  • the source trench 32 is deeper than, for example, the gate trench 22. That is, the bottom wall 32b of the source trench 32 is located closer to the second main surface 101b than the bottom wall 22b of the gate trench 22.
  • the barrier forming layer 33 is provided in a film shape along the side wall 32a and the bottom wall 32b of the source trench 32.
  • the barrier cambium 33 partitions a concave space inside the source trench 32.
  • the barrier forming layer 33 is formed by using a material different from that of the source electrode 30.
  • the barrier cambium 33 has a higher potential barrier than the potential barrier between the source electrode 30 and the deep well region 15.
  • the barrier forming layer 33 is an insulating barrier forming layer.
  • the barrier cambium 33 contains at least one of impurity-free silicon, silicon oxide, silicon nitride, aluminum oxide, aluminum nitride or aluminum oxynitride.
  • the barrier forming layer 33 may be formed by using the same material as the gate insulating layer 23. In this case, the barrier forming layer 33 may have the same film thickness as the gate insulating layer 23.
  • the barrier forming layer 33 and the gate insulating layer 23 are formed by using silicon oxide, they can be formed at the same time by a thermal oxidation treatment method.
  • the barrier forming layer 33 may be a conductive barrier forming layer.
  • the barrier cambium 33 contains at least one of conductive polysilicon, tungsten, platinum, nickel, cobalt or molybdenum.
  • the source electrode 30 is embedded in the source trench 32.
  • a barrier forming layer 33 is provided between the source electrode 30 and the side wall 32a and the bottom wall 32b of the source trench 32. That is, the source electrode 30 is embedded in the concave space partitioned by the barrier forming layer 33.
  • the source electrode 30 is, for example, a conductive layer containing conductive polysilicon.
  • the source electrode 30 may be n-type polysilicon to which n-type impurities are added, or p-type polysilicon to which p-type impurities are added.
  • the source electrode 30 may contain at least one of a metal such as titanium, nickel, copper, aluminum, silver, gold and tungsten, or a conductive metal nitride such as titanium nitride.
  • the source electrode 30 may be formed by using the same material as the gate electrode 20. In this case, the source electrode 30 and the gate electrode 20 can be formed in the same process.
  • the aspect ratio of the trench source structure 31 is defined by the ratio of the depth (length in the z-axis direction) of the trench source structure 31 to the width (length in the x-axis direction) of the trench source structure 31.
  • the width of the trench source structure 31 is, for example, the sum of the width of the source trench 32 and the width of the side wall portion 15a of the deep well region 15 located on both sides of the source trench 32.
  • the width of the trench source structure 31 is, for example, 0.6 ⁇ m or more and 2.4 ⁇ m or less.
  • the width of the trench source structure 31 may be about 0.8 ⁇ m.
  • the depth of the trench source structure 31 is the sum of the depth of the source trench 32 and the thickness of the bottom wall portion 15b of the deep well region 15.
  • the depth of the trench source structure 31 is, for example, 1.5 ⁇ m or more and 11 ⁇ m or less.
  • the depth of the trench source structure 31 may be about 2.5 ⁇ m.
  • the aspect ratio of the trench source structure 31 is larger than the aspect ratio of the trench gate structure 21.
  • the aspect ratio of the trench source structure 31 is 1.5 or more and 4.0 or less.
  • the drain electrode 40 corresponds to the second electrode layer 103.
  • the drain electrode 40 may contain at least one of titanium, nickel, copper, aluminum, gold or silver.
  • the drain electrode 40 may have a four-layer structure including a Ti layer, a Ni layer, an Au layer, and an Ag layer that are laminated in order from the second main surface 101b of the semiconductor layer 101.
  • the drain electrode 40 may have a four-layer structure including a Ti layer, an AlCu layer, a Ni layer, and an Au layer, which are laminated in order from the second main surface 101b of the semiconductor layer 101.
  • the AlCu layer is an alloy layer of aluminum and copper.
  • the drain electrode 40 may have a four-layer structure including a Ti layer, an AlSiCu layer, a Ni layer, and an Au layer, which are laminated in order from the second main surface 101b of the semiconductor layer 101.
  • the AlSiCu layer is an alloy layer of aluminum, silicon and copper.
  • the drain electrode 40 may include a single-layer structure composed of a TiN layer or a laminated structure including a Ti layer and a TiN layer instead of the Ti layer.
  • the semiconductor device 100 configured as described above can switch between an on state in which the drain current flows and an off state in which the drain current does not flow, according to the gate voltage applied to the gate electrode 20 of the vertical transistor 2. ..
  • the gate voltage is, for example, a voltage of 10 V or more and 50 V or less. As an example, the gate voltage may be 30V.
  • the source voltage applied to the source electrode 30 is a reference voltage such as a ground voltage (0V).
  • the drain voltage applied to the drain electrode 40 is a voltage having a magnitude greater than or equal to the source voltage.
  • the drain voltage is, for example, a voltage having a magnitude of 0 V or more and 10000 V or less.
  • the drain voltage may be a voltage having a magnitude of 1000 V or more.
  • a gate voltage is applied to the gate electrode 20 , a channel is formed in a portion of the p- shaped body region 16 in contact with the gate insulating layer 23.
  • a current path is formed from the source electrode 30 through the contact region 18, the source region 17, the channel of the body region 16, the epitaxial layer 101d, and the semiconductor substrate 101c in this order to reach the drain electrode 40.
  • the drain electrode 40 Since the drain electrode 40 has a higher potential than the source electrode 30, the drain current passes from the drain electrode 40 through the semiconductor substrate 101c, the epitaxial layer 101d, the channel of the body region 16, the source region 17, and the contact region 18 in this order. It flows to the electrode 30. In this way, the drain current flows along the thickness direction of the semiconductor device 100.
  • a pn junction is formed between the p- type deep well region 15 and the n -type epitaxial layer 101d.
  • the source voltage is applied to the p- type deep well region 15 via the source electrode 30, and the n - type epitaxial layer 101d is applied to the n-type epitaxial layer 101d via the drain electrode 40 from the source voltage.
  • a large drain voltage is applied.
  • a reverse bias voltage is applied to the pn junction between the deep well region 15 and the epitaxial layer 101d. Since the n-type impurity concentration of the epitaxial layer 101d is lower than the p-type impurity concentration of the deep well region 15, the depletion layer spreads from the interface between the deep well region 15 and the epitaxial layer 101d toward the drain electrode 40. Thereby, the withstand voltage of the vertical transistor 2 can be increased.
  • the source electrode 30 is electrically connected to the first electrode layer 102s provided on the source electrode 30.
  • the gate electrode 20 is insulated from the first electrode layer 102s by the insulating layer 61, and is provided via a gate finger (for example, the gate finger 102a in FIG. 3) provided above the outer peripheral portion of the semiconductor layer 101. It is electrically connected to 102 g of the first electrode layer.
  • the insulating layer 61 contains, for example, silicon oxide or silicon nitride as a main component.
  • FIG. 5A to 5F are cross-sectional views showing a method of manufacturing the semiconductor device 100.
  • the semiconductor layer 101 is formed, and the first electrode layer 102 is formed on the first main surface 101a of the semiconductor layer 101.
  • various existing methods are used.
  • the first electrode layer 102 is formed by, for example, a sputtering method, a vapor deposition method, or the like.
  • the insulating film 104 is formed through, for example, a coating step and an exposure development step.
  • the coating step the liquid photosensitive resin material that is the source of the insulating film 104 is coated on the first electrode layer 102 by the spin coating method.
  • the exposure development step after the photosensitive resin material is cured by exposure, unnecessary portions of the photosensitive resin material are removed by an ashing method, a wet etching method, or the like. As a result, the insulating film 104 is formed.
  • the plating layer 105 is formed on the first electrode layer 102.
  • the plating layer 105 is formed on the first electrode layer 102 by, for example, an electrolytic plating method or an electroless plating method.
  • the plating layer 105 is selectively formed on at least a part of the portion of the first electrode layer 102 that is not covered with the insulating film 104.
  • the liquid resin material 106a (for example, a thermosetting resin) that is the source of the mold layer 106 is applied or printed on the entire surface of the semiconductor layer 101 on the first main surface 101a side.
  • the insulating film 104 and the plating layer 105 are covered with the resin material 106a.
  • the resin material 106a also penetrates between the plating layer 105 on the first electrode layer 102g and the plating layer 105 on the first electrode layer 102s.
  • the coated or printed resin material 106a is cured by heating, for example.
  • the upper surface (surface) of the resin material 106a is ground until the plating layer 105 is exposed.
  • the upper surface (surface) of the plating layer 105 and the upper surface (surface) of the mold layer 106 are flush with each other. That is, the upper surface (surface) of the plating layer 105 and the upper surface (surface) of the mold layer 106 are ground surfaces that are continuous with each other.
  • the second electrode layer 103 is formed on the second main surface 101b of the semiconductor layer 101.
  • the second electrode layer 103 is formed by, for example, a sputtering method, a vapor deposition method, or the like.
  • the wafer is fragmented by cutting the wafer along the scribe line SL with a dicing blade.
  • the dicing blade cuts the semiconductor layer 101 and the mold layer 106 at the same time.
  • the side surface of the semiconductor layer 101 and the side surface of the mold layer 106 are flush with each other. That is, the side surface of the semiconductor layer 101 and the side surface of the mold layer 106 are ground surfaces that are continuous with each other.
  • the semiconductor device 100 as shown in FIG. 2 is obtained.
  • the second electrode layer 103 may be formed on the second main surface 101b of the semiconductor layer 101 at the stage of FIG. 5A.
  • the lower surface of the second electrode layer 103, the upper surface of the plating layer 105, the side surface of the plating layer 105, and the upper surface of the mold layer 106 constitute the outer surface of the semiconductor device 100 (chip).
  • FIG. 6 is a plan view of the semiconductor device shown in FIG.
  • FIG. 7 is a cross-sectional view of the semiconductor device shown in FIG. 8 (cross-sectional view taken along the line VII-VII of FIG. 6).
  • the semiconductor device 200 shown in FIG. 8 is a semiconductor chip that functions as a vertical Schottky barrier diode by utilizing the Schottky barrier generated by the bonding of the semiconductor layer 201 and the first electrode layer 202.
  • the semiconductor device 200 is, for example, a power semiconductor device used for supplying and controlling electric power.
  • the semiconductor device 200 includes a semiconductor layer 201, a first electrode layer 202, a second electrode layer 203, an insulating film 204, a plating layer 205, and a mold layer 206.
  • the semiconductor layer 201 is a SiC semiconductor layer containing a SiC (silicon carbide) single crystal as an example of a wide bandgap semiconductor.
  • the entire semiconductor layer 201 corresponds to a semiconductor substrate (for example, the semiconductor substrate 101c).
  • the conductive type of the semiconductor layer 201 is, for example, an n type.
  • the semiconductor layer 201 is formed in a rectangular plate shape in a plan view.
  • the length of one side of the semiconductor layer 201 is, for example, 1 mm or more and 10 mm or less, but may be 2 mm or more and 5 mm or less.
  • the semiconductor layer 201 has a first main surface 201a and a second main surface 201b that faces the first main surface 201a.
  • the thickness t4 of the semiconductor layer 201 is, for example, 100 ⁇ m or more and 350 ⁇ m or less.
  • the thickness t4 of the semiconductor layer 201 is preferably 200 ⁇ m or less.
  • the semiconductor layer 201 is not limited to the SiC semiconductor layer, and may be a semiconductor layer made of another wide bandgap semiconductor such as GaN, or may be a Si semiconductor layer.
  • the semiconductor layer 201 may have a laminated structure including the above-mentioned semiconductor substrate 101c and the above-mentioned epitaxial layer 101d.
  • the first electrode layer 202 is formed on the first main surface 201a.
  • the first electrode layer 202 functions as an anode of the Schottky barrier diode.
  • the first electrode layer 202 is formed of, for example, aluminum.
  • the first electrode layer 202 may be formed of other materials such as titanium, nickel, copper, silver, gold, titanium nitride, and tungsten.
  • the second electrode layer 203 is formed on the second main surface 201b.
  • the second electrode layer 203 functions as a cathode of the Schottky barrier diode.
  • the second electrode layer 203 is formed of, for example, a laminated film of titanium, nickel, and gold.
  • the second electrode layer 203 may be formed of other materials such as aluminum, copper, silver, titanium nitride, and tungsten.
  • the insulating film 204 covers the entire circumference of the outer peripheral portion of the first electrode layer 202 (that is, both ends in the X-axis direction and both ends in the Y-axis direction).
  • the insulating film 204 includes a first portion 204a and a second portion 204b.
  • the first portion 204a rides on the first electrode layer 202. More specifically, the first portion 204a rides on the peripheral edge portion of the first electrode layer 202.
  • the second portion 204b is located outside the first portion 204a and covers a region other than the first electrode layer 202. That is, the second portion 204b does not ride on the first electrode layer 202.
  • the first portion 204a further includes an inner end portion 204a1 and a flat portion 204a2.
  • the inner end portion 204a1 is an end portion of a portion of the first portion 204a located on the inner side of the semiconductor layer 201 in a plan view.
  • the inner end portion 204a1 is obliquely inclined downward toward the inner portion of the first electrode layer 202 in a cross-sectional view.
  • the flat portion 104a2 is located on the outer side of the inner end portion 204a1 (peripheral side of the semiconductor layer 101) and has a substantially uniform thickness.
  • the insulating film 204 is, for example, an organic film containing a photosensitive resin.
  • the insulating film 204 is formed of, for example, polyimide, PBO (polybenzoxazole), or the like.
  • the insulating film 204 may be an inorganic film formed of silicon nitride, silicon oxide, or the like.
  • the insulating film 204 may have a single-layer structure or may have a laminated structure in which a plurality of types of materials are laminated.
  • the insulating film 204 may include both an organic film and an inorganic film.
  • the insulating film 204 preferably includes an inorganic film and an organic film laminated in this order from the first main surface 201a side.
  • the thickness of the insulating film 204 is about 10 ⁇ m at the maximum.
  • the plating layer 205 is a metal layer that covers at least a part of the first electrode layer 202.
  • the plating layer 205 covers at least a part of the first electrode layer 202 other than the end portion (that is, the portion covered with the insulating film 204).
  • the plating layer 205 is surrounded by the mold layer 206.
  • the plating layer 205 formed on the first electrode layer 202 functions as a pad having a rectangular shape in a plan view.
  • the pad is a portion to which the bonding wire is bonded when the semiconductor device 200 is packaged.
  • the plating layer 205 also functions as a support member for the mold layer 206.
  • the plating layer 205 is formed of, for example, a material different from that of the first electrode layer 202.
  • the plating layer 205 is formed of, for example, copper or a copper alloy containing copper as a main component.
  • the plating layer 205 may be formed of another metal material.
  • the thickness t5 of the plating layer 205 is larger than the thickness of the insulating film 204. More specifically, the thickness t5 of the plating layer 205 is larger than the maximum thickness of the insulating film 204 located on the first electrode layer 202. As a result, the top of the plating layer 205 is higher than the top of the insulating film 204.
  • the thickness t5 of the plating layer 205 is, for example, 30 ⁇ m or more and 100 ⁇ m or less.
  • the thickness t5 of the plating layer 205 may be 100 ⁇ m or more and 200 ⁇ m or less.
  • the side surface 205a of the plating layer 205 extends vertically or substantially vertically.
  • the side surface 205a does not necessarily have to extend linearly in a cross-sectional view and may include curves and irregularities.
  • the side surface 205a is located in a region where both the first electrode layer 202 and the insulating film 204 overlap each other. More specifically, the side surface 205a is located on the flat portion 204a2 of the insulating film 204. That is, the plating layer 205 covers the inner end portion 204a1 and the flat portion 204a2 of the first portion 204a. By locating the side surface 205a on the flat portion 204a2, the plating layer 205 can be formed more stably than in the case where the side surface 205a is positioned on the inner end portion 204a1 having a relatively large variation in thickness.
  • the mold layer 206 is a resin layer that covers a part of the insulating film 204. In this form, the mold layer 206 also covers a part of the first main surface 201a.
  • the mold layer 206 is located on the outer peripheral portion of the semiconductor layer 201 on the first main surface 201a side. In a plan view, the mold layer 206 is a rectangular ring along the outer peripheral portion of the semiconductor layer 201.
  • the inner surface of the mold layer 206 is in direct contact with the side surface 205a of the plating layer 205.
  • the mold layer 206 is formed only on the first main surface 201a of the semiconductor layer 201, and exposes the second main surface 201b and the side surface of the semiconductor layer 201.
  • the mold layer 206 is formed of, for example, a thermosetting resin (epoxy resin).
  • the mold layer 106 may be formed of an epoxy resin containing carbon, glass fiber and the like.
  • the thickness t6 of the mold layer 206 is, for example, 30 ⁇ m or more and 100 ⁇ m or less, but may be 100 ⁇ m or more and 200 ⁇ m or less.
  • the upper surface of the mold layer 206 and the upper surface of the plating layer 205 are flush with each other or substantially flush with each other.
  • FIG. 8 is a view showing a detailed configuration of an outer peripheral portion of the semiconductor device 200 (a cross-sectional view showing the details of region VIII of FIG. 7).
  • the end of the first electrode layer 202 is covered with the insulating film 204.
  • the insulating film 204 is provided under the first insulating film 204c located on the first electrode layer 202, the second insulating film 204d located on the first insulating film 204c, and the first electrode layer 202.
  • the first insulating film 204c is an inorganic film formed of silicon nitride, silicon oxide, or the like.
  • the second insulating film 204d is an organic film formed of polyimide, PBO, or the like.
  • the third insulating film 204e is an inorganic film formed of silicon nitride, silicon oxide, or the like.
  • such an insulating film 204 is provided to suppress the invasion of moisture into the end of the first electrode layer 202 and the occurrence of ion migration.
  • a durability test in a high temperature and high humidity environment or a reliability test such as a temperature cycle test is performed, the insulating film 204 deteriorates, moisture invades from the deteriorated part, and ion migration occurs at the deteriorated part. May occur. That is, the deterioration of the insulating film 204 may cause a failure of the semiconductor device.
  • the insulating film 204 is further covered with the mold layer 206. As a result, deterioration of the insulating film 204 is suppressed, and the reliability of the semiconductor device 200 is improved. As shown in FIG. 8, the outermost end of the first electrode layer 202 is covered with the second insulating film 204d, and the first insulating film 204c is omitted. With such a configuration, the stress is relaxed. Since the manufacturing method of the semiconductor device 200 is the same as the manufacturing method of the semiconductor device 100, detailed description of the manufacturing method of the semiconductor device 200 is omitted.
  • FIG. 10 is a diagram showing the internal structure of the semiconductor package 300 shown in FIG. 9 when viewed from the side opposite to that of FIG.
  • the semiconductor package 300 is a so-called TO (Transistor Outline) type semiconductor package.
  • the semiconductor package 300 includes a package body 301, terminals 302d, terminals 302g, terminals 302s, bonding wires 303g, bonding wires 303s, and a semiconductor device 100.
  • the package body 301 has a rectangular parallelepiped shape, and terminals 302d, 302g, and 302s project from the bottom of the package body 301. Further, the package main body 301 incorporates the semiconductor device 100. In other words, the package body 301 is a sealing body that seals the semiconductor device 100.
  • the package body 301 is formed of, for example, an epoxy resin.
  • the package body 301 may be formed of an epoxy resin containing carbon, glass fiber and the like.
  • Each of the terminal 302d, the terminal 302g, and the terminal 302s protrudes from the bottom of the package body 301 and is arranged side by side in a row.
  • the terminal 302d, the terminal 302g, and the terminal 302s are each formed of, for example, aluminum.
  • the terminals 302d, 302g, and 302s may each be formed of another metal material such as copper.
  • the gate pad (plating layer 105 on the first electrode layer 102g) included in the semiconductor device 100 is electrically connected to the terminal 302g by the bonding wire 303g.
  • the source pad (plating layer 105 on the first electrode layer 102s) included in the semiconductor device 100 is electrically connected to the terminal 302s by the bonding wire 303s.
  • the drain electrode (second electrode layer 103) included in the semiconductor device 100 is bonded to a wide portion of the terminal 302d located in the package main body 301 by solder, a sintered layer made of silver or copper, or the like.
  • the semiconductor package 300 may include the semiconductor device 200 instead of the semiconductor device 100.
  • the semiconductor package 300 includes two terminals, and inside the package body 301, the anode (first electrode layer 202) included in the semiconductor device 200 is electrically connected to one of the two terminals by a bonding wire or the like.
  • the cathode (second electrode layer 203) is connected to the other of the two terminals, a wide portion located in the package body 401, by solder, a sintered layer made of silver or copper, or the like.
  • the semiconductor package 300 As described above has higher reliability than the case where the general semiconductor device is included.
  • FIG. 11 is a diagram showing another example of the semiconductor package according to the third embodiment.
  • the semiconductor package 400 shown in FIG. 11 is a so-called DIP (Dual In-line Package) type semiconductor package.
  • the semiconductor package 400 includes a package body 401, a plurality of terminals 402, and a semiconductor device 100.
  • the package body 401 has a rectangular parallelepiped shape, and a plurality of terminals 402 project from the package body 401. Further, the package body 401 incorporates the semiconductor device 100. In other words, the package body 401 is a sealing body that seals the semiconductor device 100.
  • the package body 401 is formed of, for example, an epoxy resin containing carbon, glass fiber, and the like.
  • the plurality of terminals 402 are arranged side by side along the long side of the package body 401.
  • the plurality of terminals 402 are each formed of, for example, aluminum.
  • the plurality of terminals 402 may each be formed of another metal material such as copper.
  • the semiconductor package 400 may include a plurality of semiconductor devices 100. That is, the package main body 401 may include a plurality of semiconductor devices 100.
  • the semiconductor package 400 may include the semiconductor device 200 in place of the semiconductor device 100 or in addition to the semiconductor device 100.
  • each of the anode (first electrode layer 202) and the cathode (second electrode layer 203) included in the semiconductor device 200 is electrically connected to the corresponding terminal 402 by a bonding wire or the like. Connected to.
  • the semiconductor package 400 as described above has higher reliability than the case where the general semiconductor device is included.
  • a bonding wire is used for electrical connection between the terminal included in the semiconductor package 300 or the semiconductor package 400 and the semiconductor device 100 (or the semiconductor device 200).
  • the bonding wire is a wire made of aluminum
  • FIG. 12 is a cross-sectional view of a semiconductor device 100 having a structure in which a nickel layer is formed on a plating layer 105.
  • the bonding wire 303g and the bonding wire 303s are also shown.
  • the nickel layer 107 is an example of a metal layer formed of a metal material different from the metal material forming the plating layer 105. Although not shown, a nickel layer may be formed on the plating layer 205 in the semiconductor device 200 as well.
  • the plating layer 105 may be composed of a first plating layer 1051 made of copper and a second plating layer 1052 made of nickel.
  • FIG. 13 is a cross-sectional view of the semiconductor device 100 including a plating layer having a two-layer structure. This eliminates the need to form an additional nickel layer as in the example of FIG. In the example of FIG. 13, the upper surface of the second plating layer 1052 and the upper surface of the mold layer are flush with each other.
  • a nickel layer is formed on the outermost surface of the plating layer 105, which is a bonding portion with the bonding wire made of aluminum, but the nickel layer is formed on the outermost surface of the plating layer 105.
  • the outermost surface of the plating layer 105 may have a two-layer structure (that is, a NiPd layer) in which a palladium layer is formed on a nickel layer.
  • the outermost surface of the plating layer 105 may have a three-layer structure (for example, a NiPdAu layer) in which another metal layer is formed on the palladium layer.
  • a NiPdAu layer for example, NiPdAu layer
  • Such NiPd layer and NiPdAu layer are not limited to the case where the bonding wire is bonded to the plating layer 105 which functions as the source pad, but also when the external terminals are bonded to the plating layer 105 which functions as the source pad by silver sintering. It is also suitable for.
  • the form of the semiconductor package including the semiconductor device 100 is not limited to the forms such as the semiconductor package 300 and the semiconductor package 400.
  • Semiconductor packages include SOP (Small Outline Package), QFN (Quad Flat Non Lead Package), DFP (Dual Flat Package), QFP (Quad Flat Package), SIP (Single Inline Package), or SOJ (Small Outline J-). leaded Package) may be adopted. Further, various semiconductor packages similar to these may be adopted as the semiconductor package.
  • the semiconductor device 100 includes a semiconductor layer 101, a first electrode layer 102, a second electrode layer 103, a plating layer 105, and a mold layer 106.
  • the semiconductor layer 101 has a first main surface 101a and a second main surface 101b that faces the first main surface 101a.
  • the first electrode layer 102 is formed on the first main surface 101a.
  • the second electrode layer 103 is formed on the second main surface 101b.
  • the insulating film 104 covers the end portion of the first electrode layer 102.
  • the plating layer 105 covers at least a part of the first electrode layer 102 other than the end portion.
  • the mold layer 106 covers the insulating film 104.
  • the semiconductor device 100 since the insulating film 104 covering the end portion of the first electrode layer 102 is further covered with the mold layer 106, deterioration of the insulating film 104 can be suppressed. That is, the semiconductor device 100 is a semiconductor device with improved reliability.
  • the mold layer 106 is an annular shape along the outer peripheral portion of the semiconductor layer 101.
  • the reliability of such a semiconductor device 100 is further improved by covering the outer peripheral portion of the semiconductor layer 101 with the mold layer 106.
  • the surface of the plating layer 105 and the surface of the mold layer 106 are flush with each other.
  • Such a semiconductor device 100 can be manufactured by applying or printing a resin material 106a on the first main surface 101a side of the semiconductor layer 101 and then grinding until the plating layer 105 is exposed.
  • the plating layer 105 and the mold layer 106 are in direct contact with each other.
  • the plating layer 105 can be used as a support for the mold layer 106.
  • the semiconductor layer 101 is formed of SiC.
  • Such a semiconductor device 100 can obtain a relatively high dielectric breakdown electric field strength.
  • the semiconductor device 100 may function as a transistor.
  • the second electrode layer 103 may be the drain electrode of the transistor.
  • the first electrode layer 102 may include the source electrode of the transistor and the gate electrode of the transistor.
  • the gate electrode is insulated from the source electrode.
  • Such a semiconductor device 100 can function as a transistor.
  • the semiconductor device 200 functions as a Schottky barrier diode having the first electrode layer 202 as an anode and the second electrode layer 203 as a cathode.
  • Such a semiconductor device 100 can function as a Schottky barrier diode.
  • the side surface of the semiconductor layer 101 and the side surface of the mold layer 106 are flush with each other.
  • Such a semiconductor device 100 can be manufactured by cutting the semiconductor layer 101 and the mold layer 106 at the same time.
  • a nickel layer 107 formed of a metal material different from the metal material forming the plating layer 105 is formed on the surface of the plating layer 105.
  • the nickel layer 107 is an example of a metal layer.
  • the bonding wires can be easily bonded by forming a nickel layer 107 suitable for bonding the bonding wires on the surface of the plating layer 105.
  • the manufacturing method of the semiconductor device 100 includes the first to fifth steps.
  • the first electrode layer 102 is formed on the first main surface 101a of the semiconductor layer 101.
  • the second electrode layer 103 is formed on the second main surface 101b of the semiconductor layer 101, which faces the first main surface 101a.
  • the insulating film 104 covering the end portion of the first electrode layer 102 is formed.
  • a plating layer 105 that covers at least a part of the first electrode layer 102 other than the end portion is formed.
  • the mold layer 106 covering the insulating film 104 is formed. According to this manufacturing method, the semiconductor device 100 with improved reliability can be manufactured.
  • the step of forming the mold layer 106 that covers the insulating film 104 is a step of forming the mold layer 106 so as to cover the plating layer 105, and a step of forming the mold layer 106 so that the plating layer 105 is exposed. Includes the process of grinding the surface.
  • the semiconductor device 100 can be manufactured by grinding the surface of the mold layer 106 until the plating layer 105 is exposed.
  • FIG. 14 is a plan view of a semiconductor device according to a modification having such a structure.
  • the semiconductor device 100a includes a gate pad 105 g (a plating layer 105 that functions as a gate pad; the same applies hereinafter), a source pad 105s, a current sense pad 105c (pad electrode), and a current sense pad 105c (pad electrode). Includes a pair of temperature sensing pads 105t (pad electrodes).
  • the semiconductor device 100a includes a first electrode layer 102s having a plurality of separated portions separated from each other.
  • the current sense pad 105c is a plating layer connected to a portion (separated portion) of the first electrode layer 102s included in the semiconductor device 100a.
  • the semiconductor device 100a includes a diode (temperature sensitive diode) provided on the first main surface 101a of the semiconductor layer 101.
  • One of the pair of temperature sensing pads 105t is a plating layer electrically connected to the anode of the diode (temperature sensitive diode) included in the semiconductor device 100a.
  • the other of the pair of temperature sensing pads 105t is a plating layer that is electrically connected to the cathode of the diode (temperature sensitive diode).
  • the temperature of the semiconductor device 100a can be detected by the magnitude of the voltage between the pair of temperature sensing pads 105t.
  • the present invention can also be realized as a semiconductor device 100a including a current sense pad 105c and a pair of temperature sense pads 105t.
  • the present invention may be realized as a semiconductor device including at least one of a current sense pad 105c and a pair of temperature sense pads 105t.
  • 15A to 15C are cross-sectional views for explaining a dicing step according to a modified example having such a two-step dicing step.
  • the first dicing blade DB1 having the first width w1 cuts the entire mold layer 106 and a part of the semiconductor layer 101.
  • the entire semiconductor substrate 101c is covered by the second dicing blade DB2 having the same rotation axis as the first dicing blade DB1 and having a second width w2 smaller than the first width w1. Be disconnected.
  • the side surface of the mold layer 106 is located inside the side surface of the semiconductor layer 101, and the boundary portion between the mold layer 106 and the semiconductor layer 101 is located. It has a step in the vicinity.
  • Dicing may be performed by turning the wafer upside down. That is, dicing may be performed with the back surface (carbon surface) of the semiconductor substrate 101c on the upper side.
  • the rotation direction of the dicing blade is preferably the direction of cutting from the carbon surface toward the silicon surface.
  • 16A to 16C are cross-sectional views for explaining a dicing step according to another modification having such a two-step dicing step.
  • the entire semiconductor layer 101 and a part of the mold layer 106 are cut by the first dicing blade DB1 having the first width w1.
  • the entire mold layer 106 is formed by the second dicing blade DB2 having the same rotation axis as the first dicing blade DB1 and having a second width w2 smaller than the first width w1. Be disconnected.
  • the side surface of the semiconductor layer 101 is located inside the side surface of the mold layer 106c, and the boundary portion between the mold layer 106 and the semiconductor layer 101 is located. It has a step in the vicinity.
  • the two-step dicing step shown in FIGS. 15A to 15C and the two-step dicing step shown in FIGS. 16A to 16C are not only a semiconductor device that functions as a transistor but also a semiconductor device that functions as a Schottky barrier diode. It is also applicable to.
  • the present invention is not limited to the above embodiment.
  • all the numbers used in the description in the above-described embodiment are exemplified for concrete explanation of the present invention, and the present invention is not limited to the illustrated numbers.
  • each layer of the laminated structure included in the semiconductor device is within a range in which the same functions as those of the laminated structure of the above-described embodiment can be realized.
  • Other materials may be included.
  • the corners and sides of each component are shown linearly, but the present invention also includes those having rounded corners and sides due to manufacturing reasons and the like.
  • the present invention also includes a semiconductor device having a structure in which the conductive type described in the above embodiment is reversed.
  • the present invention is not limited to these embodiments. As long as it does not deviate from the gist of the present invention, a form in which various modifications that can be conceived by those skilled in the art are applied to the embodiment and a form constructed by combining components in different embodiments are also included in the scope of the present invention. Is done.
  • a semiconductor layer (100, 201) having a first main surface (101a, 201a) and a second main surface (101b, 201b) opposite to the first main surface (101a, 201a), and the above.
  • the first electrode layer (102, 102 g, 102s, 202) formed on the first main surface (101a, 201a) and the second electrode layer (103, 203) formed on the second main surface (101b, 201b).
  • the insulating film (104, 204) covering the end of the first electrode layer (102, 102 g, 102s, 202), and the end of the first electrode layer (102, 102 g, 102s, 202).
  • a semiconductor device (100, 100a, 100b, 100c, 200) including a plating layer (105, 205) covering at least a part of the above, and a mold layer (106, 206) covering the insulating film (104, 204).
  • A2 The semiconductor device (100, 100a, 100b, 100c, 200) according to A1, wherein the mold layer (106, 206) is an annular shape along the outer peripheral portion of the semiconductor layer (100, 201) in a plan view. ).
  • the semiconductor device (100, 100a, 100b, 100c, 200) functions as a transistor, and the second electrode layer (103, 203) is a drain electrode (40) of the transistor, and the first electrode is the first.
  • the electrode layer (102, 102 g, 102 s, 202) includes the source electrode (102 s) of the transistor and the gate electrode (102 g) of the transistor insulated from the source electrode (102 s), A1 to A5.
  • the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of the above.
  • the first electrode layer (102, 102g, 102s, 202) is used as an anode and the second electrode layer (103, 203) is used as a cathode.
  • the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of A1 to A6, which functions as a Schottky barrier diode.
  • A9 Any of A1 to A8, wherein a metal layer formed of a metal material different from the metal material forming the plating layer (105, 205) is formed on the surface of the plating layer (105, 205).
  • One of the semiconductor devices (100, 100a, 100b, 100c, 200).
  • a method for manufacturing a semiconductor device comprising a step of forming a mold layer (106, 206) covering the insulating film (104, 204). ..
  • the mold layer (106, 206) is formed in the mold layer (106, 206) so as to cover the plating layer (105, 205).
  • a semiconductor device (105, 105c, 105g, 105s, 105t, 205) including pad electrodes (105, 105c, 105g, 105s, 105t, 205) arranged on the main surface electrodes (102, 102g, 102s, 202) so as to be electrically connected. 100, 100a, 100b, 100c, 200).
  • the insulating film (104, 204) has a peripheral edge of the main surface electrode (102, 102 g, 102s, 202) so as to expose the inner portion of the main surface electrode (102, 102 g, 102s, 202).
  • the main portion is covered, and the mold layer (106, 206) sandwiches the insulating film (104, 204) so as to expose the inner portion of the main surface electrodes (102, 102 g, 102s, 202).
  • the peripheral portion of the surface electrode (102, 102 g, 102 s, 202) is covered, and the pad electrode (105, 105c, 105 g, 105 s, 105 t, 205) is the main surface electrode (102, 102 g, 102 s, 202) of the main surface electrode (102, 102 g, 102 s, 202).
  • the mold layer (106, 206) partially exposes the insulating film (104, 204) on the inner side of the main surface electrodes (102, 102 g, 102s, 202), and the pad electrode.
  • (105, 105c, 105g, 105s, 105t, 205) is the main surface electrode (102, 102g, 102s, 202), the insulation of the main surface electrode (102, 102g, 102s, 202) on the inner side of the main surface electrode (102, 102g, 102s, 202).
  • the semiconductor device (100, 100a, 100b, 100c, 200) according to B3, which is in contact with the film (104, 204) and the mold layer (106, 206).
  • the insulating film (104, 204) covers the main surface (101a, 201a) with an inward interval from the peripheral edge of the main surface (101a, 201a), and the mold layer (106, 206). ) Is the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B1 to B4, which covers the peripheral edge of the main surface (101a, 201a).
  • the semiconductor layer (101, 201) includes a side surface, and the mold layer (106, 206) has a mold side surface connected to the side surface of the semiconductor layer (101, 201).
  • the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B6.
  • the mold main surface of the mold layer (106, 206) is composed of a ground surface
  • the electrode surface of the pad electrodes (105, 105c, 105 g, 105s, 105t, 205) is composed of a ground surface.
  • the mold layer (106, 206) is thicker than the insulating film (104, 204), and the pad electrodes (105, 105c, 105 g, 105s, 105t, 205) are the insulating film (104, 204). ), The semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B1 to B11.
  • the semiconductor device (100, 100a, 100b, 100c, 200) according to any one of B1 to B13, wherein the pad electrode (105, 105c, 105g, 105s, 105t, 205) includes a plating layer. ..
  • the main surface electrodes (102, 102 g, 102s, 202) sandwich the photosensitive resin layer (104, 204) so as to expose the inner portion of the main surface electrodes (102, 102 g, 102s, 202).
  • thermosetting resin layer (106, 206) covering the peripheral edge portion and a pad electrode (105, 105c, 105 g, 105s) arranged on the inner portion of the main surface electrode (102, 102 g, 102s, 202). , 105t, 205), and semiconductor devices (100, 100a, 100b, 100c, 200).
  • the pad electrodes (105, 105c, 105g, 105s, 105t, 205) of the main surface electrodes (102, 102g, 102s, 202) are in contact with the thermosetting resin layer (106, 206).
  • thermosetting resin layer (106, 206) partially exposes the photosensitive resin layer (104, 204) on the inner side of the main surface electrodes (102, 102 g, 102s, 202).
  • the pad electrodes (105, 105c, 105g, 105s, 105t, 205) are formed on the inner side of the main surface electrodes (102, 102g, 102s, 202).

Abstract

半導体装置は、主面を有する半導体層と、前記主面の上に配置された主面電極と、前記主面電極の一部を露出させるように前記主面電極を部分的に被覆する絶縁膜と、前記主面電極を露出させるように前記絶縁膜を被覆するモールド層と、前記主面電極に電気的に接続されるように前記主面電極の上に配置されたパッド電極と、を含む。

Description

半導体装置
　この出願は、２０２０年５月８日に日本国特許庁に提出された特願２０２０－０８２７２８号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、ＳｉＣ半導体基板を用いた縦型半導体素子に関する技術を開示している。
特開２０１２－７９９４５号公報
　本発明の一実施形態は、信頼性が向上された半導体装置を提供する。
　本発明の一実施形態は、第１主面、および、前記第１主面と背向する第２主面を有する半導体層と、前記第１主面に形成された第１電極層と、前記第２主面に形成された第２電極層と、前記第１電極層の端部を覆う絶縁膜と、前記第１電極層の前記端部以外の少なくとも一部を覆うめっき層と、前記絶縁膜を覆うモールド層とを含む、半導体装置を提供する。
　本発明の一実施形態は、半導体層の第１主面に第１電極層を形成する工程と、前記半導体層の、前記第１主面と背向する第２主面に第２電極層を形成する工程と、前記第１電極層の端部を覆う絶縁膜を形成する工程と、前記第１電極層の前記端部以外の少なくとも一部を覆うめっき層を形成する工程と、前記絶縁膜を覆うモールド層を形成する工程とを含む、半導体装置の製造方法を提供する。
　本発明の一実施形態は、主面を有する半導体層と、前記主面の上に配置された主面電極と、前記主面電極の一部を露出させるように前記主面電極を部分的に被覆する絶縁膜と、前記主面電極を露出させるように前記絶縁膜を被覆するモールド層と、前記主面電極に電気的に接続されるように前記主面電極の上に配置されたパッド電極と、を含む、半導体装置を提供する。
　本発明の一実施形態は、主面を有する半導体層と、前記主面の上に配置された主面電極と、前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆する感光性樹脂層と、前記主面電極の内方部を露出させるように前記感光性樹脂層を挟んで前記主面電極の周縁部を被覆する熱硬化性樹脂層と、前記主面電極の内方部の上に配置されたパッド電極と、を含む、半導体装置を提供する。
図１は、第１実施形態に係る半導体装置の平面図である。 図２は、図１に示す半導体装置の断面図である。 図３は、図１に示す半導体装置の外周部の詳細構成を示す図である。 図４は、図１に示す半導体装置の半導体層の詳細構成を示す図である。 図５Ａは、図１に示す半導体装置の製造方法を示す第１断面図である。 図５Ｂは、図１に示す半導体装置の製造方法を示す第２断面図である。 図５Ｃは、図１に示す半導体装置の製造方法を示す第３断面図である。 図５Ｄは、図１に示す半導体装置の製造方法を示す第４断面図である。 図５Ｅは、図１に示す半導体装置の製造方法を示す第５断面図である。 図５Ｆは、図１に示す半導体装置の製造方法を示す第６断面図である。 図６は、第２実施形態に係る半導体装置の平面図である。 図７は、図８に示す半導体装置の断面図である。 図８は、図８に示す半導体装置の外周部の詳細構成を示す図である。 図９は、第３実施形態に係る半導体パッケージの一例を示す図である。 図１０は、図９に示す半導体パッケージの一例を示す図である。 図１１は、第３実施形態に係る半導体パッケージの他の例を示す図である。 図１２は、めっき層上にニッケル層が形成された構造を有する半導体装置の断面図である。 図１３は、２層構造のめっき層を含む半導体装置の断面図である。 図１４は、一変形例に係る半導体装置の平面図である。 図１５Ａは、一変形例に係るダイシング工程を示す第１断面図である。 図１５Ｂは、一変形例に係るダイシング工程を示す第２断面図である。 図１５Ｃは、一変形例に係るダイシング工程を示す第３断面図である。 図１６Ａは、他の変形例に係るダイシング工程を示す第１断面図である。 図１６Ｂは、他の変形例に係るダイシング工程を示す第２断面図である。 図１６Ｃは、他の変形例に係るダイシング工程を示す第３断面図である。
　以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。
　各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図面において、実質的に同一の構成については同一の符号が付されており、重複する説明は省略または簡略化される。
　本明細書において、垂直、水平などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。
　また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、本明細書では、半導体層の一方の第１主面側を上側（上方）とし、他方の第２主面側を下側（下方）として説明がなされる。半導体装置（縦型トランジスタ）の実使用時には、第１主面側が下側（下方）であり、かつ、第２主面側が上側（上方）であってもよい。あるいは、半導体装置（縦型トランジスタ）は、第１主面および第２主面が水平面に対して傾斜または直交する姿勢で使用されてもよい。
　また、「上方」および「下方」という用語は、２つの構成要素の間に別の構成要素が介在されるように当該２つの構成要素が互いに間隔を空けて配置される場合に適用される他、２つの構成要素が互いに密着するように当該２つの構成要素が配置される場合にも適用される。
　以下、第１実施形態に係る半導体装置の構成が説明される。図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置の断面図（図１のII-II線における断面図）である。
　図１に示す半導体装置１００は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として機能する半導体チップである。半導体装置１００は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置１００は、具体的には、半導体層１０１、第１電極層１０２、第２電極層１０３、絶縁膜１０４、めっき層１０５およびモールド層１０６を含む。
　半導体層１０１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層である。半導体層１０１は、平面視形状が矩形の板状に形成されている。本明細書中において、平面視とは、第１主面１０１ａまたは第２主面１０１ｂに垂直な方向から見ること（図中のｚ軸方向から見ること）を意味する。半導体層１０１の一辺の長さは、たとえば、１ｍｍ以上１０ｍｍ以下であるが、２ｍｍ以上５ｍｍ以下であってもよい。
　半導体層１０１は、第１主面１０１ａ、および、第１主面１０１ａと背向する第２主面１０１ｂを有する。また、半導体層１０１は、第２主面１０１ｂを構成する半導体基板１０１ｃ、および、半導体基板１０１ｃ上に位置するエピタキシャル層１０１ｄを含む。エピタキシャル層１０１ｄは、半導体基板１０１ｃのエピタキシャル成長によって得られる。
　半導体基板１０１ｃの厚みは、たとえば、１００μｍ以上３５０μｍ以下である。エピタキシャル層１０１ｄの厚みは、たとえば、５μｍ以上２０μｍ以下である。半導体層１０１の厚みｔ１（つまり、半導体基板１０１ｃとエピタキシャル層１０１ｄの合計の厚み）は２００μｍ以下が好ましい。半導体層１０１は、ＳｉＣ半導体層に限らず、ＧａＮなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Ｓｉ半導体層であってもよい。
　第１電極層１０２は、第１主面１０１ａに形成されている。第１電極層１０２は、「第１主面電極」と称されてもよい。第１電極層１０２は、ゲート電極として機能する第１電極層１０２ｇ、および、ソース電極として機能する第１電極層１０２ｓを含む。第１電極層１０２は、たとえば、アルミニウムによって形成されている。第１電極層１０２は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
　第１電極層１０２ｓは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の５０％以上の面積を有していてもよい。好ましくは、第１電極層１０２ｓは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の７０％以上の面積を有していてもよい。一方、第１電極層１０２ｇは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の２０％以下の面積を有していてもよい。好ましくは、第１電極層１０２ｇは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の１０％以下の面積を有していてもよい。
　第１電極層１０２ｓは、平面視において半導体基板１０１ｃの中心位置を含む領域に配置されている。第１電極層１０２ｇは、第１電極層１０２ｓを避けた領域に配置されている。しかしながら、第１電極層１０２ｇが平面視において半導体基板１０１ｃの中心位置を含む領域に配置されており、第１電極層１０２ｓが第１電極層１０２ｇの周囲を取り囲むように配置されていてもよい。
　第２電極層１０３は、第２主面１０１ｂに形成される。第２電極層１０３は、「第２主面電極」と称されてもよい。第２電極層１０３は、ドレイン電極として機能する。第２電極層１０３は、たとえば、チタン、ニッケル、金の積層膜によって形成されている。第２電極層１０３は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
　絶縁膜１０４は、第１電極層１０２の外周部（つまり、ｘ軸方向の両端部、および、ｙ軸方向の両端部のそれぞれ）の全周を覆っている。第１電極層１０２の外周部は、第１電極層１０２の周縁部と称されてもよい。絶縁膜１０４は、第１部分１０４ａおよび第２部分１０４ｂを含む。第１部分１０４ａは、第１電極層１０２に乗り上げている。第１部分１０４ａは、より詳細には、第１電極層１０２の周縁部に乗り上げている。第２部分１０４ｂは、第１部分１０４ａの外側に位置し、第１電極層１０２以外の領域を被覆している。つまり、第２部分１０４ｂは、第１電極層１０２に乗り上げていない。
　第１部分１０４ａは、さらに、内側端部１０４ａ１および平坦部１０４ａ２を含む。内側端部１０４ａ１は、平面視において第１部分１０４ａのうち半導体層１０１の内方側に位置する部分の端部である。内側端部１０４ａ１は、断面視において第１電極層１０２の内方部に向けて斜め下り傾斜している。平坦部１０４ａ２は、内側端部１０４ａ１の外側（半導体層１０１の周縁側）に位置し、実質的に均一な厚みを有する。
　絶縁膜１０４は、たとえば、感光性樹脂を含む有機膜である。絶縁膜１０４は、たとえば、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）などによって形成される。絶縁膜１０４は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）などによって形成される無機膜であってもよい。絶縁膜１０４は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜１０４が積層構造を有する場合、絶縁膜１０４は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜１０４は、第１主面１０１ａ側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜１０４の厚みは、最大でも１０μｍ程度である。
　めっき層１０５は、第１電極層１０２の少なくとも一部を覆う金属層である。めっき層１０５は、第１電極層１０２の端部（つまり、絶縁膜１０４で覆われる部分）以外の少なくとも一部を覆っている。図１に示されるように、平面視において、めっき層１０５は、モールド層１０６に囲まれている。めっき層１０５は、第１電極層１０２ｇ側のめっき層１０５（第１めっき層）、および、第１電極層１０２ｓ側のめっき層１０５（第２めっき層）を含む。
　第１電極層１０２ｇ上に形成されためっき層１０５は、平面視形状が矩形のゲートパッド（パッド電極）として機能する。第１電極層１０２ｓ上に形成されためっき層１０５は、ソースパッド（パッド電極）として機能する。パッドとは、半導体装置１００がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層１０５は、モールド層１０６の支持部材としても機能する。
　めっき層１０５は、たとえば、第１電極層１０２とは異なる材料によって形成されている。めっき層１０５は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層１０５は、他の金属材料によって形成されてもよい。めっき層１０５の厚みｔ２は、絶縁膜１０４の厚みよりも大きい。より詳細には、めっき層１０５の厚みｔ２は、第１電極層１０２上に位置する絶縁膜１０４の最大厚みよりも大きい。これにより、めっき層１０５の最頂部は、絶縁膜１０４の最頂部よりも高くなっている。めっき層１０５の厚みｔ２は、たとえば、３０μｍ以上１００μｍ以下である。めっき層１０５の厚みｔ２は、１００μｍ以上２００ｍμｍ以下であってもよい。
　めっき層１０５の側面１０５ａは、垂直または実質的に垂直に延びている。側面１０５ａは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面１０５ａは、第１電極層１０２および絶縁膜１０４の両方が互いに重なる領域に位置している。より詳細には、側面１０５ａは、絶縁膜１０４のうち、平坦部１０４ａ２上に位置している。つまり、めっき層１０５は、第１部分１０４ａの内側端部１０４ａ１および平坦部１０４ａ２を被覆している。側面１０５ａを平坦部１０４ａ２上に位置させることにより、厚みのばらつきが比較的大きい内側端部１０４ａ１上に側面１０５ａを位置させる場合に比べて、めっき層１０５を安定して形成することができる。
　モールド層１０６は、絶縁膜１０４の少なくとも一部を覆う樹脂層である。モールド層１０６は、この形態では、第１主面１０１ａの一部も覆っている。モールド層１０６は、半導体層１０１の第１主面１０１ａ側の外周部に位置している。半導体層１０１（第１主面１０１ａ）の外周部は、半導体層１０１（第１主面１０１ａ）の周縁部と称されてもよい。
　平面視において、モールド層１０６は、半導体層１０１の外周部に沿う矩形環状である。また、モールド層１０６は、ゲートパッド（第１電極層１０２ｇ上のめっき層１０５）と、ソースパッド（第１電極層１０２ｓ上のめっき層１０５）の間にも位置している。つまり、モールド層１０６は、半導体層１０１の第１主面１０１ａの上のみに形成され、半導体層１０１の第２主面１０１ｂおよび側面を露出させている。
　モールド層１０６の内側面は、めっき層１０５の側面１０５ａと直接接触している。モールド層１０６の内側面は、モールド層１０６は、第１電極層１０２ｇ側の内側面（第１内側面）、および、第１電極層１０２ｓ側の内側面（第２内側面）を含む。モールド層１０６は、たとえば、熱硬化性樹脂（エポキシ樹脂）によって形成されている。モールド層１０６は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層１０６の厚みｔ３は、たとえば、３０μｍ以上１００μｍ以下である。モールド層１０６の厚みｔ３は、１００μｍ以上２００ｍμｍ以下であってもよい。モールド層１０６の上面とめっき層１０５の上面とは面一または実質的に面一になっている。
　ソースパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の５０％以上の面積を有していてもよい。好ましくは、ソースパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の７０％以上の面積を有していてもよい。一方、ゲートパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の２０％以下の面積を有していてもよい。好ましくは、ゲートパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の１０％以下の面積を有していてもよい。
　ソースパッドは、平面視において半導体基板１０１ｃの中心位置を含む領域に配置されている。ゲートパッドは、ソースパッドを避けた領域に配置されている。しかしながら、ゲートパッドが平面視において半導体基板１０１ｃの中心位置を含む領域に配置されており、ソースパッドがゲートパッドの周囲を取り囲むように配置されていてもよい。
　次に、半導体装置１００の外周部（言い換えれば、端部）の詳細構成が説明される。図３は、半導体装置１００の外周部の詳細構成を示す図（図２の領域IIIの詳細を示す断面図）である。図３では、第１電極層１０２ｓに加えて、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂも図示されている。
　第１電極層１０２ｓの端部は、絶縁膜１０４によって覆われている。絶縁膜１０４は、具体的には、第１電極層１０２ｓ上に位置する第１絶縁膜１０４ｃ、第１絶縁膜１０４ｃ上に位置する第２絶縁膜１０４ｄを含む。第１絶縁膜１０４ｃは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第２絶縁膜１０４ｄは、ポリイミド、ＰＢＯなどによって形成される有機膜である。
　また、絶縁膜１０４は、外周ソースコンタクト１０２ｂの下に位置する第３絶縁膜１０４ｅを含む。第３絶縁膜１０４ｅは、より詳細には、外周ソースコンタクト１０２ｂと半導体層１０１の間に位置している。第３絶縁膜１０４ｅは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。
　一般的な半導体装置において、このような絶縁膜１０４は、第１電極層１０２ｓの端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜１０４が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜１０４の劣化は、半導体装置の故障の原因となりうる。
　そこで、半導体装置１００においては、絶縁膜１０４がさらに、モールド層１０６で覆われている。これにより、絶縁膜１０４の劣化を抑制し、半導体装置１００の信頼性が向上される。
　第１電極層１０２ｓの端部、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂは、基本的には第１絶縁膜１０４ｃによって覆われるが、図３の例では、第１電極層１０２ｓの最端部、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂは、第２絶縁膜１０４ｄによって覆われ、第１絶縁膜１０４ｃが省略されている。このような構成により、応力が緩和される。
　次に、半導体層１０１の詳細構造が説明される。図４は、半導体層１０１の詳細構成を示す図である。図４では、半導体層１０１には、図面の見やすさの観点から断面を表す網掛けが付されていない。図３および図４に示されるように、半導体層１０１は、具体的には、半導体基板１０１ｃおよびエピタキシャル層１０１ｄを含む。
　図４に示される半導体装置１００は、スイッチングデバイスの一例であり、縦型トランジスタ２を含む。縦型トランジスタ２は、たとえば、縦型のＭＩＳＦＥＴである。図４に示されるように、半導体装置１００は、半導体層１０１、ゲート電極２０、ソース電極３０およびドレイン電極４０を含む。ドレイン電極４０は、第２電極層１０３に相当する。
　半導体層１０１は、ＳｉＣ（炭化シリコン）を主成分として含む半導体層１０１を含む。具体的には、半導体層１０１は、ＳｉＣ単結晶を含むｎ型のＳｉＣ半導体層である。ＳｉＣ単結晶は、たとえば４Ｈ－ＳｉＣ単結晶である。
　４Ｈ－ＳｉＣ単結晶は、（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有する。オフ角は０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、たとえば２°若しくは４°、２°±０．２°の範囲または４°±０．４°の範囲に設定される。
　半導体層１０１は、直方体形状のチップ状に形成されている。半導体層１０１は、第１主面１０１ａ、および、第２主面１０１ｂを有する。半導体層１０１は、半導体基板１０１ｃおよびエピタキシャル層１０１ｄを有する。半導体基板１０１ｃは、ＳｉＣ単結晶を含む。半導体基板１０１ｃの下面が第２主面１０１ｂである。この第２主面１０１ｂはＳｉＣ結晶のカーボンが露出するカーボン面（０００－１）面である。エピタキシャル層１０１ｄは、半導体基板１０１ｃの上面に積層されており、ＳｉＣ単結晶を含むｎ－型のＳｉＣ半導体層である。エピタキシャル層１０１ｄの上面が第１主面１０１ａである。この第１主面１０１ａはＳｉＣ結晶のシリコンが露出するシリコン面（０００１）面である。
　半導体層１０１の第２主面１０１ｂには、ドレイン電極４０が接続されている。半導体基板１０１ｃは、ｎ＋型のドレイン領域として設けられている。エピタキシャル層１０１ｄは、ｎ－型のドレインドリフト領域として設けられている。
　半導体基板１０１ｃのｎ型不純物濃度は、たとえば１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下である。エピタキシャル層１０１ｄのｎ型不純物濃度は、半導体基板１０１ｃのｎ型不純物濃度より低く、たとえば１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下である。本明細書において「不純物濃度」は、不純物濃度のピーク値を意味する。
　半導体層１０１のエピタキシャル層１０１ｄは、図４に示されるように、ディープウェル領域１５、ボディ領域１６、ソース領域１７およびコンタクト領域１８を含む。
　ディープウェル領域１５は、半導体層１０１においてソーストレンチ３２に沿う領域に形成されている。ディープウェル領域１５は、耐圧保持領域とも称される。ディープウェル領域１５は、ｐ－型の半導体領域である。ディープウェル領域１５のｐ型不純物濃度は、たとえば、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下である。ディープウェル領域１５のｐ型不純物濃度は、たとえばエピタキシャル層１０１ｄのｎ型不純物濃度よりも高い。
　ディープウェル領域１５は、ソーストレンチ３２の側壁３２ａに沿った側壁部分１５ａ、および、ソーストレンチ３２の底壁３２ｂに沿った底壁部分１５ｂを含む。底壁部分１５ｂの厚さ（ｚ軸方向の長さ）は、たとえば、側壁部分１５ａの厚さ（ｘ軸方向の長さ）以上である。底壁部分１５ｂの少なくとも一部は、半導体基板１０１ｃ内に位置してもよい。
　ボディ領域１６は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｐ－型の半導体領域である。ボディ領域１６は、平面視において、ゲートトレンチ２２およびソーストレンチ３２の間に設けられている。ボディ領域１６は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。ボディ領域１６は、ディープウェル領域１５に連なっている。
　ボディ領域１６のｐ型不純物濃度は、たとえば１．０×１０１６ｃｍ－３以上１．０×１０１９ｃｍ－３以下である。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５の不純物領域と等しくてもよい。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５のｐ型不純物濃度よりも高くてもよい。
　ソース領域１７は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｎ＋型の半導体領域である。ソース領域１７は、ボディ領域１６の一部である。ソース領域１７は、ゲートトレンチ２２に沿った領域に設けられている。ソース領域１７は、ゲート絶縁層２３に接している。
　ソース領域１７は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。ソース領域１７の幅（ｘ軸方向の長さ）は、たとえば０．２μｍ以上０．６μｍ以下である。一例として、ソース領域１７の幅は、０．４μｍ程度であってもよい。ソース領域１７のｎ型不純物濃度は、たとえば１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下である。
　コンタクト領域１８は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｐ＋型の半導体領域である。コンタクト領域１８は、ボディ領域１６の一部（高濃度部）であるとみなされてもよい。コンタクト領域１８は、ソーストレンチ３２に沿った領域に設けられている。コンタクト領域１８は、障壁形成層３３に接している。また、コンタクト領域１８は、ソース領域１７に接続されている。
　コンタクト領域１８は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。コンタクト領域１８の幅（ｘ軸方向の長さ）は、たとえば０．１μｍ以上０．４μｍ以下である。一例として、コンタクト領域１８の幅は、０．２μｍ程度であってもよい。コンタクト領域１８のｐ型不純物濃度は、たとえば１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下である。
　半導体層１０１の第１主面１０１ａには、複数のトレンチゲート構造２１と、複数のトレンチソース構造３１とが設けられている。トレンチゲート構造２１とトレンチソース構造３１とは、ｘ軸方向に沿って１つずつ交互に繰り返し設けられている。図４では、１つのトレンチゲート構造２１が２つのトレンチソース構造３１に挟まれている範囲のみが示されている。
　トレンチゲート構造２１およびトレンチソース構造３１はいずれも、ｙ軸方向に沿って延びる帯状に設けられている。たとえば、ｘ軸方向は［１１－２０］方向であり、ｙ軸方向は［１－１００］方向である。ｘ軸方向は、［１－１００］方向（［－１１００］方向）であってもよい。この場合、ｙ軸方向は、［１１－２０］方向であってもよい。
　トレンチゲート構造２１およびトレンチソース構造３１は、ｘ軸方向に沿って交互に配列され、平面視においてストライプ構造を形成している。トレンチゲート構造２１およびトレンチソース構造３１の間の距離は、たとえば０．３μｍ以上１．０μｍ以下である。
　トレンチゲート構造２１は、図４に示されるように、ゲートトレンチ２２、ゲート絶縁層２３およびゲート電極２０を含む。
　ゲートトレンチ２２は、半導体層１０１の第１主面１０１ａを、第２主面１０１ｂ側に向けて掘り下げることによって形成されている。ゲートトレンチ２２は、ｘｚ断面における断面形状が矩形で、ｙ軸方向に沿って延びる細長い溝状の凹部である。ゲートトレンチ２２は、長手方向（ｙ軸方向）にミリメートルオーダの長さを有する。ゲートトレンチ２２は、たとえば１ｍｍ以上１０ｍｍ以下の長さを有する。ゲートトレンチ２２の長さは、２ｍｍ以上５ｍｍ以下であってもよい。単位面積当たりの１つまたは複数のゲートトレンチ２２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
　ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂに沿って膜状に設けられている。ゲート絶縁層２３は、ゲートトレンチ２２の内部において、凹状の空間を区画している。ゲート絶縁層２３は、たとえば、酸化シリコンを含む。ゲート絶縁層２３は、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。
　ゲート絶縁層２３の厚さは、たとえば、０．０１μｍ以上０．５μｍ以下である。ゲート絶縁層２３の厚みは、均一であってもよく、部位によって異なっていてもよい。たとえば、ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａに沿った側壁部分２３ａ、および、ゲートトレンチ２２の底壁２２ｂに沿った底壁部分２３ｂを含む。底壁部分２３ｂの厚みが側壁部分２３ａの厚みよりも厚くてもよい。底壁部分２３ｂの厚みは、たとえば０．０１μｍ以上０．２μｍ以下である。側壁部分２３ａの厚みは、たとえば０．０５μｍ以上０．５μｍ以下である。また、ゲート絶縁層２３は、ゲートトレンチ２２の外側でソース領域１７の上面に設けられた上面部分を含んでもよい。上面部分の厚みは、側壁部分２３ａの厚みよりも厚くてもよい。
　ゲート電極２０は、縦型トランジスタ２の制御電極の一例である。ゲート電極２０は、ゲートトレンチ２２内に埋め込まれている。ゲート電極２０と、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂとの間には、ゲート絶縁層２３が設けられている。つまり、ゲート電極２０は、ゲート絶縁層２３によって区画された凹状の空間に埋め込まれている。ゲート電極２０は、たとえば、導電性ポリシリコンを含む導電層である。ゲート電極２０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうちの少なくとも一種を含んでもよい。
　トレンチゲート構造２１のアスペクト比は、トレンチゲート構造２１の幅（ｘ軸方向の長さ）に対するトレンチゲート構造２１の深さ（ｚ軸方向の長さ）の比によって定義される。トレンチゲート構造２１のアスペクト比は、たとえば、ゲートトレンチ２２のアスペクト比と同じである。トレンチゲート構造２１のアスペクト比は、たとえば、０．２５以上１５．０以下である。トレンチゲート構造２１の幅は、たとえば０．２μｍ以上２．０μｍ以下である。一例として、トレンチゲート構造２１の幅は、０．４μｍ程度であってもよい。トレンチゲート構造２１の深さは、たとえば０．５μｍ以上３．０μｍ以下である。一例として、トレンチゲート構造２１の深さは、１．０μｍ程度であってもよい。
　トレンチソース構造３１は、図４に示されるように、ディープウェル領域１５、ソーストレンチ３２、障壁形成層３３およびソース電極３０を含む。
　ソーストレンチ３２は、半導体層１０１の第１主面１０１ａを、第２主面１０１ｂ側に向けて掘り下げることによって形成されている。ソーストレンチ３２は、ｘｚ断面における断面形状が矩形で、ｙ軸方向に沿って延びる細長い溝状の凹部である。ソーストレンチ３２は、たとえば、ゲートトレンチ２２よりも深い。つまり、ソーストレンチ３２の底壁３２ｂは、ゲートトレンチ２２の底壁２２ｂよりも第２主面１０１ｂ側に位置している。
　障壁形成層３３は、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂに沿って膜状に設けられている。障壁形成層３３は、ソーストレンチ３２の内部において、凹状の空間を区画している。障壁形成層３３は、ソース電極３０とは異なる材料を用いて形成されている。障壁形成層３３は、ソース電極３０およびディープウェル領域１５の間の電位障壁よりも高い電位障壁を有する。
　障壁形成層３３は、絶縁性の障壁形成層である。この場合、障壁形成層３３は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうち少なくとも一種を含む。障壁形成層３３は、ゲート絶縁層２３と同じ材料を用いて形成されていてもよい。この場合、障壁形成層３３は、ゲート絶縁層２３と同じ膜厚を有してもよい。
　たとえば、障壁形成層３３とゲート絶縁層２３とが酸化シリコンを用いて形成されている場合、熱酸化処理法によって同時に形成することができる。障壁形成層３３は、導電性の障壁形成層であってもよい。この場合、障壁形成層３３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうち少なくとも一種を含む。
　ソース電極３０は、ソーストレンチ３２内に埋め込まれている。ソース電極３０と、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂとの間には、障壁形成層３３が設けられている。つまり、ソース電極３０は、障壁形成層３３によって区画された凹状の空間に埋め込まれている。
　ソース電極３０は、たとえば、導電性ポリシリコンを含む導電層である。ソース電極３０は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンであってもよい。ソース電極３０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうち少なくとも一種を含んでもよい。ソース電極３０は、ゲート電極２０と同じ材料を用いて形成されていてもよい。この場合、ソース電極３０およびゲート電極２０を同じ工程で形成することができる。
　トレンチソース構造３１のアスペクト比は、トレンチソース構造３１の幅（ｘ軸方向の長さ）に対するトレンチソース構造３１の深さ（ｚ軸方向の長さ）の比によって定義される。トレンチソース構造３１の幅は、たとえば、ソーストレンチ３２の幅と、ソーストレンチ３２の両側に位置するディープウェル領域１５の側壁部分１５ａの幅との和である。トレンチソース構造３１の幅は、たとえば０．６μｍ以上２．４μｍ以下である。
　一例として、トレンチソース構造３１の幅は、０．８μｍ程度であってもよい。トレンチソース構造３１の深さは、ソーストレンチ３２の深さと、ディープウェル領域１５の底壁部分１５ｂの厚さとの和である。トレンチソース構造３１の深さは、たとえば１．５μｍ以上１１μｍ以下である。一例として、トレンチソース構造３１の深さは、２．５μｍ程度であってもよい。
　トレンチソース構造３１のアスペクト比は、トレンチゲート構造２１のアスペクト比よりも大きい。たとえば、トレンチソース構造３１のアスペクト比は、１．５以上４．０以下である。トレンチソース構造３１の深さを大きくすることにより、スーパージャンクション（SJ：Super Junction）構造による耐圧保持効果を高めることができる。
　ドレイン電極４０は、第２電極層１０３に相当する。ドレイン電極４０は、チタン、ニッケル、銅、アルミニウム、金または銀のうち少なくとも一種を含んでもよい。たとえば、ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、Ｎｉ層、Ａｕ層、Ａｇ層を含む４層構造を有してもよい。ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、ＡｌＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＣｕ層は、アルミニウムおよび銅の合金層である。
　ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、ＡｌＳｉＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＳｉＣｕ層は、アルミニウム、シリコンおよび銅の合金層である。ドレイン電極４０は、Ｔｉ層の代わりに、ＴｉＮ層からなる単層構造、または、Ｔｉ層およびＴｉＮ層を含む積層構造を含んでもよい。
　以上のように構成された半導体装置１００は、縦型トランジスタ２のゲート電極２０に印加されるゲート電圧に応じて、ドレイン電流が流れるオン状態とドレイン電流が流れないオフ状態とを切り替えることができる。ゲート電圧は、たとえば１０Ｖ以上５０Ｖ以下の電圧である。一例として、ゲート電圧は３０Ｖであってもよい。ソース電極３０に印加されるソース電圧は、たとえばグランド電圧（０Ｖ）などの基準電圧である。ドレイン電極４０に印加されるドレイン電圧は、ソース電圧以上の大きさの電圧である。ドレイン電圧は、たとえば、０Ｖ以上１００００Ｖ以下の大きさの電圧である。ドレイン電圧は、１０００Ｖ以上の大きさの電圧であってもよい。
　ゲート電極２０にゲート電圧が印加された場合、ｐ－型のボディ領域１６のゲート絶縁層２３に接する部分には、チャネルが形成される。これにより、ソース電極３０からコンタクト領域１８、ソース領域１７、ボディ領域１６のチャネル、エピタキシャル層１０１ｄ、半導体基板１０１ｃを順に通ってドレイン電極４０に至る電流経路が形成される。ドレイン電極４０はソース電極３０よりも高電位であるので、ドレイン電流は、ドレイン電極４０から、半導体基板１０１ｃ、エピタキシャル層１０１ｄ、ボディ領域１６のチャネル、ソース領域１７、コンタクト領域１８の順に通ってソース電極３０に流れる。このように、ドレイン電流は、半導体装置１００の厚さ方向に沿って流れる。
　ｐ－型のディープウェル領域１５およびｎ－型のエピタキシャル層１０１ｄの間にはｐｎ接合が形成されている。縦型トランジスタ２のオン状態では、ｐ－型のディープウェル領域１５にはソース電極３０を介してソース電圧が印加され、ｎ－型のエピタキシャル層１０１ｄにはドレイン電極４０を介して、ソース電圧よりも大きいドレイン電圧が印加される。
　つまり、ディープウェル領域１５およびエピタキシャル層１０１ｄの間のｐｎ接合には、逆バイアス電圧が印加される。エピタキシャル層１０１ｄのｎ型不純物濃度がディープウェル領域１５のｐ型不純物濃度よりも低いので、ディープウェル領域１５とエピタキシャル層１０１ｄの界面から空乏層がドレイン電極４０に向かって広がる。これにより、縦型トランジスタ２の耐圧を高めることができる。
　ソース電極３０は、ソース電極３０上に設けられた第１電極層１０２ｓに電気的に接続されている。ゲート電極２０は、絶縁層６１によって第１電極層１０２ｓとは絶縁され、かつ、半導体層１０１の外周部の上方などに設けられたゲートフィンガー（たとえば、図３のゲートフィンガー１０２ａなど）を介して第１電極層１０２ｇに電気的に接続されている。絶縁層６１は、たとえば、酸化シリコンまたは窒化シリコンを主成分として含む。
　次に、半導体装置１００の製造方法が説明される。図５Ａ～図５Ｆは、半導体装置１００の製造方法を示す断面図である。まず、図５Ａに示されるように、半導体層１０１が形成され、かつ、半導体層１０１の第１主面１０１ａに第１電極層１０２が形成される。半導体層１０１の形成方法としては、既存の各種方法が用いられる。第１電極層１０２は、たとえば、スパッタ法、蒸着法などによって形成される。
　次に、図５Ｂに示されるように、第１電極層１０２の外周部が絶縁膜１０４で覆われる。絶縁膜１０４は、たとえば、塗布工程および露光現像工程を経て形成される。塗布工程では、絶縁膜１０４の元となる液状の感光性樹脂材料がスピンコート法によって第１電極層１０２に塗布される。露光現像工程では、感光性樹脂材料が露光により硬化された後、当該感光性樹脂材料の不要部分がアッシング法やウェットエッチング法などにより除去される。これにより、絶縁膜１０４が形成される。
　次に、図５Ｃに示されるように、第１電極層１０２上にめっき層１０５が形成される。めっき層１０５は、たとえば、電解めっき法、または、無電解めっき法により、第１電極層１０２上に形成される。めっき層１０５は、第１電極層１０２の絶縁膜１０４で覆われていない部分の少なくとも一部に選択的に形成される。
　次に、図５Ｄに示されるように、モールド層１０６の元となる液状の樹脂材料１０６ａ（たとえば熱硬化性樹脂）が半導体層１０１の第１主面１０１ａ側の全面に塗布または印刷される。この結果、絶縁膜１０４、および、めっき層１０５が樹脂材料１０６ａによって覆われる。また、樹脂材料１０６ａは、第１電極層１０２ｇ上のめっき層１０５と、第１電極層１０２ｓ上のめっき層１０５との間にも入り込む。塗布または印刷された樹脂材料１０６ａは、たとえば、加熱によって硬化される。
　次に、図５Ｅに示されるように、樹脂材料１０６ａの上面（表面）が、めっき層１０５が露出するまで研削される。この結果、めっき層１０５の上面（表面）と、モールド層１０６の上面（表面）とが面一となる。つまり、めっき層１０５の上面（表面）およびモールド層１０６の上面（表面）は、互いに連なる研削面からなる。
　次に、図５Ｆに示されるように、半導体層１０１の第２主面１０１ｂに第２電極層１０３が形成される。第２電極層１０３は、たとえば、スパッタ法、蒸着法などによって形成される。最後に、ウエハがダイシングブレードによりスクライブラインＳＬに沿って切断されることで、ウエハが個片化される。ダイシングブレードは、半導体層１０１とモールド層１０６を同時に切断する。これにより、半導体層１０１の側面とモールド層１０６の側面とは面一となる。つまり、半導体層１０１の側面およびモールド層１０６の側面は、互いに連なる研削面からなる。この結果、図２のような半導体装置１００が得られる。
　第２電極層１０３は、図５Ａの段階で半導体層１０１の第２主面１０１ｂに形成されてもよい。第２電極層１０３の下面、めっき層１０５の上面、めっき層１０５の側面、および、モールド層１０６の上面は、半導体装置１００（チップ）の外表面を構成する。
　次に、第２実施形態に係る半導体装置の構成が説明される。図６は、図８に示す半導体装置の平面図である。図７は、図８に示す半導体装置の断面図（図６のVII-VII線における断面図）である。
　図８に示す半導体装置２００は、半導体層２０１および第１電極層２０２の接合によって生じるショットキー障壁を利用して、縦型のショットキーバリアダイオードとして機能する半導体チップである。半導体装置２００は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置２００は、具体的には、半導体層２０１、第１電極層２０２、第２電極層２０３、絶縁膜２０４、めっき層２０５およびモールド層２０６を含む。
　半導体層２０１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層である。半導体装置２００においては、半導体層２０１の全体が、半導体基板（たとえば、半導体基板１０１ｃ）に相当する。半導体層２０１の導電型は、たとえば、ｎ型である。半導体層２０１は、平面視形状が矩形の板状に形成されている。半導体層２０１の一辺の長さは、たとえば、１ｍｍ以上１０ｍｍ以下であるが、２ｍｍ以上５ｍｍ以下であってもよい。
　半導体層２０１は、第１主面２０１ａ、および、第１主面２０１ａと背向する第２主面２０１ｂを有する。半導体層２０１（半導体基板）の厚みｔ４は、たとえば、１００μｍ以上３５０μｍ以下である。半導体層２０１の厚みｔ４は２００μｍ以下が好ましい。半導体層２０１は、ＳｉＣ半導体層に限らず、ＧａＮなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Ｓｉ半導体層であってもよい。むろん、半導体層２０１は、前述の半導体基板１０１ｃおよび前述のエピタキシャル層１０１ｄを含む積層構造を有していてもよい。
　第１電極層２０２は、第１主面２０１ａに形成される。第１電極層２０２は、ショットキーバリアダイオードのアノードとして機能する。第１電極層２０２は、たとえば、アルミニウムによって形成される。第１電極層２０２は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
　第２電極層２０３は、第２主面２０１ｂに形成される。第２電極層２０３は、ショットキーバリアダイオードのカソードとして機能する。第２電極層２０３は、たとえば、チタン、ニッケル、金の積層膜によって形成される。第２電極層２０３は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。
　絶縁膜２０４は、第１電極層２０２の外周部（つまり、Ｘ軸方向の両端部、および、Ｙ軸方向の両端部のそれぞれ）の全周を覆っている。絶縁膜２０４は、第１部分２０４ａおよび第２部分２０４ｂを含む。第１部分２０４ａは、第１電極層２０２に乗り上げている。第１部分２０４ａは、より詳細には、第１電極層２０２の周縁部に乗り上げている。第２部分２０４ｂは、第１部分２０４ａの外側に位置し、第１電極層２０２以外の領域を被覆している。つまり、第２部分２０４ｂは、第１電極層２０２に乗り上げていない。
　第１部分２０４ａは、さらに、内側端部２０４ａ１および平坦部２０４ａ２を含む。内側端部２０４ａ１は、平面視において第１部分２０４ａのうち半導体層２０１の内方側に位置する部分の端部である。内側端部２０４ａ１は、断面視において第１電極層２０２の内方部に向けて斜め下り傾斜している。平坦部１０４ａ２は、内側端部２０４ａ１の外側（半導体層１０１の周縁側）に位置し、実質的に均一な厚みを有する。
　絶縁膜２０４は、たとえば、感光性樹脂を含む有機膜である。絶縁膜２０４は、たとえば、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）などによって形成される。絶縁膜２０４は、窒化シリコン、酸化シリコンなどによって形成される無機膜であってもよい。絶縁膜２０４は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜２０４が積層構造を有する場合、絶縁膜２０４は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜２０４は、第１主面２０１ａ側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜２０４の厚みは、最大でも１０μｍ程度である。
　めっき層２０５は、第１電極層２０２の少なくとも一部を覆う金属層である。めっき層２０５は、第１電極層２０２の端部（つまり、絶縁膜２０４で覆われる部分）以外の少なくとも一部を覆っている。図６に示されるように、平面視において、めっき層２０５は、モールド層２０６に囲まれている。第１電極層２０２上に形成されためっき層２０５は、平面視形状が矩形のパッドとして機能する。パッドとは、半導体装置２００がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層２０５は、モールド層２０６の支持部材としても機能する。
　めっき層２０５は、たとえば、第１電極層２０２とは異なる材料によって形成されている。めっき層２０５は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層２０５は、他の金属材料によって形成されてもよい。めっき層２０５の厚みｔ５は、絶縁膜２０４の厚みよりも大きい。より詳細には、めっき層２０５の厚みｔ５は、第１電極層２０２上に位置する絶縁膜２０４の最大厚みよりも大きい。これにより、めっき層２０５の最頂部は、絶縁膜２０４の最頂部よりも高くなっている。めっき層２０５の厚みｔ５は、たとえば、３０μｍ以上１００μｍ以下である。めっき層２０５の厚みｔ５は、１００μｍ以上２００ｍμｍ以下であってもよい。
　めっき層２０５の側面２０５ａは、垂直または実質的に垂直に延びている。側面２０５ａは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面２０５ａは、第１電極層２０２および絶縁膜２０４の両方が互いに重なる領域に位置している。より詳細には、側面２０５ａは、絶縁膜２０４のうち、平坦部２０４ａ２上に位置している。つまり、めっき層２０５は、第１部分２０４ａの内側端部２０４ａ１および平坦部２０４ａ２を被覆している。側面２０５ａを平坦部２０４ａ２上に位置させることにより、厚みのばらつきが比較的大きい内側端部２０４ａ１上に側面２０５ａを位置させる場合に比べて、めっき層２０５を安定して形成することができる。
　モールド層２０６は、絶縁膜２０４の一部を覆う樹脂層である。モールド層２０６は、この形態では、第１主面２０１ａの一部も覆っている。モールド層２０６は、半導体層２０１の第１主面２０１ａ側の外周部に位置している。平面視において、モールド層２０６は、半導体層２０１の外周部に沿う矩形環状である。モールド層２０６の内側面は、めっき層２０５の側面２０５ａと直接接触している。モールド層２０６は、半導体層２０１の第１主面２０１ａの上のみに形成され、半導体層２０１の第２主面２０１ｂおよび側面を露出させている。
　モールド層２０６は、たとえば、熱硬化性樹脂（エポキシ樹脂）によって形成されている。モールド層１０６は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層２０６の厚みｔ６は、たとえば、３０μｍ以上１００μｍ以下であるが、１００μｍ以上２００ｍμｍ以下であってもよい。モールド層２０６の上面とめっき層２０５の上面とは面一または実質的に面一になっている。
　次に、半導体装置２００の外周部（言い換えれば、端部）の詳細構成が説明される。図８は、半導体装置２００の外周部の詳細構成を示す図（図７の領域VIIIの詳細を示す断面図）である。
　第１電極層２０２の端部は、絶縁膜２０４によって覆われる。絶縁膜２０４は、具体的には、第１電極層２０２上に位置する第１絶縁膜２０４ｃ、第１絶縁膜２０４ｃ上に位置する第２絶縁膜２０４ｄ、および、第１電極層２０２の下に位置する第３絶縁膜２０４ｅを含む。第３絶縁膜２０４ｅは、より詳細には、第１電極層２０２と半導体層２０１の間に位置している。第１絶縁膜２０４ｃは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第２絶縁膜２０４ｄは、ポリイミド、ＰＢＯなどによって形成される有機膜である。第３絶縁膜２０４ｅは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。
　一般的な半導体装置において、このような絶縁膜２０４は、第１電極層２０２の端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜２０４が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜２０４の劣化は、半導体装置の故障の原因となりうる。
　そこで、半導体装置２００においては、絶縁膜２０４がさらに、モールド層２０６で覆われている。これにより、絶縁膜２０４の劣化が抑制され、半導体装置２００の信頼性が向上される。図８に示されるように、第１電極層２０２の最端部は、第２絶縁膜２０４ｄによって覆われ、第１絶縁膜２０４ｃが省略されている。このような構成により、応力が緩和される。半導体装置２００の製造方法は、半導体装置１００の製造方法と同様であるため、半導体装置２００の製造方法の詳細な説明は省略される。
　第３実施形態では、半導体装置を有する半導体パッケージが説明される。図９および図１０は、第３実施形態に係る半導体パッケージの一例を示す図である。図１０は、図９に示される半導体パッケージ３００の、図９とは反対側から見た場合の内部構造を示す図である。
　半導体パッケージ３００は、いわゆるＴＯ（Transistor Outline）型の半導体パッケージである。半導体パッケージ３００は、パッケージ本体３０１、端子３０２ｄ、端子３０２ｇ、端子３０２ｓ、ボンディングワイヤ３０３ｇ、ボンディングワイヤ３０３ｓおよび半導体装置１００を含む。
　パッケージ本体３０１は、直方体状であり、パッケージ本体３０１の底部からは端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓが突出する。また、パッケージ本体３０１は、半導体装置１００を内蔵する。パッケージ本体３０１は、言い換えれば、半導体装置１００を封止する封止体である。パッケージ本体３０１は、たとえば、エポキシ樹脂によって形成される。パッケージ本体３０１は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されてもよい。
　端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓのそれぞれは、パッケージ本体３０１の底部から突出し、一列並んで配置される。端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓは、たとえば、アルミニウムによってそれぞれ形成される。端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓは、銅などの他の金属材料によってそれぞれ形成されてもよい。
　パッケージ本体３０１の内部において、半導体装置１００に含まれるゲートパッド（第１電極層１０２ｇ上のめっき層１０５）は、ボンディングワイヤ３０３ｇによって端子３０２ｇに電気的に接続される。半導体装置１００に含まれるソースパッド（第１電極層１０２ｓ上のめっき層１０５）は、ボンディングワイヤ３０３ｓによって端子３０２ｓに電気的に接続される。半導体装置１００に含まれるドレイン電極（第２電極層１０３）は、端子３０２ｄのうちパッケージ本体３０１内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。
　半導体パッケージ３００は、半導体装置１００に代えて、半導体装置２００を含んでいてもよい。この場合、半導体パッケージ３００は、２つの端子を含み、パッケージ本体３０１の内部において、半導体装置２００に含まれるアノード（第１電極層２０２）は、ボンディングワイヤなどによって２つの端子の一方に電気的に接続され、カソード（第２電極層２０３）は、２つの端子の他方の、パッケージ本体４０１内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。
　以上説明したような半導体パッケージ３００は、半導体装置１００（または半導体装置２００）を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。
　次に、第３実施形態に係る半導体パッケージの他の例が説明される。図１１は、第３実施形態に係る半導体パッケージの他の例を示す図である。図１１に示される半導体パッケージ４００は、いわゆるＤＩＰ（Dual In-line Package）型の半導体パッケージである。半導体パッケージ４００は、パッケージ本体４０１、複数の端子４０２および半導体装置１００を含む。
　パッケージ本体４０１は、直方体状であり、パッケージ本体４０１からは複数の端子４０２が突出する。また、パッケージ本体４０１は、半導体装置１００を内蔵する。パッケージ本体４０１は、言い換えれば、半導体装置１００を封止する封止体である。パッケージ本体４０１は、たとえば、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成される。
　複数の端子４０２は、パッケージ本体４０１の長辺に沿って並んで配置される。複数の端子４０２は、たとえば、アルミニウムによってそれぞれ形成される。複数の端子４０２は、銅などの他の金属材料によってそれぞれ形成されてもよい。
　パッケージ本体４０１の内部において、半導体装置１００に含まれるゲートパッド（第１電極層１０２ｇ上のめっき層１０５）、ソースパッド（第１電極層１０２ｓ上のめっき層１０５）、および、ドレイン電極（第２電極層１０３）のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続される。半導体パッケージ４００は、複数の半導体装置１００を含んでいてもよい。つまり、パッケージ本体４０１は、複数の半導体装置１００を内蔵してもよい。
　また、半導体パッケージ４００は、半導体装置１００に代えて、または、半導体装置１００に加えて、半導体装置２００を含んでいてもよい。この場合、パッケージ本体４０１の内部において、半導体装置２００に含まれるアノード（第１電極層２０２）、および、カソード（第２電極層２０３）のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続される。
　以上説明したような半導体パッケージ４００は、半導体装置１００（または半導体装置２００）を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。
　上述のように半導体パッケージ３００または半導体パッケージ４００に含まれる端子と半導体装置１００（または半導体装置２００）との電気的な接続にはボンディングワイヤが用いられる。ボンディングワイヤがアルミニウムからなるワイヤである場合、図１２に示すように、めっき層１０５上にニッケル層が形成されていることが好ましい。図１２は、めっき層１０５上にニッケル層が形成された構造を有する半導体装置１００の断面図である。
　図１２では、ボンディングワイヤの一例として、ボンディングワイヤ３０３ｇ、および、ボンディングワイヤ３０３ｓも合わせて図示されている。ニッケル層１０７は、めっき層１０５を形成する金属材料とは異なる金属材料で形成された金属層の一例である。図示されないが、半導体装置２００についても同様に、めっき層２０５上にニッケル層が形成されてもよい。
　また、図１３に示すように、めっき層１０５は、銅からなる第１めっき層１０５１とニッケルからなる第２めっき層１０５２とから構成されてもよい。図１３は、２層構造のめっき層を含む半導体装置１００の断面図である。これにより、図１２の例のように追加のニッケル層を形成する必要がなくなる。図１３の例では、第２めっき層１０５２の上面とモールド層の上面が面一となる。
　また、図１２や図１３の例では、アルミニウムからなるボンディングワイヤとの接合部分であるめっき層１０５の最表面にニッケル層が形成されているが、めっき層１０５の最表面には、ニッケル層に代えてその他の層構成が形成されてもよい。たとえば、めっき層１０５の最表面は、ニッケル層上にパラジウム層を形成した２層構造（つまり、ＮｉＰｄ層）であってもよい。
　また、めっき層１０５の最表面は、このパラジウム層上にさらに他の金属層が形成された３層構造（たとえば、ＮｉＰｄＡｕ層）であってもよい。このようなＮｉＰｄ層およびＮｉＰｄＡｕ層は、ソースパッドとして機能するめっき層１０５にボンディングワイヤが接合される場合に限らず、ソースパッドとして機能するめっき層１０５に外部端子が銀焼結によって接合される場合にも好適である。
　半導体装置１００（または半導体装置２００）を含む半導体パッケージの形態は、半導体パッケージ３００および半導体パッケージ４００のような形態に制限されない。半導体パッケージとしては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad Flat Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、または、ＳＯＪ（Small Outline J-leaded Package）が採用されてもよい。また、半導体パッケージとしてこれらに類する種々の半導体パッケージが採用されてもよい。
　以上説明したように、半導体装置１００は、半導体層１０１、第１電極層１０２、第２電極層１０３、めっき層１０５およびモールド層１０６を含む。半導体層１０１は、第１主面１０１ａ、および、第１主面１０１ａと背向する第２主面１０１ｂを有する。第１電極層１０２は、第１主面１０１ａに形成されている。第２電極層１０３は、第２主面１０１ｂに形成されている。絶縁膜１０４は、第１電極層１０２の端部を覆っている。めっき層１０５は、第１電極層１０２の端部以外の少なくとも一部を覆っている。モールド層１０６は、絶縁膜１０４を覆っている。
　この半導体装置１００によれば、第１電極層１０２の端部を覆う絶縁膜１０４がさらにモールド層１０６で覆われているので、絶縁膜１０４の劣化を抑制することができる。つまり、半導体装置１００は、信頼性が向上された半導体装置である。
　たとえば、平面視において、モールド層１０６は、半導体層１０１の外周部に沿う環状である。このような半導体装置１００は、半導体層１０１の外周部がモールド層１０６で覆われることで、信頼性がさらに向上される。たとえば、めっき層１０５の表面と、モールド層１０６の表面とは面一である。このような半導体装置１００は、半導体層１０１の第１主面１０１ａ側に樹脂材料１０６ａを塗布または印刷した後、めっき層１０５が露出するまで研削することで製造することができる。
　たとえば、めっき層１０５とモールド層１０６は、直接接触している。このような半導体装置１００は、めっき層１０５をモールド層１０６の支持体として使用することができる。たとえば、半導体層１０１は、ＳｉＣによって形成される。このような半導体装置１００は、比較的高い絶縁破壊電界強度を得ることができる。
　たとえば、半導体装置１００は、トランジスタとして機能してもよい。この場合、第２電極層１０３は、トランジスタのドレイン電極であってもよい。この場合、第１電極層１０２は、トランジスタのソース電極およびトランジスタのゲート電極を含んでいてもよい。第１電極層１０２において、ゲート電極は、ソース電極から絶縁されている。このような半導体装置１００は、トランジスタとして機能することができる。
　たとえば、半導体装置２００は、第１電極層２０２をアノード、第２電極層２０３をカソードとするショットキーバリアダイオードとして機能する。このような半導体装置１００は、ショットキーバリアダイオードとして機能することができる。たとえば、半導体層１０１の側面と、モールド層１０６の側面とは面一である。このような半導体装置１００は、半導体層１０１およびモールド層１０６を同時に切断することで製造することができる。
　たとえば、めっき層１０５の表面には、めっき層１０５を形成する金属材料と異なる金属材料で形成されたニッケル層１０７が形成される。ニッケル層１０７は、金属層の一例である。このような半導体装置１００は、めっき層１０５の表面にボンディングワイヤの接合に適したニッケル層１０７が形成されることで、容易にボンディングワイヤの接合が可能である。
　半導体装置１００の製造方法は、第１～第５工程を含む。第１工程では、半導体層１０１の第１主面１０１ａに第１電極層１０２が形成される。第２工程では、半導体層１０１の、第１主面１０１ａと背向する第２主面１０１ｂに第２電極層１０３が形成される。第３工程では、第１電極層１０２の端部を覆う絶縁膜１０４が形成される。第４工程では、第１電極層１０２の端部以外の少なくとも一部を覆うめっき層１０５が形成される。第５工程では、絶縁膜１０４を覆うモールド層１０６が形成される。この製造方法によれば、信頼性が向上された半導体装置１００を製造することができる。
　たとえば、絶縁膜１０４を覆うモールド層１０６を形成する工程（第５工程）は、めっき層１０５を覆うようにモールド層１０６を形成する工程、および、めっき層１０５が露出するようにモールド層１０６の表面を研削する工程を含む。この製造方法によれば、めっき層１０５が露出するまでモールド層１０６の表面を研削することにより、半導体装置１００を製造することができる。
　上記実施形態では、ゲートパッドとして機能するめっき層１０５とソースパッドとして機能するめっき層１０５が上面に設けられた半導体装置の例（半導体装置１００）が説明された。ここで、半導体装置は、電流センス用のパッドとして機能するめっき層１０５、および、温度センス用のパッドとして機能するめっき層１０５をさらに含んでいてもよい。図１４は、このような構造を有する一変形例に係る半導体装置の平面図である。
　図１４に示すように、半導体装置１００ａは、ゲートパッド１０５ｇ（ゲートパッドとして機能するめっき層１０５。以下同様）、および、ソースパッド１０５ｓに加えて、電流センス用パッド１０５ｃ（パッド電極）、および、一対の温度センス用パッド１０５ｔ（パッド電極）を含む。
　半導体装置１００ａは、互いに分離された複数の分離部分を有する第１電極層１０２ｓを含む。電流センス用パッド１０５ｃは、半導体装置１００ａに含まれる第１電極層１０２ｓの一部を分離した部分（分離部分）に接続されるめっき層である。半導体装置１００ａにそれぞれ含まれるソースパッド１０５ｓおよび第２電極層１０３の間に電流が流れているときには、電流センス用パッド１０５ｃおよび第２電極層１０３の間に上記電流よりも小さい電流が流れる。このような電流をモニタすることにより、電流の増加を検知することができる。
　半導体装置１００ａは、半導体層１０１の第１主面１０１ａに設けられたダイオード（感温ダイオード）を含む。一対の温度センス用パッド１０５ｔの一方は、半導体装置１００ａに含まれるダイオード（感温ダイオード）のアノードに電気的に接続されるめっき層である。一対の温度センス用パッド１０５ｔの他方は、前記ダイオード（感温ダイオード）のカソードに電気的に接続されるめっき層である。一対の温度センス用パッド１０５ｔ間の電圧の大きさによって、半導体装置１００ａの温度を検知することができる。
　以上説明したように、本発明は、電流センス用パッド１０５ｃ、および、一対の温度センス用パッド１０５ｔを含む半導体装置１００ａとして実現することもできる。本発明は、電流センス用パッド１０５ｃ、および、一対の温度センス用パッド１０５ｔの少なくとも一方を含む半導体装置として実現されてもよい。
　上記実施形態では、モールド層１０６と半導体層１０１とがダイシングブレードによって同時に切断される例が説明されたが、本発明はこれに限られない。たとえば、２段階のダイシング工程が組み合わされてもよい。図１５Ａ～図１５Ｃは、このような２段階のダイシング工程を有する一変形例に係るダイシング工程を説明するための断面図である。
　まず、図１５Ａに示されるように第１幅ｗ１を有する第１ダイシングブレードＤＢ１によって、モールド層１０６の全部および半導体層１０１の一部が切断される。その後、図１５Ｂに示されるように、第１ダイシングブレードＤＢ１と同一の回転軸を有し、第１幅ｗ１よりも小さい第２幅ｗ２を有する第２ダイシングブレードＤＢ２によって、半導体基板１０１ｃの全部が切断される。図１５Ｃに示されるように、この方法により個片化された半導体装置１００ｂは、半導体層１０１の側面よりもモールド層１０６の側面が内側に位置し、モールド層１０６および半導体層１０１の境界部の近傍において、段差を有する。
　ウエハの上下を逆にしてダイシングが行われてもよい。すなわち、半導体基板１０１ｃの裏面（カーボン面）が上側にある状態でダイシングが行われてもよい。ダイシングブレードの回転方向はカーボン面からシリコン面に向かって切断する方向とすることが好ましい。図１６Ａ～図１６Ｃは、このような２段階のダイシング工程を有する他の変形例に係るダイシング工程を説明するための断面図である。
　まず、図１６Ａに示されるように、第１幅ｗ１を有する第１ダイシングブレードＤＢ１によって、半導体層１０１の全部およびモールド層１０６の一部が切断される。その後、図１６Ｂに示されるように、第１ダイシングブレードＤＢ１と同一の回転軸を有し、第１幅ｗ１よりも小さい第２幅ｗ２を有する第２ダイシングブレードＤＢ２によって、モールド層１０６の全部が切断される。図１６Ｃに示されるように、この方法により個片化された半導体装置１００ｃは、モールド層１０６ｃの側面よりも半導体層１０１の側面が内側に位置し、モールド層１０６および半導体層１０１の境界部の近傍において、段差を有する。
　図１５Ａ～図１５Ｃに示される２段階のダイシング工程、および、図１６Ａ～図１６Ｃに示される２段階のダイシング工程は、トランジスタとして機能する半導体装置だけでなく、ショットキーバリアダイオードとして機能する半導体装置にも適用可能である。
　以上、実施形態に係る半導体装置について説明したが、本発明は、上記実施形態に限定されない。たとえば、上記実施形態において説明に用いられた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。
　また、上記実施形態では、半導体装置に含まれる構成要素の主たる材料が例示されたが、半導体装置に含まれる積層構造の各層には、上記実施形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部および辺は直線的に記載されているが、製造上の理由などにより、角部および辺が丸みを帯びたものも本発明に含まれる。また、上記実施形態において説明された導電型を逆転させた構造を有する半導体装置も本発明に含まれる。
　以上、１つまたは複数の態様に係る半導体装置が、実施形態に基づいて説明されたが、本発明は、これらの実施形態に限定されない。本発明の主旨を逸脱しない限り、当業者が想到し得る各種変形が実施形態に施された形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本発明の範囲内に含まれる。
　また、上記の各実施形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。たとえば、上記実施形態では、ＳｉＣ基板を用いたパワー半導体装置が説明されたが、本発明は、Ｓｉ基板を用いたパワー半導体装置（ＩＧＢＴまたはＭＯＳＦＥＴ）にも適用可能である。本発明は、産業上の利用可能性として半導体装置、および、半導体パッケージ等に適用できる。
　以下、この明細書および図面から抽出される特徴の例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下では、信頼性が向上された半導体装置を提供する。
　［Ａ１］第１主面（１０１ａ、２０１ａ）、及び、前記第１主面（１０１ａ、２０１ａ）と背向する第２主面（１０１ｂ、２０１ｂ）を有する半導体層（１００、２０１）と、前記第１主面（１０１ａ、２０１ａ）に形成された第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）と、前記第２主面（１０１ｂ、２０１ｂ）に形成された第２電極層（１０３、２０３）と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の端部を覆う絶縁膜（１０４、２０４）と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の前記端部以外の少なくとも一部を覆うめっき層（１０５、２０５）と、前記絶縁膜（１０４、２０４）を覆うモールド層（１０６、２０６）とを備える、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ２］平面視において、前記モールド層（１０６、２０６）は、前記半導体層（１００、２０１）の外周部に沿う環状である、Ａ１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ３］前記めっき層（１０５、２０５）の表面と、前記モールド層（１０６、２０６）の表面とは面一であるＡ１またはＡ２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ４］前記めっき層（１０５、２０５）と前記モールド層（１０６、２０６）は、直接接触する、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ５］前記半導体層（１００、２０１）は、ＳｉＣによって形成される、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ６］前記半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）は、トランジスタとして機能し、前記第２電極層（１０３、２０３）は、前記トランジスタのドレイン電極（４０）であり、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）には、前記トランジスタのソース電極（１０２ｓ）、及び、前記ソース電極（１０２ｓ）と絶縁された前記トランジスタのゲート電極（１０２ｇ）が含まれる、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ７］前記半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）は、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）をアノード、前記第２電極層（１０３、２０３）をカソードとするショットキーバリアダイオードとして機能するＡ１～Ａ６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ８］前記半導体層（１００、２０１）の側面と、前記モールド層（１０６、２０６）の側面とは面一である、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ９］前記めっき層（１０５、２０５）の表面には、前記めっき層（１０５、２０５）を形成する金属材料と異なる金属材料で形成された金属層が形成される、Ａ１～Ａ８のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ａ１０］半導体層（１００、２０１）の第１主面（１０１ａ、２０１ａ）に第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）を形成する工程と、前記半導体層（１００、２０１）の、前記第１主面（１０１ａ、２０１ａ）と背向する第２主面（１０１ｂ、２０１ｂ）に第２電極層（１０３、２０３）を形成する工程と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の端部を覆う絶縁膜（１０４、２０４）を形成する工程と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の前記端部以外の少なくとも一部を覆うめっき層（１０５、２０５）を形成する工程と、前記絶縁膜（１０４、２０４）を覆うモールド層（１０６、２０６）を形成する工程とを備える、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）の製造方法。
　［Ａ１１］前記絶縁膜（１０４、２０４）を覆う前記モールド層（１０６、２０６）を形成する工程は、前記めっき層（１０５、２０５）を覆うよう前記にモールド層（１０６、２０６）を形成する工程と、前記めっき層（１０５、２０５）が露出するように前記モールド層（１０６、２０６）の表面を研削する工程とを含む、Ａ１０に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）の製造方法。
　［Ｂ１］主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置された主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の一部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）を部分的に被覆する絶縁膜（１０４、２０４）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）を露出させるように前記絶縁膜（１０４、２０４）を被覆するモールド層（１０６、２０６）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）に電気的に接続されるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の上に配置されたパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ２］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記モールド層（１０６、２０６）に接している、Ｂ１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ３］前記絶縁膜（１０４、２０４）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記モールド層（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記絶縁膜（１０４、２０４）を挟んで前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置されている、Ｂ１またはＢ２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ４］前記モールド層（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記絶縁膜（１０４、２０４）を部分的に露出させ、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）、前記絶縁膜（１０４、２０４）および前記モールド層（１０６、２０６）に接している、Ｂ３に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ５］前記絶縁膜（１０４、２０４）は、前記主面（１０１ａ、２０１ａ）の周縁から内方に間隔を空けて前記主面（１０１ａ、２０１ａ）を被覆し、前記モールド層（１０６、２０６）は、前記主面（１０１ａ、２０１ａ）の周縁部を被覆している、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ６］前記モールド層（１０６、２０６）は、平面視において前記主面（１０１ａ、２０１ａ）の内方部を取り囲む環状に形成されている、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ７］前記半導体層（１０１、２０１）は、側面を含み、前記モールド層（１０６、２０６）は、前記半導体層（１０１、２０１）の前記側面に連なるモールド側面を有している、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ８］前記半導体層（１０１、２０１）の前記側面は、研削面からなり、前記モールド層（１０６、２０６）の前記モールド側面は、研削面からなる、Ｂ７に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ９］前記モールド層（１０６、２０６）は、前記主面（１０１ａ、２０１ａ）に沿って延びるモールド主面を有している、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１０］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記モールド層（１０６、２０６）の前記モールド主面に連なる電極面を有している、Ｂ９に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１１］前記モールド層（１０６、２０６）の前記モールド主面は、研削面からなり、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）の前記電極面は、研削面からなる、Ｂ１０に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１２］前記モールド層（１０６、２０６）は、前記絶縁膜（１０４、２０４）よりも厚く、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記絶縁膜（１０４、２０４）よりも厚い、Ｂ１～Ｂ１１のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１３］前記絶縁膜（１０４、２０４）は、感光性樹脂を含み、前記モールド層（１０６、２０６）は、熱硬化性樹脂を含む、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１４］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、めっき層を含む、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１５］前記半導体層（１０１、２０１）は、ワイドバンドギャップ半導体を含む、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１６］前記半導体層（１０１、２０１）は、ＳｉＣを含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１７］主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置された主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆する感光性樹脂層（１０４、２０４）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記感光性樹脂層（１０４、２０４）を挟んで前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆する熱硬化性樹脂層（１０６、２０６）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置されたパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１８］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記熱硬化性樹脂層（１０６、２０６）に接するように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の上に配置され、前記熱硬化性樹脂層（１０６、２０６）から露出した電極面を有している、Ｂ１７に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ１９］前記熱硬化性樹脂層（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記感光性樹脂層（１０４、２０４）を部分的に露出させ、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）、前記感光性樹脂層（１０４、２０４）および前記熱硬化性樹脂層（１０６、２０６）に接している、Ｂ１７またはＢ１８に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
　［Ｂ２０］前記半導体層（１０１、２０１）は、ＳｉＣを含む、Ｂ１７～Ｂ１９のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。
１００　　半導体装置
１００ａ　半導体装置
１００ｂ　半導体装置
１００ｃ　半導体装置
１０１　　半導体層
１０１ａ　第１主面（主面）
１０２　　第１電極層（主面電極）
１０２ｇ　第１電極層（主面電極）
１０２ｓ　第１電極層（主面電極）
１０４　　絶縁膜（感光性樹脂層）
１０５　　めっき層（パッド電極）
１０５ｃ　電流センス用パッド（パッド電極）
１０５ｇ　ゲートパッド（パッド電極）
１０５ｓ　ソースパッド（パッド電極）
１０５ｔ　温度センス用パッド（パッド電極）
１０６　　モールド層（熱硬化性樹脂層）
２００　　半導体装置
２０１　　半導体層
２０１ａ　第１主面（主面）
２０２　　第１電極層（主面電極）
２０４　　絶縁膜（感光性樹脂層）
２０５　　めっき層（パッド電極）
２０６　　モールド層（熱硬化性樹脂層）

Claims (20)

  1. 　主面を有する半導体層と、
    　前記主面の上に配置された主面電極と、
    　前記主面電極の一部を露出させるように前記主面電極を部分的に被覆する絶縁膜と、
    　前記主面電極を露出させるように前記絶縁膜を被覆するモールド層と、
    　前記主面電極に電気的に接続されるように前記主面電極の上に配置されたパッド電極と、を含む、半導体装置。
  2. 　前記パッド電極は、前記モールド層に接している、請求項１に記載の半導体装置。
  3. 　前記絶縁膜は、前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆し、
    　前記モールド層は、前記主面電極の内方部を露出させるように前記絶縁膜を挟んで前記主面電極の周縁部を被覆し、
    　前記パッド電極は、前記主面電極の内方部の上に配置されている、請求項１または２に記載の半導体装置。
  4. 　前記モールド層は、前記主面電極の内方部側において前記絶縁膜を部分的に露出させ、
    　前記パッド電極は、前記主面電極の内方部側において前記主面電極、前記絶縁膜および前記モールド層に接している、請求項３に記載の半導体装置。
  5. 　前記絶縁膜は、前記主面の周縁から内方に間隔を空けて前記主面を被覆し、
    　前記モールド層は、前記主面の周縁部を被覆している、請求項１～４のいずれか一項に記載の半導体装置。
  6. 　前記モールド層は、平面視において前記主面の内方部を取り囲む環状に形成されている、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記半導体層は、側面を含み、
    　前記モールド層は、前記半導体層の前記側面に連なるモールド側面を有している、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　前記半導体層の前記側面は、研削面からなり、
    　前記モールド層の前記モールド側面は、研削面からなる、請求項７に記載の半導体装置。
  9. 　前記モールド層は、前記主面に沿って延びるモールド主面を有している、請求項１～８のいずれか一項に記載の半導体装置。
  10. 　前記パッド電極は、前記モールド層の前記モールド主面に連なる電極面を有している、請求項９に記載の半導体装置。
  11. 　前記モールド層の前記モールド主面は、研削面からなり、
    　前記パッド電極の前記電極面は、研削面からなる、請求項１０に記載の半導体装置。
  12. 　前記モールド層は、前記絶縁膜よりも厚く、
    　前記パッド電極は、前記絶縁膜よりも厚い、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記絶縁膜は、感光性樹脂を含み、
    　前記モールド層は、熱硬化性樹脂を含む、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 　前記パッド電極は、めっき層を含む、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 　前記半導体層は、ワイドバンドギャップ半導体を含む、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記半導体層は、ＳｉＣを含む、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　主面を有する半導体層と、
    　前記主面の上に配置された主面電極と、
    　前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆する感光性樹脂層と、
    　前記主面電極の内方部を露出させるように前記感光性樹脂層を挟んで前記主面電極の周縁部を被覆する熱硬化性樹脂層と、
    　前記主面電極の内方部の上に配置されたパッド電極と、を含む、半導体装置。
  18. 　前記パッド電極は、前記熱硬化性樹脂層に接するように前記主面電極の上に配置され、前記熱硬化性樹脂層から露出した電極面を有している、請求項１７に記載の半導体装置。
  19. 　前記熱硬化性樹脂層は、前記主面電極の内方部側において前記感光性樹脂層を部分的に露出させ、
    　前記パッド電極は、前記主面電極の内方部側において前記主面電極、前記感光性樹脂層および前記熱硬化性樹脂層に接している、請求項１７または１８に記載の半導体装置。
  20. 　前記半導体層は、ＳｉＣを含む、請求項１７～１９のいずれか一項に記載の半導体装置。
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