JP7495583B2 - 半導体装置 - Google Patents

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Description

この出願は、２０２０年９月１７日に日本国特許庁に提出された特願２０２０－１５６３４３号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
特許文献１は、ＳｉＣ基板を含む半導体装置に関する技術を開示している。
米国特許出願公開第２０１５／２９５０７９号明細書
一実施形態は、電極に起因するデザインルールを緩和できる半導体装置を提供する。
一実施形態は、主面を有する半導体層と、前記半導体層に形成されたスイッチング素子と、前記主面の上に配置され、前記スイッチング素子に電気的に接続された第１電極と、前記第１電極から間隔を空けて前記主面の上に配置され、前記スイッチング素子に電気的に接続された第２電極と、平面視において前記第１電極に重なる部分、および、前記第２電極に重なる部分を有し、前記第１電極に電気的に接続された第１端子電極と、平面視において前記第２電極に重なる部分を有し、前記第２電極に電気的に接続された第２端子電極と、を含む、半導体装置を提供する。
一実施形態は、主面を有する半導体層と、前記半導体層に形成され、メイン電流を生成するメイン素子と、前記半導体層において前記メイン素子とは異なる領域に形成され、前記メイン電流を監視するモニタ電流を生成するセンス素子と、前記主面の上に配置され、前記メイン素子に電気的に接続された第１電極と、前記第１電極から間隔を空けて前記主面の上に配置され、前記メイン素子に電気的に接続された第２電極と、前記第１電極および前記第２電極から間隔を空けて前記主面の上に配置され、前記センス素子に電気的に接続された第３電極と、前記第１電極の上で前記第１電極に電気的に接続された第１端子電極と、前記第２電極の上で前記第２電極に電気的に接続された第２端子電極と、平面視において前記第３電極に重なる部分、および、前記第２電極に重なる部分を有し、前記第３電極に電気的に接続された第３端子電極と、を含む、半導体装置を提供する。
一実施形態は、主面を有する半導体層と、前記半導体層に形成されたスイッチング素子と、前記半導体層において前記スイッチング素子とは異なる領域に形成されたダイオードと、前記主面の上に配置され、前記スイッチング素子に電気的に接続された第１電極と、前記第１電極から間隔を空けて前記主面の上に配置され、前記スイッチング素子に電気的に接続された第２電極と、前記第１電極の上で前記第１電極に電気的に接続された第１端子電極と、前記第２電極の上で前記第２電極に電気的に接続された第２端子電極と、平面視において前記ダイオードに重なる部分、および、前記第２電極に重なる部分を有し、前記ダイオードに電気的に接続された極性端子電極と、を含む、半導体装置を提供する。
一実施形態は、ＳｉＣを含み、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層に形成された縦型トランジスタと、前記第１主面の上に配置された第１電極と、前記第１電極から間隔を空けて前記第１主面の上に配置された第２電極と、平面視において少なくとも一部が前記第１電極に重なるように前記第１電極に対して前記半導体層とは反対側に配置され、前記第１電極に電気的に接続された第１電極パッドと、前記第２主面の上に配置された電極と、を含み、前記第１電極パッドは、平面視において前記第２電極の一部に重なっている、半導体装置を提供する。
一実施形態は、ＳｉＣを含み、一方側の第１主面および他方側の第２主面を有し、縦型トランジスタを含む半導体層を用意する工程と、前記第１主面の上に間隔を空けて第１電極および第２電極を形成する工程と、平面視において少なくとも一部が前記第１電極に重なり、前記第１電極に電気的に接続されるように前記第１電極に対して前記半導体層とは反対側の位置に第１電極パッドを形成する工程と、を含み、前記第１電極パッドの形成工程において、前記第２電極の一部に重なる前記第１電極パッドが形成される、半導体装置の製造方法を提供する。
上述のまたはさらに他の目的、特徴および効果は、添付図面を参照して述べられる実施形態の説明により明らかにされる。
図１は、実施形態１に係る半導体装置の要部を示す断面図である。 図２は、図１に示す半導体装置の他の要部を示す断面図である。 図３は、図１に示す半導体装置の平面図である。 図４は、図２に示すIV-IV線の位置から見た平面図である。 図５は、図２に示すV-V線の位置から見た平面図である。 図６は、図２に示すVI-VI線の位置から見た平面図である。 図７は、図３の平面図から保護絶縁層を除いた平面図である。 図８は、ゲートパッドに対する貫通孔のレイアウト例を示す平面図である。 図９は、ゲートパッドに対する貫通孔の他のレイアウト例を示す平面図である。 図１０は、主面ゲート電極および主面ソース電極の他のレイアウト例を示す平面図である。 図１１は、主面ゲート電極および主面ソース電極のさらに他のレイアウト例を示す平面図である。 図１２は、図２に示す半導体装置の外周部を示す拡大断面図である。 図１３Ａは、図２に示す半導体装置の製造方法の一例を示す断面図である。 図１３Ｂは、図１３Ａの後の工程を示す断面図である。 図１３Ｃは、図１３Ｂの後の工程を示す断面図である。 図１３Ｄは、図１３Ｃの後の工程を示す断面図である。 図１３Ｅは、図１３Ｄの後の工程を示す断面図である。 図１４は、図２に示す半導体装置の外周部の変形例を示す拡大断面図である。 図１５は、実施形態２に係る半導体装置の断面図である。 図１６は、図１５に示す半導体装置の平面図である。 図１７は、図１６の平面図から保護絶縁層を除いた平面図である。 図１８は、図１５に示すXVIII-XVIII線の位置から見た平面図である。 図１９は、図１５に示す半導体装置の変形例を示す平面図である。 図２０は、図１９に示す半導体装置の電極上面の平面図である。 図２１は、実施形態３に係る半導体装置の断面図である。 図２２は、図２１に示す半導体装置の平面図である。 図２３は、図２２の平面図から保護絶縁層を除いた平面図である。 図２４は、図２１に示すXXIV-XXIV線の位置から見た平面図である。 図２５は、図２１に示す半導体装置の変形例を示す平面図である。 図２６は、図２５に示す半導体装置の電極上面の平面図である。 図２７は、図２１に示す半導体装置の他の変形例を示す平面図である。 図２８は、図２７に示す半導体装置の電極上面の平面図である。 図２９は、実施形態４に係る半導体パッケージの一例の正面図である。 図３０は、図２９に示す半導体パッケージの一例を示す背面図である。 図３１は、図２９に示す半導体パッケージの別の一例の正面図である。 図３２は、ゲートパッドおよびソースパッドをそれぞれ被覆するめっき層が形成された形態を有する半導体装置の断面図である。
以下に説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ステップ、ステップの順序等は、一例であり、本発明を限定する主旨ではない。また、以下の実施形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
添付図面は、模式図であり、必ずしも厳密に図示されたものではない。たとえば、添付図面の間において縮尺等は必ずしも一致しない。添付図面において、実質的に同一の構成については同一の符号が付され、重複する説明は省略または簡略化される。
本明細書において、垂直、水平等の要素間の関係性を示す用語、矩形等の要素の形状を示す用語、および、数値範囲は、いずれも厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。たとえば、多角形または多角柱の形状において、頂点は丸みを帯びていてもよい。
本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される。たとえば、半導体層の第１主面側を上側（上方）とし、第２主面側を下側（下方）として説明される。半導体装置（縦型トランジスタ）の実使用時には、第１主面側が下側（下方）であり、第２主面側が上側（上方）であってもよい。むろん、半導体装置（縦型トランジスタ）は、第１主面および第２主面が水平面に対して傾斜または直交する姿勢で使用されてもよい。
「上方」および「下方」という用語は、さらに、２つの構成要素が別の構成要素を挟んで上下方向に離間して配置された場合のみならず、２つの構成要素が互いに密着するように上下方向に配置された場合にも適用される。
本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、３次元直交座標系の３軸を示している。本明細書において、「積層方向」は、半導体層の主面に直交する方向を意味する。本明細書において、「平面視」は、半導体層の第１主面に対して垂直な方向から見たときのことをいう。
図１は、実施形態１に係る半導体装置に含まれる縦型トランジスタの断面図である。図１では、図面の見やすさの観点から、半導体層１０の断面を表す網掛けを付していない。図１を参照して、半導体装置１は、スイッチングデバイスの一例であり、縦型トランジスタ２（スイッチング素子）を含む。縦型トランジスタ２は、たとえば、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。
半導体装置１は、半導体層１０、ゲート電極２０、ソース電極３０およびドレイン電極４０を含む。半導体層１０は、直方体形状のチップ状に形成されている。半導体層１０は、一方側の第１主面１１および他方側の第２主面１２を有している。半導体層１０は、ＳｉＣ（炭化シリコン）を主成分として含む。具体的には、半導体層１０は、ＳｉＣ単結晶を含むｎ型（第１導電型）のＳｉＣ半導体層である。
ＳｉＣ単結晶は、４Ｈ－ＳｉＣ単結晶であってもよい。第１主面１１は、ＳｉＣ結晶のシリコンが露出するシリコン面（（０００１）面）であってもよい。第２主面１２は、ＳｉＣ結晶のカーボンが露出するカーボン面（（０００－１）面）であってもよい。半導体層１０は、４Ｈ－ＳｉＣ単結晶の（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有していてもよい。オフ角は、０°以上４°以下であってもよい。
オフ角は、０°を超えて４°未満であってもよい。オフ角は、２°または４°であってもよい。オフ角は、２°±０．２°の範囲、または、４°±０．４°の範囲に設定されてもよい。ｘ軸方向は［１１－２０］方向であり、ｙ軸方向は［１－１００］方向であってもよい。むろん、ｘ軸方向は、［１－１００］方向であり、ｙ軸方向は［１１－２０］方向であってもよい。
半導体層１０は、ｎ型の半導体基板１３およびｎ型のエピタキシャル層１４を含む積層構造を有している。半導体基板１３は、ＳｉＣ単結晶を含む。半導体基板１３の下面が第２主面１２である。エピタキシャル層１４は、半導体基板１３の上面に積層されている。エピタキシャル層１４は、ＳｉＣ単結晶を含むｎ型のＳｉＣ半導体層である。エピタキシャル層１４の上面が第１主面１１である。
半導体基板１３のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。本明細書において「不純物濃度」は、不純物濃度のピーク値を意味する。エピタキシャル層１４のｎ型不純物濃度は、半導体基板１３のｎ型不純物濃度未満であることが好ましい。エピタキシャル層１４のｎ型不純物濃度は、１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。半導体基板１３は、ｎ＋型のドレイン領域として設けられている。エピタキシャル層１４は、ｎ－型のドレインドリフト領域として設けられている。
半導体基板１３の厚さは、１μｍ以上１０００μｍ未満であってもよい。半導体基板１３の厚さは、５μｍ以上、２５μｍ以上、５０μｍ以上、または、１００μｍ以上のいずれかであってもよい。半導体基板１３の厚さは、７００μｍ以下、５００μｍ以下、４００μｍ以下、３００μｍ以下、２５０μｍ以下、２００μｍ以下、１５０μｍ以下、または、１００μｍ以下のいずれかであってもよい。縦型トランジスタ２では半導体層１０の積層方向（すなわち、厚さ方向）に電流が流れる。したがって、半導体基板１３の厚さ低減することにより、電流経路の短縮によって抵抗値を低減できる。
エピタキシャル層１４の厚さは、１μｍ以上１００μｍ以下であってもよい。エピタキシャル層１４の厚さは、５μｍ以上、１０μｍ以上、または、５０μｍ以下のいずれかであってもよい。エピタキシャル層１４の厚さは、４０μｍ以下、３０μｍ以下、２０μｍ以下、１５μｍ以下、または、１０μｍ以下のいずれかであってもよい。エピタキシャル層１４の厚さは、半導体基板１３の厚さ未満であることが好ましい。
図１を参照して、半導体装置１は、ｐ型（第２導電型）のボディ領域１６、複数のトレンチゲート構造２１、複数のトレンチソース構造３１、ｎ型のソース領域１７およびｐ型のコンタクト領域１８を含む。ボディ領域１６は、半導体層１０の第１主面１１の表層部分に設けられたｐ－型の半導体領域である。ボディ領域１６は、エピタキシャル層１４の表層部分に形成されている。ボディ領域１６のｐ型不純物濃度は、１．０×１０１６ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。
複数のトレンチゲート構造２１は、平面視においてｘ軸方向に間隔を空けて第１主面１１に配列され、ｙ軸方向に延びる帯状にそれぞれ形成されている。複数のトレンチゲート構造２１は、第１主面１１からボディ領域１６を貫通するように形成されている。複数のトレンチゲート構造２１は、半導体基板１３から第１主面１１側に間隔を空けてエピタキシャル層１４内に形成されている。
各トレンチゲート構造２１は、ゲートトレンチ２２、ゲート絶縁層２３およびゲート電極２０を含む。ゲートトレンチ２２は、第１主面１１を第２主面１２側に向けて掘り下げることによって形成されている。ゲートトレンチ２２は、ｘｚ断面において矩形の断面形状を有し、ｙ軸方向に帯状に延びる凹部（溝部）として形成されている。
ゲートトレンチ２２は、長手方向（ｙ軸方向）にミリメートルオーダの長さを有していてもよい。ゲートトレンチ２２の長さは、１ｍｍ以上１０ｍｍ以下であってもよい。ゲートトレンチ２２の長さは、２ｍｍ以上５ｍｍ以下であってもよい。単位面積当たりの１つまたは複数のゲートトレンチ２２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。
ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂに沿って膜状に形成されている。ゲート絶縁層２３は、ゲートトレンチ２２の内部において凹状の空間を区画している。ゲート絶縁層２３は、酸化シリコン、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。
ゲート絶縁層２３の厚さは、０．０１μｍ以上０．５μｍ以下であってもよい。ゲート絶縁層２３の厚さは、均一であってもよく、部位によって異なっていてもよい。ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａを被覆する側壁部分２３ａ、および、ゲートトレンチ２２の底壁２２ｂを被覆する底壁部分２３ｂを含む。底壁部分２３ｂの厚さは、側壁部分２３ａの厚さを超えていてもよい。
底壁部分２３ｂの厚さは、０．０１μｍ以上０．２μｍ以下であってもよい。側壁部分２３ａの厚さは、０．０５μｍ以上０．５μｍ以下であってもよい。ゲート絶縁層２３は、ゲートトレンチ２２の外側で第１主面１１を被覆する被覆部分を含んでもよい。被覆部分の厚さは、側壁部分２３ａの厚さを超えていてもよい。
ゲート電極２０は、ゲート絶縁層２３を挟んでゲートトレンチ２２内に埋め込まれている。つまり、ゲート電極２０は、ゲート絶縁層２３によって区画された凹状の空間に埋め込まれている。ゲート電極２０は、非金属導体および金属のうちの少なくとも一方を含んでいてもよい。ゲート電極２０は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンおよび窒化チタン（導電性金属窒化物）のうちの少なくとも一種を含んでもよい。
トレンチゲート構造２１のアスペクト比は、０．２５以上１５．０以下であってもよい。トレンチゲート構造２１のアスペクト比は、トレンチゲート構造２１の幅（ｘ軸方向の長さ）に対するトレンチゲート構造２１の深さ（ｚ軸方向の長さ）の比によって定義される。ゲートトレンチ２２のアスペクト比は、トレンチゲート構造２１のアスペクト比と同じである。
トレンチゲート構造２１の幅は、０．２μｍ以上２．０μｍ以下であってもよい。一例として、トレンチゲート構造２１の幅は、０．４μｍ程度であってもよい。トレンチゲート構造２１の深さは、０．５μｍ以上３．０μｍ以下であってもよい。一例として、トレンチゲート構造２１の深さは、１．０μｍ程度であってもよい。
複数のトレンチソース構造３１は、第１主面１１において互いに隣り合う複数のトレンチゲート構造２１の間の領域にそれぞれ形成されている。複数のトレンチソース構造３１は、ｙ軸方向に延びる帯状にそれぞれ形成されている。これにより、複数のトレンチソース構造３１は、複数のトレンチゲート構造２１とｘ軸方向に１つずつ交互に繰り返し配列されている。図１では、１つのトレンチゲート構造２１が２つのトレンチソース構造３１によって挟まれている範囲のみが示されている。複数のトレンチソース構造３１は、平面視において複数のトレンチゲート構造２１とストライプ構造（後述の図５参照）を形成している。
各トレンチソース構造３１は、隣り合うトレンチゲート構造２１から０．３μｍ以上１．０μｍ以下の値の間隔を空けて形成されていてもよい。複数のトレンチソース構造３１は、第１主面１１からボディ領域１６を貫通するように形成され、複数のトレンチゲート構造２１との間でｙ軸方向に沿って延びるボディ領域１６を区画している。複数のトレンチソース構造３１は、半導体基板１３から第１主面１１側に間隔を空けてエピタキシャル層１４内に形成されている。複数のトレンチソース構造３１は、複数のトレンチゲート構造２１よりも深く形成されている。
トレンチソース構造３１は、ソーストレンチ３２、障壁形成層３３、ソース電極３０およびディープウェル領域１５を含む。ソーストレンチ３２は、第１主面１１を、第２主面１２側に向けて掘り下げることによって形成されている。ソーストレンチ３２は、ｘｚ断面において矩形の断面形状を有し、ｙ軸方向に帯状に延びる凹部（溝部）として形成されている。ソーストレンチ３２は、ゲートトレンチ２２よりも深く形成されている。つまり、ソーストレンチ３２の底壁３２ｂは、ゲートトレンチ２２の底壁２２ｂよりも第２主面１２側に位置している。
ソース電極３０は、ソーストレンチ３２内に埋め込まれている。ソース電極３０は、非金属導体および金属のうちの少なくとも一方を含んでいてもよい。ソース電極３０は、導電性ポリシリコン、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンおよび窒化チタン（導電性金属窒化物）のうちの少なくとも一種を含んでもよい。ソース電極３０は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンを含んでもよい。ソース電極３０は、ゲート電極２０と同じ材料で形成されていてもよい。この場合、ソース電極３０は、ゲート電極２０と同じ工程で形成されることができる。
障壁形成層３３は、ソーストレンチ３２の壁面およびソース電極３０の間に介在されている。障壁形成層３３は、この形態では、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂを膜状に被覆し、ソーストレンチ３２の内部において凹状の空間を区画している。つまり、ソース電極３０は、障壁形成層３３によって区画された凹状の空間に埋め込まれている。
障壁形成層３３は、ソース電極３０とは異なる材料によって形成されている。障壁形成層３３は、ソース電極３０および半導体層１０（具体的には後述のディープウェル領域１５）の間の電位障壁よりも高い電位障壁を有している。障壁形成層３３は、導電性の障壁形成層であってもよい。この場合、障壁形成層３３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうちの少なくとも一種を含んでいてもよい。
障壁形成層３３は、絶縁性の障壁形成層であることが好ましい。この場合、障壁形成層３３は、酸化シリコン、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。障壁形成層３３は、ゲート絶縁層２３と同じ材料で形成されていてもよい。この場合、障壁形成層３３は、ゲート絶縁層２３と同じ膜厚を有してもよい。たとえば、ゲート絶縁層２３および障壁形成層３３が酸化シリコンによって形成されている場合、ゲート絶縁層２３および障壁形成層３３は熱酸化処理法によって同時に形成されることができる。
ディープウェル領域１５は、半導体層１０においてトレンチソース構造３１に沿う領域に形成されている。ディープウェル領域１５は、耐圧保持領域と称されｐ－型の半導体領域である。ディープウェル領域１５は、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下のｐ型不純物濃度を有していてもよい。ディープウェル領域１５のｐ型不純物濃度は、エピタキシャル層１４のｎ型不純物濃度を超えていることが好ましい。ディープウェル領域１５のｐ型不純物領域は、ボディ領域１６のｐ型不純物濃度と等しくてもよい。ディープウェル領域１５のｐ型不純物濃度は、ボディ領域１６のｐ型不純物濃度未満であってもよい。
ディープウェル領域１５は、ソーストレンチ３２の側壁３２ａを被覆する側壁部分１５ａ、および、ソーストレンチ３２の底壁３２ｂを被覆する底壁部分１５ｂを含む。側壁部分１５ａは、ボディ領域１６に電気的に接続されている。底壁部分１５ｂは、半導体基板１３から間隔を空けてエピタキシャル層１４内に形成されている。底壁部分１５ｂの厚さ（ｚ軸方向の長さ）は、側壁部分１５ａの厚さ（ｘ軸方向の長さ）以上であることが好ましい。底壁部分１５ｂの少なくとも一部は、半導体基板１３内に位置していてもよい。
トレンチソース構造３１のアスペクト比は、トレンチゲート構造２１のアスペクト比よりも大きい。トレンチソース構造３１のアスペクト比は、０．５以上１８．０以下であってもよい。トレンチソース構造３１のアスペクト比は、１．５以上４．０以下であることが好ましい。トレンチソース構造３１のアスペクト比は、トレンチソース構造３１の幅（ｘ軸方向の長さ）に対するトレンチソース構造３１の深さ（ｚ軸方向の長さ）の比によって定義される。
トレンチソース構造３１の幅は、ソーストレンチ３２の幅と、ソーストレンチ３２の両側に位置するディープウェル領域１５の側壁部分１５ａの幅との和である。トレンチソース構造３１の深さは、ソーストレンチ３２の深さとディープウェル領域１５の底壁部分１５ｂの厚さとの和である。
トレンチソース構造３１の幅は、０．６μｍ以上２．４μｍ以下であってもよい。一例として、トレンチソース構造３１の幅は、０．８μｍ程度であってもよい。トレンチソース構造３１の深さは、１．５μｍ以上１１μｍ以下であってもよい。一例として、トレンチソース構造３１の深さは、２．５μｍ程度であってもよい。トレンチソース構造３１の深さを大きくすることにより、SJ（Super Junction）構造による耐圧保持効果を高めることができる。
ソース領域１７は、半導体層１０の第１主面１１の表層部分に形成されたｎ＋型の半導体領域である。ソース領域１７は、ボディ領域１６上（ボディ領域１６の表層部）に形成され、ボディ領域１６に接続されている。ソース領域１７は、ゲートトレンチ２２に沿う領域に形成されている。ソース領域１７は、ゲート絶縁層２３を被覆し、ゲート絶縁層２３を挟んでゲート電極２０に対向している。
ソース領域１７は、平面視においてｙ軸方向に延びる帯状に形成されている。ソース領域１７の幅（ｘ軸方向の長さ）は、０．２μｍ以上０．６μｍ以下であってもよい。一例として、ソース領域１７の幅は、０．４μｍ程度であってもよい。ソース領域１７のｎ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
コンタクト領域１８は、半導体層１０の第１主面１１の表層部分に形成されたｐ＋型の半導体領域である。コンタクト領域１８は、ボディ領域１６上（ボディ領域１６の表層部）に形成され、ボディ領域１６に接続されている。また、コンタクト領域１８は、ソース領域１７に接続されている。コンタクト領域１８は、ソーストレンチ３２に沿う領域に形成されている。コンタクト領域１８は、障壁形成層３３を被覆し、障壁形成層３３を挟んでソース電極３０に対向している。
コンタクト領域１８は、平面視において、ｙ軸方向に沿って延びる帯状に形成されている。コンタクト領域１８の幅（ｘ軸方向の長さ）は、０．１μｍ以上０．４μｍ以下であってもよい。一例として、コンタクト領域１８の幅は、０．２μｍ程度であってもよい。コンタクト領域１８のｐ型不純物濃度は、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。
半導体装置１は、半導体層１０の第２主面１２を被覆するドレイン電極４０を含む。ドレイン電極４０は、第２主面１２において半導体基板１３に電気的に接続されている。ドレイン電極４０は、チタン、ニッケル、銅、アルミニウム、金および銀のうち少なくとも一種を含んでもよい。ドレイン電極４０は、第２主面１２からこの順に積層されたＴｉ層、Ｎｉ層、Ａｕ層、Ａｇ層を含む４層構造を有してもよい。
ドレイン電極４０は、第２主面１２からこの順に積層されたＴｉ層、ＡｌＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＣｕ層は、アルミニウムと銅との合金層である。ドレイン電極４０は、第２主面１２からこの順に積層されたＴｉ層、ＡｌＳｉＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＳｉＣｕ層は、アルミニウムとシリコンと銅との合金層である。ドレイン電極４０は、Ｔｉ層に代えて、ＴｉＮ層からなる単層構造、または、Ｔｉ層およびＴｉＮ層を含む積層構造を有していてもよい。
縦型トランジスタ２は、ゲート電極２０に印加されるゲート電圧に応じて、ドレイン電流が流れるオン状態およびドレイン電流が流れないオフ状態の間で切り替えられる。ゲート電圧は、１０Ｖ以上５０Ｖ以下であってもよい。一例として、ゲート電圧は３０Ｖであってもよい。ソース電極３０に印加されるソース電圧は、グランド電圧（０Ｖ）等の回路動作の基準となる基準電圧であってもよい。ドレイン電極４０に印加されるドレイン電圧は、ソース電圧以上の大きさの電圧である。ドレイン電圧は、たとえば、０Ｖ以上１００００Ｖ以下であってもよい。ドレイン電圧は、１０００Ｖ以上であってもよい。
ゲート電極２０にゲート電圧が印加された場合、ｐ－型のボディ領域１６のゲート絶縁層２３に接する部分にチャネルが形成される。これにより、ソース電極３０からコンタクト領域１８、ソース領域１７、ボディ領域１６（チャネル）、エピタキシャル層１４、半導体基板１３を介してドレイン電極４０に至る電流経路が形成される。
ドレイン電極４０はソース電極３０よりも高電位である。したがって、ドレイン電流は、ドレイン電極４０から半導体基板１３、エピタキシャル層１４、ボディ領域１６（チャネル）、ソース領域１７、コンタクト領域１８を介してソース電極３０に流れる。このように、ドレイン電流は、半導体装置１の厚さ方向に沿って流れる。
ディープウェル領域１５は、エピタキシャル層１４との間でｐｎ接合を形成する。縦型トランジスタ２のオン状態では、ソース電圧がソース電極３０を介してディープウェル領域１５に印加され、ソース電圧よりも高いドレイン電圧がドレイン電極４０を介してエピタキシャル層１４に印加される。つまり、縦型トランジスタ２のオン状態では、前記ｐｎ接合に逆バイアス電圧が印加され、前記ｐｎ接合から空乏層がドレイン電極４０に向かって広がる。
これにより、縦型トランジスタ２の耐圧を高めることができる。エピタキシャル層１４のｎ型不純物濃度よりも高いｐ型不純物濃度を有するディープウェル領域１５によれば、ディープウェル領域１５およびエピタキシャル層１４の間の界面部から空乏層を適切に拡げることができる。
この形態では、トレンチゲート構造が採用されたが、プレーナゲート構造が採用されてもよい。また、実施形態では、トレンチソース構造が形成されたが、トレンチソース構造を有さない形態が採用されてもよい。また、実施形態では、所謂ストライプセル構造が採用されたが、メッシュセル構造が採用されてもよい。
この明細書に係る実施形態において、ＦＥＴ構造（トランジスタ構造）は、ソース領域、ドレイン領域、ゲート領域の３領域を有し、ゲート領域に電圧を加えることでチャネル領域に生じる電界によってソース領域およびドレイン領域の間の電流を制御する構造と定義される。この意味において、ＦＥＴ構造は、ＭＯＳＦＥＴやＭＩＳＦＥＴ等に加えて、接合型ＦＥＴを含む概念である。
つまり、ＦＥＴ構造は、「ソース領域」および「ドレイン領域」にそれぞれ対応する「エミッタ領域」および「コレクタ領域」を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）も含まれる概念である。実施形態では、ＦＥＴ構造は、ボディ領域１６、ソース領域１７、ゲート電極２０、エピタキシャル層１４等によって構成されている。
この明細書に係る実施形態において、アクティブ領域は、半導体装置においてＦＥＴ構造が形成された領域（区画領域）である。１つの半導体装置において、アクティブ領域は１つの領域でもよいし、互いに分割された複数の領域であってもよい。また、ＦＥＴ構造を含む領域内にショットキーバリアダイオード等のダイオード構造が形成されている場合、ＦＥＴ構造およびダイオード構造を含む領域がアクティブ領域として定義される。また、前記ダイオード構造を含む領域がＦＥＴ構造を含む領域と隣接している場合、前記ダイオード構造を含む領域およびＦＥＴ構造を含む領域がアクティブ領域として定義される。
この明細書に係る実施形態において、非アクティブ領域は、アクティブ領域以外の領域である。ゲート配線部の直下の領域、外周耐圧構造部、温度センサ用のＰＮダイオード構造の直下の領域等が、非アクティブ領域の例として含まれる。この明細書に係る実施形態では、電流検知用のＦＥＴ構造は非アクティブ領域として定義される。
次に、半導体装置１の全体構造（特に、ゲート電極２０およびソース電極３０に所定の電圧を供給するためのパッド構造）が説明される。図２は、図１に示す半導体装置１の他の要部を示す断面図である。図２では、図１に示される半導体層１０の具体的な構成の図示が省略されている。図２では、半導体層１０の断面を表す網掛けが省略されている。図２は、図３のII-II線に沿う断面を示している。図３は、図１に示す半導体装置１の平面図である。図３では、ゲートパッド７０（幅広部７２）の外縁７０ｂ、ソースパッド７５の外縁７５ａおよびソースパッド７５の内縁７５ｂが破線で示されている。
図４は、図２のIV-IV線の位置から見た基板表面と平行な平面における、半導体装置１の平面図である。図４は、主面ゲート電極５０の平面形状および主面ソース電極５５の平面形状を示す図である。図４は、具体的には、図３に示されるゲートパッド７０およびソースパッド７５を透視して、半導体装置１をｚ軸の正側から見たときの平面図である。
図５は、図２のV-V線の位置から見た基板表面と平行な平面における、半導体装置１の平面図である。図５は、平面視における、ゲート電極２０およびソース電極３０の配置を示す図である。図５は、具体的には、主面ゲート電極５０、主面ソース電極５５、絶縁層６０、ゲートパッド７０およびソースパッド７５を透視して、半導体装置１をｚ軸の正側から見たときの平面図である（図３および図４も併せて参照）。
図６は、図２のVI-VI線の位置から見た基板表面と平行な平面における平面図である。図６では、上部絶縁層６３および端部絶縁層６５が白色の部分によって示されている。図６では、上部絶縁層６３および端部絶縁層６５の隙間から露出したゲートパッド７０の柱状部７１およびソースパッド７５が、網掛け部によって示されている。
図６では、ゲートパッド７０（幅広部７２）、ソースパッド７５の上部の外縁７５ａおよび内縁７５ｂが破線によって示されている。図７は、図３の平面図から保護絶縁層６６を除いた平面図である。図７は、ゲートパッド７０およびソースパッド７５の平面形状を示す図である。換言すると、図７は、図３において保護絶縁層６６を除いた平面図である。
図２および図３を参照して、半導体装置１は、平面形状が矩形の半導体チップである。半導体装置１の一辺の長さは、１ｍｍ以上１０ｍｍ以下であってもよい。半導体装置１の一辺の長さは、２ｍｍ以上５ｍｍ以下であってもよい。半導体装置１は、主面ゲート電極５０、主面ソース電極５５、絶縁層６０、ゲートパッド７０、ソースパッド７５および保護絶縁層６６を含む。
図１および図５を参照して、半導体装置１は、第１主面１１に埋設された複数のゲート電極２０および複数のソース電極３０を含む。複数のゲート電極２０および複数のソース電極３０のそれぞれは、ｙ軸方向に沿って延びる長尺状にそれぞれ形成されている。複数のゲート電極２０および複数のソース電極３０は、平面視においてｘ軸方向に沿って交互に配列され、ストライプ構造を形成している。図５では、ゲート電極２０の本数およびソース電極３０の本数が、数えられる程度に模式的に図示されている。しかし、ゲート電極２０の本数およびソース電極３０の本数は、実際は、図示される数よりも遥かに多い。
半導体装置１は、複数のゲート電極２０に電気的に接続された複数のゲートフィンガー部２０ｂを含む。複数のゲートフィンガー部２０ｂは、半導体層１０上のｙ軸方向の両端部にそれぞれ配置され、ｘ軸方向に沿って延びる長尺状に形成されている。複数のゲートフィンガー部２０ｂは、複数のゲート電極２０のｙ軸方向の両端にそれぞれ接続されている。
ゲートフィンガー部２０ｂの本数は任意である。したがって、単一のゲートフィンガー部２０ｂが複数のゲート電極２０のｙ軸方向の一方端のみに接続されていてもよい。複数のゲート電極２０は、ｙ軸方向における中央部で分断されていてもよい。この場合、半導体装置１は、平面視において半導体層１０の内方部に配置されたゲートフィンガー部２０ｂを含んでいてもよい。内方部のゲートフィンガー部２０ｂは、ｙ軸方向に隣り合う複数のゲート電極２０の間の領域をｘ軸方向に沿って延びていてもよい。また、内方部のゲートフィンガー部２０ｂは、ｙ軸方向に隣り合う複数のゲート電極２０に電気的に接続されていてもよい。
半導体装置１は、複数のゲート電極２０に電気的に接続された第１電極の一例としての主面ゲート電極５０を含む。主面ゲート電極５０は、複数のゲート電極２０の上方（ｚ軸方向の正側）に位置し、複数のゲート電極２０に電気的に接続されている。主面ゲート電極５０は、平面視において半導体層１０（第１主面１１）の面積の２０％以下の面積を有していてもよい。主面ゲート電極５０は、平面視において半導体層１０（第１主面１１）の面積の１０％以下の面積を有していることが好ましい。
図４を参照して、主面ゲート電極５０は、平面視においてＨ字形状に形成されていてもよい。主面ゲート電極５０は、具体的には、受電部５０ａ、給電部５０ｂおよび接続部５０ｃを含む。受電部５０ａは、後述のゲートパッド７０の直下に位置し、ゲートパッド７０の柱状部７１に接続される部分である。平面視において主面ゲート電極５０のうちゲートパッド７０の柱状部７１に重なる部分が受電部５０ａに相当する。
給電部５０ｂは、ｙ軸方向の両端部のそれぞれに配置され、ｘ軸方向に沿って延びる長尺状に形成されている。給電部５０ｂは、後述の下部絶縁層６１を貫通するビア導体（図示せず）を介して、ゲートフィンガー部２０ｂに接続されている。
接続部５０ｃは、受電部５０ａおよび給電部５０ｂを接続している。接続部５０ｃは、ｙ軸方向に沿って延びる長尺状に形成されている。図４に示される例では、接続部５０ｃは、受電部５０ａからｙ軸方向の正側および負側にそれぞれ引き出され、給電部５０ｂまで延びている。
主面ゲート電極５０は、非金属導体または金属を含んでいてもよい。主面ゲート電極５０は、アルミニウム系の金属材料によって形成されていることが好ましい。主面ゲート電極５０は、アルミニウム系の金属材料の一例として、アルミニウム、アルミニウム－シリコン（Ａｌ－Ｓｉ）系合金、アルミニウム－銅（Ａｌ－Ｃｕ）系合金等を含んでいてもよい。むろん、主面ゲート電極５０は、導電性ポリシリコン、タングステン、チタン、ニッケル、銅、銀、金、窒化チタン（金属窒化物）等によって形成されてもよい。主面ゲート電極５０は、ゲート電極２０と同じ材料によって形成されていてもよい。
主面ゲート電極５０は、複数の金属層を含む積層構造を有していてもよい。たとえば、主面ゲート電極５０は、半導体層１０側からこの順に積層された下地層および金属層を含んでいてもよい。下地層は、チタン等のバリアメタルによって形成されていてもよい。金属層は、下地層上に形成されたアルミ二ウム系の金属材料によって形成されていてもよい。半導体装置１は、主面ゲート電極５０の表面を被覆するめっき層を含んでいてもよい。
半導体装置１は、複数のソース電極３０に電気的に接続された第２電極の一例としての主面ソース電極５５を含む。主面ソース電極５５は、複数のソース電極３０の上方（ｚ軸方向の正側）に位置し、複数のソース電極３０に電気的に接続される電極である。図１を参照して、主面ソース電極５５は、複数のソース電極３０の上面に直接接続されている。
主面ソース電極５５は、平面視において主面ゲート電極５０から間隔を空けて配置されている。主面ソース電極５５は、平面視において第１主面１１のうち主面ゲート電極５０が配置された領域と、当該主面ゲート電極５０が配置された領域の周辺領域とを除いたほぼ全域に形成されていてもよい。
主面ソース電極５５は、平面視において主面ゲート電極５０よりも大きい面積で形成されている。主面ソース電極５５は、平面視において半導体層１０（第１主面１１）の面積の５０％以上の面積を有していてもよい。主面ソース電極５５は、平面視において半導体層１０（第１主面１１）の面積の７０％以上の面積を有していることが好ましい。
主面ソース電極５５は、非金属導体または金属を含んでいてもよい。主面ゲート電極５０は、アルミニウム系の金属材料によって形成されていることが好ましい。主面ゲート電極５０は、アルミニウム系の金属材料の一例として、アルミニウム、アルミニウム－シリコン（Ａｌ－Ｓｉ）系合金、アルミニウム－銅（Ａｌ－Ｃｕ）系合金等を含んでいてもよい。
むろん、主面ゲート電極５０は、導電性ポリシリコン、タングステン、チタン、ニッケル、銅、銀、金、窒化チタン（金属窒化物）等によって形成されてもよい。主面ソース電極５５は、主面ゲート電極５０と同じ材料によって形成されていてもよい。この場合、主面ソース電極５５は、主面ゲート電極５０と同じ工程で形成されることができる。
主面ソース電極５５は、複数の金属層を含む積層構造を有していてもよい。主面ソース電極５５は、半導体層１０側からこの順に積層された下地層および金属層を含んでいてもよい。下地層は、チタン等のバリアメタルによって形成されていてもよい。金属層は、下地層上に形成されたアルミ二ウム系の金属材料によって形成されていてもよい。半導体装置１は、主面ソース電極５５の表面を被覆するめっき層を含んでいてもよい。
この形態では、主面ゲート電極５０がタングステンを含み、主面ソース電極５５がタングステンを含む。つまり、アクティブ領域３は、比較的高い硬度を有するタングステンを含む主面ソース電極５５によって被覆されている。これにより、アクティブ領域３を主面ソース電極５５によって保護できる。また、アクティブ領域３において、ワイヤボンディング等の応力に起因するＦＥＴ構造の破損を抑制できる。このような構造は、比較的硬度の高い銅ワイヤによるワイヤボンディングを後述のソースパッド７５に行う場合に特に有効である。
別の形態例として、主面ゲート電極５０のうち貫通孔（ゲートコンタクト孔）に埋め込まれた部分がタングステンにより形成され、主面ゲート電極５０のうち貫通孔（ゲートコンタクト孔）外の部分がアルミニウム系の金属材料によって形成されてもよい。主面ゲート電極５０のうち貫通孔（ゲートコンタクト孔）外の部分は、後述の下部絶縁層６１上に形成される部分である。タングステンは、純金属であってもよいし、タングステン合金であってもよい。また、タングステンは、チタン／窒化チタン等によるバリア膜を介して形成されていてもよい。
また、主面ソース電極５５のうちソースコンタクト孔６１ｂに埋め込まれた部分がタングステンにより形成され、主面ソース電極５５のうちソースコンタクト孔６１ｂ外の部分がアルミニウム系の金属材料によって形成されてもよい。主面ソース電極５５のうち貫通孔（ゲートコンタクト孔）外の部分は、後述の下部絶縁層６１上に形成される部分である。タングステンは、純金属であってもよいし、タングステン合金であってもよい。また、タングステンは、チタン／窒化チタン等によるバリア膜を介して形成されていてもよい。
半導体装置１では、主面ソース電極５５が平面視において半導体層１０の中心位置を含む領域に配置されており、主面ゲート電極５０が主面ソース電極５５を避けた領域に配置されている。しかし、主面ゲート電極５０および主面ソース電極５５の配置は任意であり、前記配置に限定されない。たとえば、主面ゲート電極５０が平面視において半導体層１０の中心位置を含む領域に配置されていてもよく、主面ソース電極５５が平面視において主面ゲート電極５０の周囲を取り囲むように配置されていてもよい。
図２を参照して、絶縁層６０は、下部絶縁層６１、第１絶縁層（第１絶縁体）の一例としての上部絶縁層６３、および、端部絶縁層６５を含む。下部絶縁層６１は、層間絶縁膜であり、第１主面１１上に設けられている。具体的には、下部絶縁層６１は、複数のトレンチゲート構造２１を一括して被覆している。図１を参照して、下部絶縁層６１は、主面ソース電極５５がゲート電極２０に接触することを防ぐために設けられている。
下部絶縁層６１は、複数のソースコンタクト孔６１ｂを有している。前述の主面ソース電極５５の一部は、複数のソースコンタクト孔６１ｂに埋設され、複数のソースコンタクト孔６１ｂ内において複数のソース電極３０に電気的に接続されている。また、主面ソース電極５５は、複数のソースコンタクト孔６１ｂ内においてソース領域１７およびコンタクト領域１８に電気的に接続されている。
図示は省略されるが、下部絶縁層６１は、給電部５０ｂを露出させる少なくとも１つ（この形態では複数）の貫通孔（ゲートコンタクト孔）を含む。前述の主面ゲート電極５０の給電部５０ｂ（図４参照）の一部は、複数の貫通孔（ゲートコンタクト孔）に埋設され、複数の貫通孔（ゲートコンタクト孔）内においてゲートフィンガー部２０ｂ（図５参照）に電気的に接続されている。これにより、主面ゲート電極５０がゲート電極２０に電気的に接続される。
複数の貫通孔（ゲートコンタクト孔）は複数のソースコンタクト孔６１ｂと同時に形成されることが好ましい。この場合、複数の貫通孔（ゲートコンタクト孔）に埋設される主面ゲート電極５０（給電部５０ｂ）の材料および構造は、複数のソースコンタクト孔６１ｂに埋設される主面ソース電極５５の材料および構造と同一となる。
上部絶縁層６３は、主面ゲート電極５０の一部および主面ソース電極５５の一部を被覆している。上部絶縁層６３は、後述のゲートパッド７０が主面ソース電極５５に接触しないように当該ゲートパッド７０および主面ソース電極５５の間に介在されている。また、上部絶縁層６３は、後述のソースパッド７５が主面ゲート電極５０に接触しないように当該ソースパッド７５および主面ゲート電極５０に介在されている。
上部絶縁層６３は、主面ゲート電極５０の接続部５０ｃを被覆し、受電部５０ａを選択的に露出させる貫通孔６４を有している。上部絶縁層６３は、具体的には、貫通孔６４を介して受電部５０ａの上面５２の一部を露出させている。この形態では、１つの貫通孔６４が上部絶縁層６３のうちゲートパッド７０の略中央位置に対向する部分に形成されている。
ゲートパッド７０は、貫通孔６４を介して受電部５０ａの上面５２にのみ接続される。貫通孔６４の平面形状（後述の柱状部７１の平面形状）は、正方形または長方形であってもよい。平面視における貫通孔６４の一辺の長さは、５μｍ以上５０μｍ以下であってもよい。一例として、貫通孔６４の平面形状は、２０μｍ×２０μｍ程度の正方形である。
貫通孔６４は、種々のレイアウトを有することができる。以下、貫通孔６４の別のレイアウト例が説明される。図８は、ゲートパッド７０に対する貫通孔６４のレイアウト例を示す平面図である。図８では、保護絶縁層６６は、図示が省略されている。図８を参照して、貫通孔６４は、ゲートパッド７０の縁部の近傍に配置されてもよい。この場合、ボンディングワイヤ３０３ｇ（破線で図示）は、平面視において貫通孔６４（柱状部７１）に重ならないようにゲートパッド７０に接続されることが好ましい。この構造により、ワイヤボンディング時の応力が貫通孔６４（柱状部７１）に加えられることを抑制できる。
図９は、ゲートパッド７０に対する貫通孔６４の他のレイアウト例を示す平面図である。図９を参照して、上部絶縁層６３は、１つのゲートパッド７０に対して複数の貫通孔６４を有していてもよい。この場合、複数の貫通孔６４（柱状部７１）は、平面視においてゲートパッド７０および主面ゲート電極５０が重なる領域に形成される。これにより、ゲートパッド７０および主面ゲート電極５０を確実に導通させることができる。ボンディングワイヤ３０３ｇ（破線で図示）は、少なくとも一部の貫通孔６４（柱状部７１）に重ならないように接続されることが好ましい。
図２を再度参照して、上部絶縁層６３は、ｚ軸方向に関して、ゲートパッド７０および主面ソース電極５５の間に介在されている。これにより、上部絶縁層６３は、主面ソース電極５５からゲートパッド７０を絶縁させている。上部絶縁層６３がエッチングによって形成（パターニング）されることで、上部絶縁層６３の側面６３ａは第１主面１１に対して垂直（ｚ軸方向）に延びる平面に形成されている。ここに言う「垂直」は、実質的に垂直であることを意味し、厳密な意味ではない。
端部絶縁層６５は、半導体装置１（半導体層１０）の外周部（周縁部）を被覆している。端部絶縁層６５は、半導体装置１（半導体層１０）の外周部（周縁部）を全周に亘って被覆している。端部絶縁層６５は、主面ゲート電極５０の給電部５０ｂを被覆している。端部絶縁層６５の一部は、下部絶縁層６１および主面ソース電極５５に乗り上げている。
下部絶縁層６１、上部絶縁層６３および端部絶縁層６５は、無機絶縁性材料を含んでいてもよい。無機絶縁性材料は、酸化シリコンや窒化シリコン等を含んでいてもよい。酸化シリコンには、ＰＳＧ（Phosphor Silicate Glass）、ＢＰＳＧ（Boron Phosphor Silicate Glass）等が含まれる。下部絶縁層６１、上部絶縁層６３および端部絶縁層６５は、有機絶縁性材料を含んでいてもよい。有機絶縁性材料は、ポリイミドやＰＢＯ（ポリベンザオキサゾール）等を含んでいてもよい。
下部絶縁層６１、上部絶縁層６３および端部絶縁層６５は、同じ絶縁性材料によって形成されてもよいし、互いに異なる絶縁性材料によって形成されてもよい。たとえば、下部絶縁層６１、上部絶縁層６３および端部絶縁層６５の全ては、酸化シリコンによって形成されていてもよい。むろん、下部絶縁層６１が酸化シリコンによって形成される一方、上部絶縁層６３および端部絶縁層６５が窒化シリコンによって形成されてもよい。
上部絶縁層６３および端部絶縁層６５の厚さは、いずれも３μｍ以上２０μｍ以下であってもよい。上部絶縁層６３および端部絶縁層６５の厚さは、５μｍ以上１５μｍ以下であることが好ましい。上部絶縁層６３および端部絶縁層６５の厚さは、５μｍ以上１０μｍ以下であることが特に好ましい。
半導体装置１は、主面ゲート電極５０に電気的に接続された第１電極パッド（第１端子電極）の一例としてのゲートパッド７０を含む。ゲートパッド７０は、平面視において主面ゲート電極５０に重なり、主面ゲート電極５０に電気的に接続されている。ゲートパッド７０は、具体的には、主面ゲート電極５０の受電部５０ａが平面視においてゲートパッド７０の内側に位置するように配置されている。すなわち、ゲートパッド７０は、主面ゲート電極５０の受電部５０ａを完全に被覆している。
図２を参照して、ゲートパッド７０は、下部導電層の一例としての柱状部７１、および、上部導電層の一例としての幅広部７２を含む。柱状部７１は、主面ゲート電極５０上に設けられている。柱状部７１は、具体的には、受電部５０ａの上面５２に接続され、上面５２の法線方向（ｚ軸方向）に延びる柱状に形成されている。柱状部７１の高さは、上部絶縁層６３のうちの受電部５０ａ上に位置する部分の厚さと等しい。柱状部７１は、平面視において受電部５０ａの周縁から内方に間隔を空けて形成されている。つまり、柱状部７１のy軸方向に面する側面７４は、主面ゲート電極５０のy軸方向に面する側面５３に対して主面ゲート電極５０の内側に位置している。
幅広部７２は、柱状部７１の上端に設けられ、受電部５０ａおよび柱状部７１を接続している。幅広部７２は、柱状部７１の上端の大きさを拡張した部分である。つまり、幅広部７２は、平面視において柱状部７１よりも大きい面積で形成されている。幅広部７２は、平面視において柱状部７１が幅広部７２の内側に位置するように形成されている。平面視において、幅広部７２の大きさおよび形状は、ゲートパッド７０の大きさおよび形状に一致する。
幅広部７２は、平面視において受電部５０ａよりも外側に拡がるように形成されている。幅広部７２は、この形態では、受電部５０ａから主面ゲート電極５０が延びる方向（ｙ軸方向）に直交する方向（ｘ軸方向）に主面ゲート電極５０よりも外側に拡がる傘状に形成されている。幅広部７２は、この形態では、ｘ軸方向の負側および正側の両方に傘状に拡がっている。
これにより、幅広部７２のｘ軸方向の幅は、主面ゲート電極５０のｘ軸方向の幅よりも大きくなっている。つまり、ゲートパッド７０は、平面視において主面ゲート電極５０の少なくとも一辺（この形態では二辺）に交差する交差部を有している。平面視において、幅広部７２の上面７３のうち柱状部７１に重なる部分は、主面ゲート電極５０に向けて窪んでいる。
幅広部７２の上面７３は、半導体装置１および他の回路の電気的な接続に利用される。たとえば、幅広部７２の上面７３は、ゲート電圧を供給する電源回路に電気的に接続される。幅広部７２の上面７３には、金属線がワイヤボンディングによって接続されてもよい。金属線は、アルミニウム、銅および金の少なくとも一種を含んでいてもよい。この形態では、アルミニウムワイヤが、ゲートパッド７０（幅広部７２の上面７３）にウェッジボンディングされる。幅広部７２の上面７３には、ワイヤボンディングに代えて金属板が半田によって接続されてもよい。
ゲートパッド７０は、平面視において半導体層１０（第１主面１１）の面積の２０％以下の面積を有している。ゲートパッド７０は、平面視において半導体層１０（第１主面１１）の面積の１０％以下の面積を有していることが好ましい。幅広部７２（ゲートパッド７０の面積）は、平面視において受電部５０ａ（つまり、柱状部７１）の面積よりも大きい面積を有している。幅広部７２の面積は、受電部５０ａの面積の２００倍以上４００００倍以下であってもよい。幅広部７２の面積は、受電部５０ａの面積の４００倍以上であることが好ましい。一例として、幅広部７２の面積は、受電部５０ａの面積の２５００倍程度であってもよい。
ワイヤボンディングを適切に行うべく、幅広部７２（ゲートパッド７０）は一定以上の大きさを有している必要がある。幅広部７２は、平面視において８００μｍ×８００μｍ以上１ｍｍ×１ｍｍ以下の面積を有していることが好ましい。この場合、幅広部７２は、平面視において正方形状に形成されていてもよい。この場合、金属線の接続の向きは、任意の方向に設定されることができる。むろん、幅広部７２は、平面視において１ｍｍ×１ｍｍよりも大きい正方形状に形成されていてもよい。また、幅広部７２は、４００μｍ×８００μｍ以上の長方形状に形成されていてもよい。
柱状部７１および幅広部７２は、同じ導電性材料によって形成されていてもよい。柱状部７１および幅広部７２は、アルミニウム系の金属材料によって形成されていてもよい。むろん、柱状部７１および幅広部７２は、チタン、ニッケル、銅、銀、金、タングステン等によって形成されてもよい。柱状部７１および幅広部７２は、互いに異なる導電性材料によって形成されていてもよい。
ゲートパッド７０の高さは、数十μｍ以上数百μｍ以下（つまり２０μｍ以上１０００μｍ未満）であってもよい。ゲートパッド７０の高さ（ｚ軸方向の長さ）は、柱状部７１の高さ（ｚ軸方向の長さ）および幅広部７２の厚さ（ｚ軸方向の長さ）の和によって算出される。図２では、柱状部７１の高さが幅広部７２の厚さと同等である例が示されているが、柱状部７１の高さは幅広部７２の厚さよりも大きくてもよいし、幅広部７２の厚さよりも小さくてもよい。
半導体装置１は、主面ソース電極５５に電気的に接続された第２電極パッド（第２端子電極）の一例としてのソースパッド７５を含む。ソースパッド７５は、平面視において主面ソース電極５５に重なり、主面ソース電極５５に電気的に接続されている。ソースパッド７５は、主面ソース電極５５上に設けられている。つまり、ソースパッド７５は、主面ソース電極５５の上面５６を被覆している。ソースパッド７５は、主面ソース電極５５の上面５６の法線方向（ｚ軸方向）を厚さ方向とし、当該上面５６に沿って延びる板状に形成されている。
ソースパッド７５は、平面視において半導体層１０（第１主面１１）の中心位置を含む領域に配置されている。ソースパッド７５は、ゲートパッド７０を避けた領域に配置されている。この形態では、ゲートパッド７０が半導体層１０（第１主面１１）の中心位置を含む領域に配置され、ソースパッド７５がゲートパッド７０の周囲を取り囲むように配置されている。
ソースパッド７５のｘ軸方向の負側の端部７９は、主面ソース電極５５の上から上部絶縁層６３の上に乗り上げている。ソースパッド７５の側面７７は、上部絶縁層６３上に位置している。ソースパッド７５は、平面視において主面ソース電極５５の面積より小さい面積を有している。ソースパッド７５は、平面視においてゲートパッド７０の面積より大きい面積を有している。ソースパッド７５は、平面視において半導体層１０（第１主面１１）の面積の５０％以上の面積を有している。ソースパッド７５は、平面視において半導体層１０（第１主面１１）の面積の７０％以上の面積を有していることが好ましい。
ソースパッド７５は、平面視においてゲートパッド７０から間隔を空けて配置され、主面ソース電極５５の上方においてゲートパッド７０との間で上部絶縁層６３を露出させる間隙部を形成している。間隙部は、ゲートパッド７０の側面のうち主面ソース電極５５の上方に位置する部分、および、ソースパッド７５の側面７７のうち主面ソース電極５５の上方に位置する部分によって区画されている。
これにより、主面ソース電極５５の上方において、ゲートパッド７０およびソースパッド７５の接触による短絡を抑えることができ、ソースパッド７５を安定して形成できる。ソースパッド７５の側面７７は、この形態では、第１主面１１に対して垂直または実質的に垂直に延びる平面に形成されている。しかし、側面７７は、必ずしも平面である必要はなく、曲面または凹凸を有する面であってもよい。
ソースパッド７５の上面７６は、半導体装置１および他の回路の電気的な接続に利用される。たとえば、ソースパッド７５の上面７６は、ソース電圧を供給する電源回路に接続される。ソースパッド７５の上面７６には、金属線がワイヤボンディングによって接続されてもよい。金属線は、アルミニウム、銅および金の少なくとも一種を含んでいてもよい。たとえば、この形態では、アルミニウムワイヤが、ソースパッド７５にウェッジボンディングされる。ソースパッド７５には、ワイヤボンディングに代えて金属板が半田によって接続されてもよい。
ソースパッド７５は、導電性材料によって形成されている。ソースパッド７５は、アルミニウム系の金属材料によって形成されていてもよい。むろん、ソースパッド７５は、チタン、ニッケル、銅、銀、金、タングステン等によって形成されてもよい。ソースパッド７５は、ゲートパッド７０と同じ材料によって形成されていてもよい。この場合、ソースパッド７５は、ゲートパッド７０と同じ工程で形成されることができる。むろん、ソースパッド７５は、ゲートパッド７０とは異なる材料によって形成されていてもよい。
ゲートパッド７０は、ソースパッド７５と同一の工程で形成されることが好ましい。この場合、ゲートパッド７０の構造および材料は、ソースパッド７５の構造および材料と同一になる。ソースパッド７５がアルミニウムワイヤによってワイヤボンディングされる場合、ソースパッド７５はアルミニウム系の材料によって構成されることが好ましい。この場合、ゲートパッド７０は、ソースパッド７５と同様にアルミニウム系の材料によって構成される。
ソースパッド７５が半田によって金属板に接続される場合、ソースパッド７５の表面にめっき層が形成されてもよい。この場合、ソースパッド７５はアルミニウム系の金属材料からなっていてもよい。また、めっき層は、ニッケルめっきおよび金めっきのうちの少なくとも１つを含んでいてもよい。めっき層は、ニッケルめっきからなる単層構造を有していてもよいし、ソースパッド７５側からこの順に積層されたニッケルめっきおよび金めっきを含む積層構造を有していてもよい。
この場合、ゲートパッド７０は、ソースパッド７５と同様の構成を有していてもよい。つまり、めっき層がゲートパッド７０の表面に形成されてもよい。この場合、ゲートパッド７０はアルミニウム系の金属材料からなっていてもよい。また、めっき層は、ニッケルめっきおよび金めっきのうちの少なくとも１つを含んでいてもよい。めっき層は、ニッケルめっきからなる単層構造を有していてもよいし、ゲートパッド７０側からこの順に積層されたニッケルめっきおよび金めっきを含む積層構造を有していてもよい。
ソースパッド７５がＡｇ等の焼結部材により金属板と接続される場合、ソースパッド７５の表面にめっき層が形成されてもよい。この場合、ソースパッド７５はアルミニウム系の金属材料からなっていてもよい。また、めっき層は、ニッケルめっき、パラジウムめっきおよび金めっきのうちの少なくとも１つを含んでいてもよい。たとえば、めっき層は、ソースパッド７５側からこの順に積層されたニッケルめっき、パラジウムめっきおよび金めっきを含む積層構造を有していてもよい。
この場合、ゲートパッド７０は、ソースパッド７５と同様の構成を有していてもよい。つまり、ゲートパッド７０の表面にめっき層が形成されてもよい。この場合、ゲートパッド７０はアルミニウム系の金属材料からなっていてもよい。また、めっき層は、ニッケルめっき、パラジウムめっきおよび金めっきのうちの少なくとも１つを含んでいてもよい。たとえば、めっき層は、ゲートパッド７０側からこの順に積層されたニッケルめっき、パラジウムめっきおよび金めっきを含む積層構造を有していてもよい。
ここでは、ゲートパッド７０およびソースパッド７５がアルミニウム系の材料を含む例が示されたが、ゲートパッド７０およびソースパッド７５は、アルミニウム系の材料に代えて、銅やニッケル等の金属材料によって形成されていてもよい。つまり、ゲートパッド７０は、銅やニッケル等の金属材料によって形成された柱状部７１および幅広部７２を含んでいてもよい。
主面ゲート電極５０、主面ソース電極５５、ゲートパッド７０およびソースパッド７５は、上記に限らず、種々のレイアウトで形成され得る。図１０は、ゲートパッド７０および受電部５０ａの他のレイアウト例を示す平面図である。換言すると、図１０は、主面ゲート電極５０および主面ソース電極５５の他のレイアウト例を示す図である。図１０を参照して、主面ゲート電極５０の受電部５０ａは、半導体装置１（チップ、半導体層１０）の最外周部（周縁部）に配置されていてもよい。
幅広部７２は、ｘ軸方向の正側のみに拡がる傘状に形成されていてもよい。つまり、ゲートパッド７０は、平面視において主面ゲート電極５０の少なくとも一辺（この形態では一辺）に交差する交差部を有している。図１０のレイアウト例では、主面ソース電極５５は平面視において矩形状に形成され、主面ゲート電極５０平面視において主面ソース電極５５を囲む矩形環状に形成されている。
図１１は、主面ゲート電極５０および主面ソース電極５５のさらに他のレイアウト例を示す平面図である。図１１は、図１０のレイアウト例において、さらに、主面ゲート電極５０が受電部５０ａからｘ軸方向に延びる部分を有する例である。このように、主面ゲート電極５０および主面ソース電極５５の配置や、主面ゲート電極５０および主面ソース電極５５に対するゲートパッド７０の配置は、種々の形態を採ることができる。
図２～図５を再度参照して、半導体装置１は、アクティブ領域３および非アクティブ領域４を含む。図３および図５では、アクティブ領域３が二点鎖線で囲まれた領域によって示されている。アクティブ領域３は、ＦＥＴ構造が形成された領域であり、縦型トランジスタ２のドレイン電流が流れる主たる領域である。アクティブ領域３は、主面ソース電極５５に覆われた領域にほぼ一致する。非アクティブ領域４は、アクティブ領域３以外の領域である。主面ゲート電極５０が配置された領域および外周（周縁側）の耐圧構造領域は、非アクティブ領域４である。
半導体装置では、一般的に、金属線をワイヤボンディングするために、一定の大きさを有するゲートパッド７０が必要になる。主面ゲート電極５０がゲートパッド７０とほぼ同じ大きさに形成された場合、主面ソース電極５５が相対的に小さく形成される。アクティブ領域３の大きさは主面ソース電極５５の大きさとほぼ一致するため、主面ゲート電極５０を大きくすると、それに伴って主面ソース電極５５が縮小し、アクティブ領域３が小さくなる。その結果、半導体層１０を有効利用できなくなり、半導体装置の小型化および低コスト化の弊害になる。
これに対し、半導体装置１では、主面ゲート電極５０が形成されている一方で、アクティブ領域３と立体交差するゲートパッド７０（幅広部７２）が設けられている。この構造によれば、ワイヤボンディング対象が主面ゲート電極５０からゲートパッド７０に変更される。これにより、主面ゲート電極５０を縮小し、アクティブ領域３を拡張できる。つまり、半導体装置１では、ゲートパッド７０によって主面ゲート電極５０に起因するデザインルールが緩和され、設計の自由度が高められている。
具体的には、ゲートパッド７０の一部（幅広部７２）は、平面視において主面ソース電極５５に重なっている。さらに具体的には、ゲートパッド７０は、平面視において、ｘ軸方向に関して主面ゲート電極５０の幅よりも大きい幅を有し、主面ソース電極５５の一部に重なっている。これにより、主面ゲート電極５０の面積を縮小し、アクティブ領域３の面積を拡張できる。また、主面ゲート電極５０に起因するデザインルールを回避しながらゲートパッド７０を一定以上の大きさに形成できる。したがって、半導体層１０の限られた領域の有効活用よって、小型化および低コスト化が容易な半導体装置１が実現される。
図３を参照して、半導体装置１は、上部絶縁層６３の上に形成された第２絶縁層（第２絶縁体）の一例としての保護絶縁層６６を含む。保護絶縁層６６は、ゲートパッド７０およびソースパッド７５の間の境界部８０（間隙部）を被覆している。つまり、保護絶縁層６６は、主面ソース電極５５の上方においてゲートパッド７０およびソースパッド７５の境界部８０内で上部絶縁層６３を被覆する部分を含む。保護絶縁層６６は、境界部８０内において上部絶縁層６３を挟んで主面ソース電極５５に対向する部分を有している。
境界部８０は、平面視において矩形環状に形成されている。したがって、保護絶縁層６６は、境界部８０を被覆する部分において矩形環状に形成されている。また、保護絶縁層６６は、半導体装置１（第１主面１１）の外周部（周縁部）を全周に亘って被覆している。保護絶縁層６６は、有機絶縁性材料を含んでいてもよい。保護絶縁層６６は、ポリイミドやＰＢＯ等を含んでいてもよい。
図１２は、半導体装置１（第１主面１１）の外周部（周縁部）の拡大断面図であり、図２の領域XIIをより詳細に示す図である。図１２を参照して、半導体装置１（第１主面１１）の外周部（周縁部）では、端部絶縁層６５のｘ軸方向の正側の端部は、主面ソース電極５５上に位置するように主面ソース電極５５に乗り上げている。ソースパッド７５のｘ軸方向の負側の端部は、端部絶縁層６５のｘ軸方向の正側の端部上に位置している。保護絶縁層６６は、端部絶縁層６５のｘ軸方向の正側の端部、および、ソースパッド７５のｘ軸方向の負側の端部を被覆している。
高電圧、高温および高湿の少なくとも１つを満たす環境下では、モジュールゲル内における不純物のマイグレーション、および、モジュールゲル中への水の浸入等が発生する場合がある。温度サイクルや湿度の影響に起因して半導体層１０の外周部（周縁部）の構造が劣化した場合、当該劣化箇所を起点に上記物質（要素）がデバイス内に進入し、ショート、放電、故障等の問題を生じる虞がある。
半導体装置１では、半導体層１０の外周部（周縁部）が、下部絶縁層６１、保護絶縁層６６および端部絶縁層６５（上部絶縁層６３）によって所定のパターンで被覆されている。したがって、半導体層１０の外周部（周縁部）が下部絶縁層６１および保護絶縁層６６によって被覆されている場合に比べて、外周部（周縁部）の劣化が抑制される。つまり、劣化箇所を起点する水分等の進入が抑制され、半導体装置１の信頼性が向上される。
図１３Ａ～図１３Ｅは、半導体装置１の製造方法の各工程を示す断面図である。以下では、半導体層１０の上方の構成の製造方法が主に説明される。半導体層１０にトレンチゲート構造２１、トレンチソース構造３１および各種半導体領域（各ウェル領域）を形成する方法は、公知の方法が利用される。
まず、図１３Ａを参照して、複数のソースコンタクト孔６１ｂを有する下部絶縁層６１が、半導体層１０の第１主面１１上に形成される。下部絶縁層６１の形成工程は、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）法によって酸化シリコン等の絶縁膜を成膜する工程、および、成膜後の絶縁膜（酸化シリコン）の一部をフォトリソグラフィ法およびエッチング法によって除去する工程を含む。これにより、絶縁膜がパターニングされ、所定パターンを有する下部絶縁層６１が形成される。
次に、図１３Ｂを参照して、主面ゲート電極５０および主面ソース電極５５が、下部絶縁層６１の上に間隔を空けて形成される。主面ゲート電極５０および主面ソース電極５５の形成工程は、たとえば、下部絶縁層６１を被覆するように第１主面１１の全面に蒸着法またはスパッタ法によって金属膜を成膜する工程、および、成膜後の金属膜の一部をフォトリソグラフィ法およびエッチング法によって除去する工程を含む。
これにより、金属膜がパターニングされ、所定パターンを有する主面ゲート電極５０および所定パターンを有する主面ソース電極５５が形成される。主面ゲート電極５０および主面ソース電極５５は、異なる材料を用いた金属膜の成膜工程とパターニング工程とを繰り返すことによって、異なる工程を経て形成されてもよい。
次に、図１３Ｃを参照して、貫通孔６４を有する上部絶縁層６３および端部絶縁層６５が、下部絶縁層６１の上に形成される。上部絶縁層６３および端部絶縁層６５の形成工程は、たとえば、プラズマＣＶＤ法によって酸化シリコン等の絶縁膜を成膜する工程、および、成膜後の絶縁膜（酸化シリコン）の一部をフォトリソグラフィ法およびエッチング法によって除去する工程を含む。
上部絶縁層６３および端部絶縁層６５は、有機絶縁性材料（たとえばポリイミド等の感光性樹脂材料）によって形成されてもよい。この場合、上部絶縁層６３および端部絶縁層６５の形成工程は、たとえば、各絶縁層の元となる液状の感光性樹脂材料をスピンコート法によって主面ゲート電極５０の上面５２および主面ソース電極５５の上面５６に塗布する工程、および、塗布後の感光性樹脂材料を露光によって硬化させた後、硬化後の感光性樹脂材料を現像（たとえばウェットエッチング法）によって除去する工程を含む。
次に、図１３Ｄを参照して、上部絶縁層６３を被覆するように第１主面１１の全面に金属膜７８が成膜される。金属膜７８は、たとえば、蒸着法またはスパッタ法によって成膜される。
次に、図１３Ｅを参照して、成膜後の金属膜７８の一部がフォトリソグラフィ法およびエッチング法によって除去される。これにより、金属膜７８がパターニングされ、所定パターンを有するゲートパッド７０および所定パターンを有するソースパッド７５が形成される。ゲートパッド７０およびソースパッド７５は、異なる材料を用いた金属膜の成膜工程とパターニング工程とを繰り返すことによって、異なる工程を経て形成されてもよい。
次に、保護絶縁層６６の元となる液状の有機絶縁性材料（感光性樹脂材料）がスピンコート法によって、図１３Ｅに示される状態の半導体層１０の上面に塗布される。次に、塗布後の感光性樹脂材料が露光によって硬化され、硬化後の感光性樹脂材料が現像（たとえばウェットエッチング法）によって除去される。これにより、所定パターンを有する保護絶縁層６６が形成される。
次に、第２主面１２を被覆するドレイン電極４０が形成される。ドレイン電極４０は、たとえば、蒸着法またはスパッタ法によって形成（成膜）される。その後、ダイシングブレードを利用した個片化工程やレーザ照射法を利用した個片化工程等によって半導体層１０が切断され、半導体層１０から半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。
図１４は、半導体装置１（半導体層１０）の外周部（周縁部）の構造の変形例を示す断面図である。図１２では、保護絶縁層６６がソースパッド７５の上に乗り上げた形態例が示された。しかし、保護絶縁層６６は、ソースパッド７５との間の領域から端部絶縁層６５を露出させるようにソースパッド７５から離間していてもよい。この場合、端部絶縁層６５は、無機絶縁膜であってもよい。また、ソースパッド７５は、アルミニウム系の金属であってもよい。この場合、ボンディングワイヤが、ソースパッド７５に接合されてもよい。
金属板が半田によってソースパッド７５に接合される場合、ニッケル／金めっき層、または、ニッケル／パラジウム／金めっき層がソースパッド７５上に積層されてもよい。図１４に係る破線部は、ソースパッド７５の上にめっき層が積層される場合のめっき層を示している。図１４に係る構成によれば、図１２に係る構成に比べてめっき層を安定して形成できる。
以上、半導体装置１は、縦型トランジスタ２を含む。半導体装置１は、半導体層１０、主面ゲート電極５０、主面ソース電極５５、ゲートパッド７０およびドレイン電極４０を含む。半導体層１０は、ＳｉＣを主成分に含み、第１主面１１、および、第１主面１１とは反対側の第２主面１２を有している。主面ゲート電極５０は、第１主面１１の一部を被覆している。
主面ソース電極５５は、主面ゲート電極５０から間隔を空けて第１主面１１の一部を被覆している。ゲートパッド７０は、平面視において少なくとも一部が主面ゲート電極５０に重なるように主面ゲート電極５０に対して半導体層１０とは反対側に設けられ、主面ゲート電極５０に電気的に接続されている。ゲートパッド７０は、さらに、平面視において主面ソース電極５５の一部に重なっている。
また、別の視点において、半導体装置１は、半導体層１０、縦型トランジスタ２（スイッチング素子）、主面ゲート電極５０（第１電極）、主面ソース電極５５（第２電極）、ゲートパッド７０（第１端子電極）、ソースパッド７５（第２端子電極）およびドレイン電極４０を含む。半導体層１０は、第１主面１１（主面）を有している。縦型トランジスタ２は、半導体層１０に形成されている。主面ゲート電極５０は、第１主面１１の上に配置され、縦型トランジスタ２に電気的に接続されている。
主面ソース電極５５は、主面ゲート電極５０から間隔を空けて第１主面１１の上に配置され、縦型トランジスタ２に電気的に接続されている。ゲートパッド７０は、平面視において主面ゲート電極５０に重なる部分、および、主面ソース電極５５に重なる部分を有し、主面ゲート電極５０に電気的に接続されている。ソースパッド７５は、平面視において主面ソース電極５５に重なる部分を有し、主面ソース電極５５に電気的に接続されている。ドレイン電極４０は、第２主面１２に電気的に接続されている。
仮に、上記実施形態に係るゲートパッド７０の代わりに、主面ゲート電極５０がワイヤボンディング用の電極パッドとして利用される場合（つまり、従来の構成の場合）、ゲートパッド７０と同等の大きさを有する主面ゲート電極５０が必要となる。半導体層１０のうち主面ゲート電極５０に覆われた領域は非アクティブ領域４になるため、アクティブ領域３として利用可能な面積が縮小する。その結果、半導体層１０の有効利用が阻害され、小型化および低コスト化の弊害となる。
これに対して、半導体装置１によれば、平面視において主面ゲート電極５０および主面ソース電極５５に重なるゲートパッド７０が形成されている。この構造によれば、ゲートパッド７０によって主面ゲート電極５０のデザインルールが緩和され、主面ゲート電極５０の面積を縮小できる。これにより、アクティブ領域３を拡張できる。また、この構造によれば、主面ゲート電極５０に起因するデザインルールの制限を回避しながらワイヤボンディングが実施されるゲートパッド７０を一定以上の大きさに形成できる。
つまり、半導体装置１では、主面ゲート電極５０等に起因するデザインルールが緩和され、設計の自由度が高められる。この構成によれば、アクティブ領域３を拡張するためにチップサイズを増加させる必要がなくなる。つまり、チップサイズの増加を回避しながら、アクティブ領域３を拡張できる。よって、半導体層１０の有効利用によって小型化および低コスト化を図ることができる半導体装置１を提供できる。
縦型トランジスタ２は、ソース、ゲートおよびドレインを含んでいてもよい。縦型トランジスタ２は、具体的には、半導体層１０の第１主面１１側の表面に形成されたソース領域１７、ソース領域１７を被覆するゲート絶縁層２３（ゲート絶縁膜）、ゲート絶縁層２３を挟んでソース領域１７に対向するゲート電極２０、および、半導体層１０内に形成されたドレイン領域を含んでいてもよい。このような構造において、主面ゲート電極５０はゲート電極２０に電気的に接続され、主面ソース電極５５はソース領域１７に電気的に接続され、ドレイン電極４０はドレイン領域に電気的に接続されている。
半導体装置１は、第１主面１１に垂直な方向において、ゲートパッド７０および主面ソース電極５５の間に位置する上部絶縁層６３を含んでいてもよい。この構造によれば、ゲートパッド７０が平面視において主面ソース電極５５の一部に重なる構成を上部絶縁層６３によって実現できる。上部絶縁層６３の側面６３ａは、第１主面１１に垂直な方向に沿って延びる平面であってもよい。この構造によれば、エッチング法によって上部絶縁層６３を形成できる。
主面ソース電極５５に電気的にソースパッド７５が接続されている場合、ソースパッド７５のゲートパッド７０側の端部７９は、上部絶縁層６３上に位置していることが好ましい。この構造によれば、ソースパッド７５を安定して形成できる。具体的には、ソースパッド７５の形状等を容易に整えることができる。
半導体装置１は、ゲートパッド７０およびソースパッド７５の間の境界部８０（間隙）を被覆する保護絶縁層６６を含んでいてもよい。この構造によれば、境界部８０への水分等の侵入を抑制できる。よって、半導体装置１の信頼性が向上される。この場合、保護絶縁層６６のうち境界部８０に位置する部分は、上部絶縁層６３を挟んで主面ソース電極５５に対向していてもよい。
半導体装置１の製造方法は、第１工程、第２工程および第３工程を含む。第１工程では、ＳｉＣを主成分に含み、第１主面１１、および、当該第１主面１１の反対側の第２主面１２を有する半導体層１０が用意される。半導体層１０は、縦型トランジスタ２を含む。第２工程は、主面ゲート電極５０および主面ソース電極５５が間隔を空けて第１主面１１の上に形成される。
第３工程では、主面ゲート電極５０に電気的に接続されるように主面ゲート電極５０に対して半導体層１０と反対側の領域にゲートパッド７０が形成される。ゲートパッド７０は、平面視において主面ゲート電極５０の少なくとも一部および主面ソース電極５５の一部に重なるように形成される。この製造方法によれば、チップサイズの増加を回避できると同時に、アクティブ領域３を拡張できる半導体装置１を製造し、提供できる。
実施形態１では、幅広部７２がｘ軸方向の負側および正側の両方に傘状に広がる例が示された（図３等参照）。しかし、幅広部７２はｘ軸方向の正側のみに傘状に広がる構成を有していてもよい（図１０参照）。この構成においても、ゲートパッド７０（幅広部７２）は、平面視においてアクティブ領域３（主面ソース電極５５）に重なるように設けられる。
実施形態１では、主面ゲート電極５０が受電部５０ａからｙ軸方向に延びる例が示された（図３等参照）。しかし、主面ゲート電極５０は受電部５０ａからｙ軸方向に加えてｘ軸方向に延びる構成を有していてもよい（図１１参照）。この構成においても、ゲートパッド７０（幅広部７２）は、平面視においてアクティブ領域３（主面ソース電極５５）に重なるように設けられる。
図１５は、実施形態２に係る半導体装置１０１の断面図である。図１５は、図１６のXV-XV線に沿う断面を示している。図１６は、実施形態２に係る半導体装置１０１の平面図である。図１６では、ゲートパッド７０の外縁７０ｂ、ソースパッド７５の外縁７５ａ、ソースパッド７５の内縁７５ｂおよび電流検知パッド１７０の外縁１７０ｂが破線によって図示されている。
図１７は、図１６に示す平面図から保護絶縁層６６を除いた平面図である。図１７では、主面ソース電極５５が破線によって図示されている。図１８は、図１５のXVIII-XVIII線の位置から見た基板表面と平行な平面における、半導体装置１０１の電極上面の平面図である。図１８は、図１６に示されるゲートパッド７０、ソースパッド７５および電流検知パッド１７０を透視して、半導体装置１０１をｚ軸の正側から見たときの平面図である。
図１５～図１８には示されていないが、半導体装置１０１は、実施形態１と同様に、半導体層１０の厚さ方向に電流を流す縦型トランジスタ２を含む。半導体装置１０１（実施形態２）は、電流検知用の電極、および、当該電流検知用の電極に接続される電極パッドをさらに含む点において半導体装置１（実施形態１）と主として相違する。半導体装置１０１では、電流検知用の電極が電極パッドよりも小さく形成されている。以下では、実施形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。
図１５～図１８を参照して、半導体装置１０１は、主面ゲート電極５０（第１電極）、主面ソース電極５５（第２電極）、および、第３電極の一例としての電流検知電極１５０を含む。主面ゲート電極５０および主面ソース電極５５の配置または形状は、実施形態１の場合と比較してそれぞれ相違するが、実質的には同じである。主面ゲート電極５０および主面ソース電極５５の説明は省略される。
電流検知電極１５０は、平面視において主面ゲート電極５０および主面ソース電極５５から間隔を空けて配置されている。電流検知電極１５０は、平面視において半導体層１０（第１主面１１）の外周部（周縁部）に配置されていてもよい。電流検知電極１５０は、平面視において半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。電流検知電極１５０は、平面視において主面ソース電極５５によって取り囲まれた領域に配置されていてもよい。つまり、主面ソース電極５５は、平面視において電流検知電極１５０の周囲を取り囲むように配置されていてもよい。
電流検知電極１５０は、実施形態１に係る主面ソース電極５５の一部が分離された部分に相当する。図示は省略されるが、電流検知電極１５０の下方には、ＦＥＴ構造が形成されている。電流検知電極１５０側のＦＥＴ構造は、主面ソース電極５５の下方に形成されたＦＥＴ構造と同様の態様で形成されている（図１および図２も併せて参照）。
すなわち、この形態では、ＦＥＴ構造は、主面ソース電極５５の下方に配置されたメインセル領域、および、電流検知電極１５０の下方に配置された電流検知用セル領域（センスセル領域）を含む。メインセル領域は、ドレイン電流を導通する。電流検知用セル領域は、ドレイン電流を検知するために形成されている。換言すると、半導体装置１０１は、第１主面１１に設けられたメインセル領域、および、第１主面１１においてメインセル領域とは異なる領域に設けられた電流検知用セル領域を含む。
ＦＥＴ構造は、メインセル領域および電流検知用セル領域にそれぞれ形成されている。メインセル領域側のＦＥＴ構造は、メイン電流としてのドレイン電流を生成するメインＦＥＴ構造（メイン素子）として形成されている。電流検知用セル領域側のＦＥＴ構造は、ドレイン電流を検知するセンス電流を生成するセンスＦＥＴ構造（センス素子）として形成されている。メインセル領域側のＦＥＴ構造および電流検知用セル領域側のＦＥＴ構造は、この形態では、同一の構造を有している。
主面ソース電極５５は、平面視においてメインセル領域（メインＦＥＴ構造）に重なる領域に配置され、メインセル領域（メインＦＥＴ構造）のソース領域１７に電気的に接続されている。電流検知電極１５０は、平面視において電流検知用セル領域（センスＦＥＴ構造）に重なる領域に配置され、電流検知用セル領域（センスＦＥＴ構造）のソース領域１７に電気的に接続されている。
半導体装置１０１に係る縦型トランジスタ２では、ドレイン電極４０からメインセル領域側のソース領域１７に向けてドレイン電流が流れ、ドレイン電極４０からセンスセル領域側のソース領域１７に向けてセンス電流が流れる。これにより、主面ソース電極５５からドレイン電流が取り出され、電流検知電極１５０からセンス電流が取り出される。
センスＦＥＴ構造は、メインＦＥＴ構造と同時にオンオフ制御されることによってドレイン電流に連動したセンス電流を生成するように構成されていてもよい。つまり、メインセル領域および電流検知用セル領域には同一のゲート電圧が同時に印加されてもよい。メインセル領域は、電流検知用セル領域の面積よりも大きい面積を有している。メインセル領域および電流検知用セル領域の相違点は、この形態では、面積のみである。したがって、電流検知用セル領域には、メインセル領域および電流検知用セル領域の面積比に応じた電流が流れる。
つまり、センスＦＥＴ構造のセンス電流は、メインＦＥＴ構造のメイン電流未満であってもよい。メインセル領域の面積は、電流検知用セル領域の面積の１００倍以上１００００倍以下であってもよい。この場合、電流検知電極１５０には、主面ソース電極５５を流れる電流（ドレイン電流）の１００００分の１以上１００分の１以下の電流が流れる。
これにより、仮に、何らかの要因によって比較的大きいドレイン電流が生じた場合であっても、電流検知電極１５０を流れる電流を低減できる。たとえば、電流検知電極１５０に流れる電流の最大量を１Ａ程度に抑えることができる。これにより、電流検知電極１５０を利用して、所定の電流検知範囲内において電流の増加を適切に検知できる。
電流検知電極１５０は、非金属導体または金属を含んでいてもよい。電流検知電極１５０は、アルミニウム系の金属材料によって形成されていることが好ましい。電流検知電極１５０は、アルミニウム系の金属材料の一例として、アルミニウム、アルミニウム－シリコン（Ａｌ－Ｓｉ）系合金、アルミニウム－銅（Ａｌ－Ｃｕ）系合金等を含んでいてもよい。むろん、電流検知電極１５０は、導電性ポリシリコン、タングステン、チタン、ニッケル、銅、銀、金、窒化チタン（金属窒化物）等によって形成されてもよい。電流検知電極１５０は、主面ゲート電極５０および主面ソース電極５５と同じ材料によって形成されていてもよい。
図１５を参照して、電流検知電極１５０は、１つ以上のソースコンタクト孔６１ｂを有する下部絶縁層６１上に設けられている。電流検知電極１５０は、ソースコンタクト孔６１ｂを介して電流検知用セル領域のソース領域１７に電気的に接続されている。
電流検知電極１５０は、平面視において後述する電流検知パッド１７０より小さい。電流検知電極１５０の平面形状は、正方形または長方形であってもよい。電流検知電極１５０の一辺の長さは、５μｍ以上５０μｍ以下であってもよい。一例として、電流検知電極１５０の平面形状は、２０μｍ×２０μｍ程度の正方形であってもよい。図１８を参照して、電流検知電極１５０は、この形態では、主面ゲート電極５０の受電部５０ａの大きさと同じ大きさを有している。
むろん、電流検知電極１５０の大きさは、受電部５０ａの大きさより小さくてもよい。電流検知電極１５０の大きさは、受電部５０ａの大きさより大きくてもよい。電流検知電極１５０は、平面視において半導体層１０（第１主面１１）の面積の２０％以下の面積を有していてもよい。電流検知電極１５０は、半導体層１０（第１主面１１）の面積の１０％以下の面積を有していることが好ましい。
図１５～図１７を参照して、半導体装置１０１は、ゲートパッド７０（第１電極パッド）、ソースパッド７５（第２電極パッド）、および、第３電極パッドの一例としての電流検知パッド１７０を含む。ゲートパッド７０およびソースパッド７５の配置または形状は、実施形態１の場合と比較してそれぞれ相違するが、実質的には同じである。ゲートパッド７０およびソースパッド７５の説明は省略される。
電流検知パッド１７０は、平面視において電流検知電極１５０に重なり、電流検知電極１５０に電気的に接続されている。電流検知パッド１７０は、ゲートパッド７０およびソースパッド７５から間隔を空けて配置されている。電流検知パッド１７０は、平面視において半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。電流検知パッド１７０は、ソースパッド７５によって取り囲まれた領域に配置されていてもよい。つまり、ソースパッド７５は、電流検知パッド１７０の周囲を取り囲むように配置されていてもよい。
電流検知パッド１７０は、この形態では、ゲートパッド７０と同様の構成を有している。図１５を参照して、電流検知パッド１７０は、具体的には、下部導電層の一例としての柱状部１７１、および、上部導電層の一例としての幅広部１７２を含む。柱状部１７１は、電流検知電極１５０上に設けられている。柱状部１７１は、電流検知電極１５０の上面１５２に接続され、上面１５２の法線方向（ｚ軸方向）に延びる柱状に形成されている。柱状部１７１は、上部絶縁層６３に設けられた貫通孔１６４を介して電流検知電極１５０に接続されている。
柱状部１７１の高さ（ｚ軸方向の長さ）は、上部絶縁層６３の厚さ（ｚ軸方向の長さ）より大きい。具体的には、柱状部１７１の高さは、上部絶縁層６３のうち電流検知電極１５０上に位置する部分の厚さと等しい。柱状部１７１の側面１７４は、電流検知電極１５０の側面１５３と面一であってもよい。柱状部１７１の側面１７４は、電流検知電極１５０の側面１５３に対して電流検知電極１５０の内側に位置していてもよい。
幅広部１７２は、柱状部１７１の上端に設けられている。幅広部１７２は、柱状部１７１の上端の大きさを拡張した部分である。つまり、幅広部１７２は、平面視において柱状部１７１よりも大きい面積で形成されている。幅広部１７２は、平面視において柱状部１７１が幅広部１７２の内側に位置するように形成されている。平面視において、幅広部１７２の大きさおよび形状は、電流検知パッド１７０の大きさおよび形状に一致する。平面視において、幅広部１７２の上面１７３のうち柱状部１７１に重なる部分は、電流検知電極１５０に向けて窪んでいる。
幅広部１７２の上面１７３は、半導体装置１０１および他の回路の電気的な接続に利用される。たとえば、幅広部１７２の上面１７３は、検知された電流に基づいて半導体装置１０１を制御する制御回路に接続される。幅広部１７２の上面１７３には、金属線がワイヤボンディングによって接続されてもよい。金属線は、アルミニウム、銅および金の少なくとも一種を含んでいてもよい。この形態では、アルミニウムワイヤが、電流検知パッド１７０（幅広部１７２の上面１７３）にウェッジボンディングされる。幅広部１７２の上面１７３には、ワイヤボンディングに代えて金属板が半田によって接続されてもよい。
電流検知パッド１７０は、平面視において半導体層１０（第１主面１１）の面積の２０％以下の面積を有している。電流検知パッド１７０は、平面視において半導体層１０（第１主面１１）の面積の１０％以下の面積を有していることが好ましい。幅広部１７２（つまり電流検知パッド１７０）は、平面視において電流検知電極１５０の面積よりも大きい面積を有している。幅広部１７２の面積は、電流検知電極１５０の面積の２００倍以上４００００倍以下であってもよい。幅広部１７２の面積は、電流検知電極１５０の面積の４００倍以上であってもよい。一例として、幅広部１７２の面積は、電流検知電極１５０の面積の２５００倍程度であってもよい。
ワイヤボンディングを適切に行うべく、幅広部１７２（電流検知パッド１７０）は一定以上の大きさを有している必要がある。幅広部１７２は、平面視において８００μｍ×８００μｍ以上１ｍｍ×１ｍｍ以下の面積を有していることが好ましい。この場合、幅広部１７２は、平面視において正方形状に形成されていてもよい。この場合、金属線の接続の向きは、任意の方向に設定されることができる。
むろん、幅広部１７２は、平面視において１ｍｍ×１ｍｍより大きい正方形状に形成されていてもよい。また、幅広部１７２は、平面視において４００μｍ×８００μｍ以上の長方形状に形成されていてもよい。幅広部１７２の大きさは、この形態では、ゲートパッド７０の幅広部７２の大きさと同じである。むろん、幅広部１７２の大きさは、幅広部７２の大きさ未満であってもよいし、幅広部７２の大きさを超えていてもよい。
柱状部１７１および幅広部１７２は、同じ導電性材料によって形成されていてもよい。柱状部１７１および幅広部１７２は、アルミニウム系の金属材料によって形成されていてもよい。むろん、柱状部１７１および幅広部１７２は、チタン、ニッケル、銅、銀、金、タングステン等によって形成されてもよい。柱状部１７１および幅広部１７２は、互いに異なる導電性材料によって形成されていてもよい。電流検知パッド１７０は、ゲートパッド７０およびソースパッド７５と同じ材料によって形成されていてもよい。これにより、電流検知パッド１７０、ゲートパッド７０およびソースパッド７５を同じ工程で形成できる。
電流検知パッド１７０の高さ（ｚ軸方向の長さ）は、柱状部１７１の高さ（ｚ軸方向の長さ）および幅広部１７２の厚さ（ｚ軸方向の長さ）の和である。電流検知パッド１７０の高さは、たとえば数十μｍ以上数百μｍ以下（つまり２０μｍ以上１０００μｍ未満）であってもよい。図１５では、柱状部１７１の高さが幅広部１７２の厚さと同等である例が示されているが、柱状部１７１の高さは幅広部１７２の厚さよりも大きくてもよいし、幅広部１７２の厚さよりも小さくてもよい。
図１５を参照して、半導体装置１０１は、アクティブ領域１０３および非アクティブ領域１０４を含む。アクティブ領域１０３は、縦型トランジスタ２のドレイン電流が流れる主たる領域である。アクティブ領域１０３は、具体的には、平面視において主面ソース電極５５に重なる領域であり、主面ゲート電極５０（図１５では図示せず）および電流検知電極１５０に重なる領域を含まない。つまり、アクティブ領域１０３は、メインＦＥＴ構造が形成されたメインセル領域を含み、メインセル領域外の領域を含まない。
非アクティブ領域１０４は、アクティブ領域１０３以外の領域であり、縦型トランジスタ２のドレイン電流が流れない領域である。非アクティブ領域１０４は、具体的には、平面視において主面ゲート電極５０および電流検知電極１５０に重なる領域であり、主面ソース電極５５に重なる領域を含まない。つまり、非アクティブ領域１０４は、センスＦＥＴ構造が形成された電流検知用セル領域を含み、メインセル領域を含まない。図１５を参照して、非アクティブ領域１０４は、電流検知領域１０２を含む。電流検知領域１０２は、平面視において電流検知電極１５０に重なる領域（つまり電流検知用セル領域）を含む。
半導体装置１０１では、電流検知電極１５０が形成されている一方で、アクティブ領域１０３と立体交差する電流検知パッド１７０（幅広部１７２）が設けられている。この構造によれば、ワイヤボンディング対象が電流検知電極１５０から電流検知パッド１７０に変更される。これにより、電流検知電極１５０を縮小し、アクティブ領域１０３を拡張できる。つまり、半導体装置１０１では、電流検知パッド１７０によって電流検知電極１５０に起因するデザインルールが緩和され、設計の自由度が高められている。
具体的には、電流検知パッド１７０は、ｘ軸方向およびｙ軸方向のそれぞれにおいて電流検知電極１５０の幅よりも大きい幅を有し、平面視において主面ソース電極５５の一部に重なっている。これにより、電流検知電極１５０に起因するデザインルールを回避しながら電流検知パッド１７０を一定以上の大きさに形成できる。また、主面ゲート電極５０の面積を縮小し、アクティブ領域１０３の面積を拡張できる。したがって、半導体層１０の限られた領域の有効活用によって、小型化および低コスト化が容易な半導体装置１０１が実現される。
電流検知パッド１７０は、ゲートパッド７０に採用された前述の変形例と同様の形態が適用されてもよい。たとえば、図８および図９に示された構成（貫通孔の配置や個数、ボンディングワイヤとの位置関係等）が、電流検知パッド１７０に適用されてもよい。
この形態では、電流検知パッド１７０が、平面視において電流検知電極１５０に重なっている構成が説明された。しかし、電流検知パッド１７０は、平面視において電流検知電極１５０とは重なっていなくてもよい。この場合、貫通孔を介して電流検知電極１５０に導通されるように、電流検知パッドから電流検知電極の上方の位置まで延びる接続配線部（図示せず）が設けられてもよい。この場合、主面ソース電極５５は、電流検知パッドおよび接続配線部の下方の領域に配置されてもよい。
以上、半導体装置１０１は、縦型トランジスタ２を含む。半導体装置１０１は、アクティブ領域１０３、非アクティブ領域１０４、主面ゲート電極５０（第１電極）、主面ソース電極５５（第２電極）、電流検知電極１５０（第３電極）、ゲートパッド７０（第１電極パッド）、ソースパッド７５（第２電極パッド）および電流検知パッド１７０（第３電極パッド）を含む。
アクティブ領域１０３は、半導体層１０に設けられている。アクティブ領域１０３は、ドレイン電流を導通させるメインセル領域を含む。非アクティブ領域１０４は、半導体層１０においてアクティブ領域１０３とは異なる領域に設けられている。非アクティブ領域１０４は、ドレイン電流を検知するセンス電流を導通させる電流検知用セル領域（センスセル領域）を含む。主面ゲート電極５０は、平面視においてメインセル領域外の領域に重なるように配置されている。主面ソース電極５５は、平面視において主面ゲート電極５０から間隔を空けてメインセル領域に重なるように配置されている。
ゲートパッド７０は、平面視において少なくとも一部が主面ゲート電極５０に重なるように主面ゲート電極５０に対して半導体層１０とは反対側に設けられ、主面ゲート電極５０に電気的に接続されている。ゲートパッド７０は、さらに、平面視において主面ソース電極５５の一部に重なっている。ソースパッド７５は、ゲートパッド７０から間隔を空けて配置されている。ソースパッド７５は、平面視において少なくとも一部が主面ソース電極５５に重なるように主面ソース電極５５に対して半導体層１０とは反対側に設けられ、主面ソース電極５５に電気的に接続されている。
電流検知パッド１７０は、平面視においてゲートパッド７０およびソースパッド７５から間隔を空けて配置されている。電流検知パッド１７０は、平面視において少なくとも一部が電流検知電極１５０に重なるように電流検知電極１５０に対して半導体層１０とは反対側に設けられ、電流検知電極１５０に電気的に接続されている。電流検知パッド１７０は、この形態では、平面視において主面ソース電極５５の一部にさらに重なっている。
仮に、上記実施形態に係る電流検知パッド１７０の代わりに、電流検知電極１５０がワイヤボンディング用の電極パッドとして利用される場合、電流検知パッド１７０と同等の大きさを有する電流検知電極１５０が必要となる。半導体層１０のうち電流検知電極１５０に覆われた領域は非アクティブ領域１０４になるため、アクティブ領域１０３として利用可能な面積が縮小する。そのため、半導体層１０の有効利用が阻害され、小型化および低コスト化の弊害となる。
これに対して、半導体装置１０１によれば、平面視において電流検知電極１５０および主面ソース電極５５に重なる電流検知パッド１７０が形成されている。この構造によれば、電流検知パッド１７０によって電流検知電極１５０のデザインルールが緩和され、電流検知電極１５０の面積を縮小できる。これにより、アクティブ領域１０３を拡張できる。また、この構造によれば、電流検知電極１５０に起因するデザインルールの制限を回避しながらワイヤボンディングが実施される電流検知パッド１７０を一定以上の大きさに形成できる。
つまり、半導体装置１０１では、電流検知電極１５０等に起因するデザインルールが緩和され、設計の自由度が高められる。この構成によれば、アクティブ領域１０３を拡張するためにチップサイズを増加させる必要がなくなる。つまり、チップサイズの増加を回避しながら、アクティブ領域１０３を拡張できる。よって、半導体層１０を有効利用でき、小型化および低コスト化を図ることができる半導体装置１０１を提供できる。
半導体装置１０１は、半導体装置１の製造方法と同様の製造方法を経て製造される。具体的には、半導体装置１０１は、半導体装置１の製造方法において、主面ゲート電極５０、主面ソース電極５５および電流検知電極１５０のパターニング工程、絶縁層６０のパターニング工程、ならびに、ゲートパッド７０、ソースパッド７５および電流検知パッド１７０のパターニング工程のそれぞれを半導体装置１０１に対応して変更することによって製造される。
図１９は、実施形態２の変形例に係る半導体装置１０１ａの平面図（保護絶縁層６６は図示省略）である。図２０は、実施形態２の変形例に係る半導体装置１０１ａの電極上面の平面図である。図１９および図２０は、図１７および図１８にそれぞれ対応している。前述の実施形態２では、ゲートパッド７０が幅広部７２を有し、電流検知パッド１７０が幅広部１７２を有する例を説明した。しかし、図１９および図２０に示されるように、ゲートパッド７０が幅広部７２を有さず、電流検知パッド１７０が幅広部１７２を有する形態が採用されてもよい。
具体的には、半導体装置１０１ａでは、ゲートパッド７０ａが、平面視において主面ゲート電極５０Ａと同じ大きさおよび同じ形状を有している。つまり、半導体装置１０１ａに係る主面ゲート電極５０Ａは、平面視において半導体装置１０１に係る主面ゲート電極５０の受電部５０ａよりも大きいサイズを有している。電流検知電極１５０および電流検知パッド１７０の構成は、半導体装置１０１の場合と同様である。つまり、半導体装置１０１ａは、第１電極の一例としての電流検知電極１５０を含み、第１電極パッドの一例としての電流検知パッド１７０を含む。
以上、半導体装置１０１ａでは、電流検知電極１５０のみに対して、平面視における面積を大きくする構成（具体的には、電流検知パッド１７０）が適用されている。つまり、半導体装置１０１ａに係る電流検知電極１５０は、平面視において主面ソース電極５５の一部に重なり、複数のソース電極３０の１つに電気的に接続されている。この場合、電流検知電極は第１電極の一例と見なされ、電流検知パッド１７０は第１電極パッドの一例と見なされる。
このように、半導体装置１０１ａによれば、平面視において電流検知電極１５０および主面ソース電極５５に重なる電流検知パッド１７０が形成されている。この構造によれば、電流検知パッド１７０によって電流検知電極１５０のデザインルールが緩和され、電流検知電極１５０の面積を縮小できる。これにより、アクティブ領域１０３を拡張できる。また、この構造によれば、電流検知電極１５０に起因するデザインルールの制限を回避しながらワイヤボンディングが実施される電流検知パッド１７０を一定以上の大きさに形成できる。
つまり、半導体装置１０１ａでは、電流検知電極１５０等に起因するデザインルールが緩和され、設計の自由度が高められる。この構成によれば、アクティブ領域１０３を拡張するためにチップサイズを増加させる必要がなくなる。つまり、チップサイズの増加を回避しながら、アクティブ領域１０３を拡張できる。よって、半導体層１０を有効利用でき、小型化および低コスト化を図ることができる半導体装置１０１ａを提供できる。
図２１は、実施形態３に係る半導体装置２０１の断面図である。図２１は、図２２のXXI-XXI線に沿う断面を示している。図２２は、実施形態３に係る半導体装置２０１の平面図である。図２２では、ゲートパッド７０の外縁７０ｂ、ソースパッド７５の外縁７５ａ、ソースパッド７５の内縁７５ｂ、アノード電極パッド２７０の外縁２７０ａおよびカソード電極パッド２７５の外縁２７５ａが破線によって図示されている。図２３は、図２２の平面図から保護絶縁層６６を除いた平面図である。図２３では、主面ソース電極５５が破線によって図示されている。
図２４は、図２１のXXIV-XXIV線の位置から見た基板表面と平行な平面における、半導体装置２０１の平面図である。図２４は、具体的には、図２３に示されるゲートパッド７０、ソースパッド７５、アノード電極パッド２７０およびカソード電極パッド２７５を透視して、半導体装置２０１をｚ軸の正側から見たときの平面図である。
図２１～図２４を参照して、半導体装置２０１（実施形態３）は、ダイオード２９０（第１導電層）を含む点において半導体装置１（実施形態１）と主として相違する。以下では、実施形態１との相違点が主に説明され、共通点の説明は省略または簡略化される。半導体装置２０１は、具体的には、半導体層１０の第１主面１１の一部を被覆する絶縁層２６０、および、絶縁層２６０上に設けられたダイオード２９０を含む。
ダイオード２９０は、この形態では、ポリシリコン、前記ポリシリコンに形成されたｐ型半導体層２９１、および、前記ポリシリコンに形成されたｎ型半導体層２９２を含むｐｎダイオードである。たとえば、ｐ型半導体層２９１はｐ型不純物が添加されたポリシリコンであり、ｎ型半導体層２９２はｎ型不純物が添加されたポリシリコンである。ｎ型半導体層２９２は、ｐ型半導体層２９１に接続され、ｐ型半導体層２９１とｐｎ接合（ｐｎダイオード）を構成している。
ダイオード２９０は、ｐ型半導体層２９１およびｎ型半導体層２９２間の電圧の大きさによって半導体装置２０１（半導体層１０）の温度を検知する温度センサ（感温ダイオード）として利用される。つまり、ダイオード２９０は、温度変化に対して線形的に変化する順方向電圧特性を有していてもよい。半導体層１０の温度は、ダイオード２９０の電圧特性から間接的に検知される。
半導体装置２０１は、ゲートパッド７０、ソースパッド７５、アノード電極パッド２７０（第１極性端子電極）およびカソード電極パッド２７５（第２極性端子電極）を含む。アノード電極パッド２７０およびカソード電極パッド２７５は、ダイオード電極パッド（極性端子電極）の一例としてそれぞれ形成されている。ゲートパッド７０およびソースパッド７５の配置または形状は、実施形態１の場合と比較してそれぞれ相違するが、実質的に同じである。ゲートパッド７０およびソースパッド７５の説明は省略される。
アノード電極パッド２７０は、平面視において、ゲートパッド７０およびソースパッド７５から間隔を空けてｐ型半導体層２９１に重なる領域に配置され、ｐ型半導体層２９１に電気的に接続されている。アノード電極パッド２７０は、この形態では、ゲートパッド７０と同様の構成を有している。
図２１を参照して、アノード電極パッド２７０は、具体的には、下部導電層の一例としての柱状部２７１、および、上部導電層の一例としての幅広部２７２とを含む。柱状部２７１は、ｐ型半導体層２９１上に設けられている。柱状部２７１は、ｐ型半導体層２９１の上面に接続され、ｐ型半導体層２９１の上面の法線方向（ｚ軸方向）に延びる柱状に形成されている。
幅広部２７２は、柱状部２７１の上端に設けられている。幅広部２７２は、柱状部２７１の上端の大きさを拡張した部分である。つまり、幅広部２７２は、平面視において柱状部２７１よりも大きい面積で形成されている。幅広部２７２は、平面視において柱状部２７１が幅広部２７２の内側に位置するように形成されている。平面視において、幅広部２７２の大きさおよび形状は、アノード電極パッド２７０の大きさおよび形状に一致する。
幅広部２７２の上面２７３は、半導体装置２０１および他の回路の電気的な接続に利用される。幅広部２７２の上面２７３には、金属線がワイヤボンディングによって接続されてもよい。金属線は、アルミニウム、銅および金の少なくとも一種を含んでいてもよい。この形態では、アルミニウムワイヤが、アノード電極パッド２７０（幅広部２７２の上面２７３）にウェッジボンディングされる。
ワイヤボンディングを適切に行うべく、幅広部２７２（アノード電極パッド２７０）は一定以上の大きさを有している必要である。幅広部２７２の平面形状および大きさは、ゲートパッド７０の幅広部７２の平面形状および大きさと同じであってもよい。むろん、幅広部２７２の平面形状および大きさのいずれか一方または双方は、幅広部７２と異なっていてもよい。
柱状部２７１および幅広部２７２は、同じ導電性材料によって形成されていてもよい。柱状部２７１および幅広部２７２は、アルミニウム系の金属材料によって形成されていてもよい。むろん、柱状部２７１および幅広部２７２は、チタン、ニッケル、銅、銀、金、タングステン等によって形成されてもよい。柱状部２７１および幅広部２７２は、互いに異なる導電性材料によって形成されていてもよい。
アノード電極パッド２７０の高さ（ｚ軸方向の長さ）は、柱状部２７１の高さ（ｚ軸方向の長さ）および幅広部２７２の厚さ（ｚ軸方向の長さ）の和である。アノード電極パッド２７０の高さは、たとえば数十μｍ以上数百μｍ以下（つまり２０μｍ以上１０００μｍ未満）であってもよい。柱状部２７１の高さは、幅広部２７２の厚さを超えていてもよいし、幅広部２７２の厚さ未満であってもよい。むろん、柱状部２７１の高さは、幅広部２７２の厚さと同等であってもよい。
カソード電極パッド２７５は、ゲートパッド７０、ソースパッド７５およびアノード電極パッド２７０から間隔を空けてｎ型半導体層２９２に重なる領域に配置され、ｎ型半導体層２９２に電気的に接続されている。カソード電極パッド２７５は、この形態では、ゲートパッド７０およびアノード電極パッド２７０と同様の構成を有している。
図２１を参照して、カソード電極パッド２７５は、具体的には、下部導電層の一例としての柱状部２７６、および、上部導電層の一例としての幅広部２７７を含む。柱状部２７６は、ｎ型半導体層２９２上に設けられている。柱状部２７６は、ｎ型半導体層２９２の上面に接続され、ｎ型半導体層２９２の法線方向（ｚ軸方向）に延びる柱状に形成されている。
幅広部２７７は、柱状部２７６の上端に設けられている。幅広部２７７は、柱状部２７６の上端の大きさを拡張した部分である。つまり、幅広部２７７は、平面視において柱状部２７６よりも大きい面積で形成されている。幅広部２７７は、平面視において柱状部２７６が幅広部２７７の内側に位置するように形成されている。
平面視において、幅広部２７７の大きさおよび形状は、カソード電極パッド２７５の大きさおよび形状に一致する。幅広部２７７の上面２７８は、半導体装置２０１および他の回路の電気的な接続に利用される。幅広部２７７の上面２７８は、この形態では、電圧計等に接続される。幅広部２７７の上面２７８には、金属線がワイヤボンディングによって接続されてもよい。
アノード電極パッド２７０およびカソード電極パッド２７５は、平面視において半導体層１０（第１主面１１）の面積の２０％以下の面積をそれぞれ有していてもよい。アノード電極パッド２７０およびカソード電極パッド２７５は、平面視において半導体層１０（第１主面１１）の面積の１０％以下の面積をそれぞれ有していることが好ましい。
アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方は、平面視において半導体層１０（第１主面１１）の外周部（周縁部）に配置されていてもよい。アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方は、平面視において半導体層１０（第１主面１１）の中心位置を含む領域に配置されていてもよい。
アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方は、ソースパッド７５によって取り囲まれた領域に配置されていてもよい。つまり、ソースパッド７５は、アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方を取り囲むように形成されていてもよい。
アノード電極パッド２７０およびカソード電極パッド２７５は、たとえば、ゲートパッド７０およびソースパッド７５と同じ材料によって形成されている。これにより、アノード電極パッド２７０、カソード電極パッド２７５、ゲートパッド７０およびソースパッド７５は、同じ工程で形成されることができる。カソード電極パッド２７５に係る柱状部２７６および幅広部２７７の形状や材料等は、アノード電極パッド２７０に係る柱状部２７６および幅広部２７７の形状や材料等と同じであってもよい。カソード電極パッド２７５に係る柱状部２７６および幅広部２７７の形状や材料等についての説明は省略される。
図２１を参照して、半導体装置２０１は、アクティブ領域２０３および非アクティブ領域２０４を含む。アクティブ領域２０３は、縦型トランジスタ２のドレイン電流が流れる主な領域である。アクティブ領域２０３は、平面視において、主面ソース電極５５に重なる領域である。
非アクティブ領域２０４は、平面視においてアクティブ領域２０３以外の領域であり、縦型トランジスタ２として動作しない領域（ドレイン電流が流れない領域）である。前述のダイオード２９０は、非アクティブ領域２０４に配置されている。つまり、アノード電極パッド２７０およびカソード電極パッド２７５は、この形態では、平面視においてアクティブ領域２０３の一部に重なるように、非アクティブ領域２０４に重なる領域に配置されている。
半導体装置２０１では、アノード電極パッド２７０の一部（幅広部２７２）は、平面視において主面ソース電極５５に重なっている。これにより、ダイオード２９０に起因するデザインルールを回避しながらアノード電極パッド２７０を一定以上の大きさに形成できる。また、ダイオード２９０の面積を縮小し、アクティブ領域２０３の面積を拡張できる。したがって、半導体層１０の限られた領域の有効活用によって、小型化および低コスト化が容易な半導体装置２０１が実現される。
また、半導体装置２０１では、カソード電極パッド２７５の一部（幅広部２７７）は、平面視において主面ソース電極５５に重なっている。これにより、ダイオード２９０に起因するデザインルールを回避しながらカソード電極パッド２７５を一定以上の大きさに形成できる。また、ダイオード２９０の面積を縮小し、アクティブ領域２０３の面積を拡張できる。したがって、半導体層１０の限られた領域の有効活用によって、小型化および低コスト化が容易な半導体装置２０１が実現される。
以上、半導体装置２０１は、絶縁層２６０、ダイオード２９０、アノード電極パッド２７０（第１極性端子電極）およびカソード電極パッド２７５（第２極性端子電極）を含む。絶縁層２６０は、第１主面１１の一部を被覆している。ダイオード２９０は、絶縁層２６０の上に配置されている。ダイオード２９０は、ｐ型半導体層２９１（第１極性層）、および、当該ｐ型半導体層とｐｎ接合部を形成するｎ型半導体層２９２（第２極性層）を含む。
アノード電極パッド２７０は、平面視においてｐ型半導体層２９１に重なる部分を有し、ｐ型半導体層２９１に電気的に接続されている。カソード電極パッド２７５は、平面視においてｎ型半導体層２９２に重なる部分を有し、ｎ型半導体層２９２に電気的に接続されている。このような構造において、アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方は、平面視において主面ソース電極５５の一部に重なっている。
この構造によれば、ダイオード２９０に起因するデザインルールを回避しながらアノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方を一定以上の大きさに形成できる。また、この構造によれば、ダイオード２９０の面積を縮小し、アクティブ領域２０３の面積を拡張できる。したがって、半導体層１０の限られた領域の有効活用によって、小型化および低コスト化が容易な半導体装置２０１が実現される。
半導体装置２０１は、半導体装置１の製造方法と同様の製造方法を経て製造される。具体的には、半導体装置２０１は、主面ゲート電極５０および主面ソース電極５５のパターニング工程、絶縁層６０のパターニング工程、ならびに、ゲートパッド７０、ソースパッド７５、アノード電極パッド２７０およびカソード電極パッド２７５のパターニング工程のそれぞれを半導体装置２０１に対応して変更することによって製造される。
図２５は、実施形態３の変形例に係る半導体装置２０１ａの平面図（保護絶縁層６６は図示省略）である。図２６は、実施形態３の変形例に係る半導体装置２０１ａの電極上面の平面図である。図２５および図２６は、実施形態３の図２３および図２４にそれぞれ対応している。図２５では、主面ソース電極５５が破線によって図示されている。
半導体装置２０１では、ゲートパッド７０が幅広部７２を有し、アノード電極パッド２７０が幅広部２７２を有し、カソード電極パッド２７５が幅広部２７７を有している例が説明された。しかし、図２５および図２６に示されるように、ゲートパッド７０が幅広部７２を有さず、アノード電極パッド２７０が幅広部２７２を有し、カソード電極パッド２７５が幅広部２７７を有する形態が採用されてもよい。
半導体装置２０１ａに係るゲートパッド７０ａは、平面視において主面ゲート電極５０Ａと同じ大きさおよび同じ形状を有している。つまり、半導体装置２０１ａに係る主面ゲート電極５０Ａは、平面視において半導体装置２０１に係る主面ゲート電極５０の受電部５０ａよりも大きいサイズを有している。
以上、半導体装置２０１ａによっても、ダイオード２９０の面積を縮小し、アクティブ領域２０３の面積を拡張できる。したがって、半導体層１０の限られた領域の有効活用によって、小型化および低コスト化が容易な半導体装置２０１ａが実現される。
図２７および図２８は、実施形態３の別の変形例に係る半導体装置２０１ｂを示す図である。図２７は、半導体装置２００ｂの平面図（保護絶縁層６６は図示省略）である。図２８は、半導体装置２０１ｂにおける電極上面の平面図である。図２７では、主面ソース電極５５が破線によって図示されている。図２８では、主面ソース電極５５上のダイオード２９０の配置が示されている。
図２７および図２８を参照して、半導体装置２０１ｂは、半導体装置２０１と同様、ダイオード２９０、アノード電極パッド２７０およびカソード電極パッド２７５を含む。ダイオード２９０は、この形態では、平面視においてチップの中央部近傍（第１主面１１の中央部近傍）に配置されている。
アノード電極パッド２７０およびカソード電極パッド２７５は、この形態では、平面視においてチップの周縁（第１主面１１の周縁部）に配置されている。アノード電極パッド２７０およびカソード電極パッド２７５のいずれか一方または双方（この形態では双方）は、平面視においてダイオード２９０に重ならないようにダイオード２９０から間隔を空けて配置されている。この形態では、アノード電極パッド２７０の全体は、平面視において主面ソース電極５５に重なっている。また、カソード電極パッド２７５の全体は、平面視において主面ソース電極５５に重なっている。
半導体装置２０１ｂは、第１接続部２５０ａ、第１フィンガー部２５０、第２接続部２５５ａおよび第２フィンガー部２５５を含む。第１接続部２５０ａは、ダイオード２９０のｐ型半導体層２９１の直上に位置している。第１フィンガー部２５０は、アノード電極パッド２７０および第１接続部２５０ａの間に介在され、アノード電極パッド２７０および第１接続部２５０ａを接続している。
第１フィンガー部２５０は、平面視においてアノード電極パッド２７０および第１接続部２５０ａの間の領域をライン状（帯状）に延びている。第１フィンガー部２５０は、この形態では、平面視においてｘ軸方向に延びている。第１フィンガー部２５０の少なくとも一部は、平面視において主面ソース電極５５に重なっている。
第２接続部２５５ａは、ダイオード２９０のｎ型半導体層２９２の直上に位置している。第２フィンガー部２５５は、カソード電極パッド２７５および第２接続部２５５ａの間に介在され、カソード電極パッド２７５および第２接続部２５５ａを接続している。第２フィンガー部２５５は、平面視においてカソード電極パッド２７５および第２接続部２５５ａの間の領域をライン状（帯状）に延びている。
第２フィンガー部２５５は、この形態では、平面視において第１フィンガー部２５０からｙ軸方向に間隔を空けて設けられ、ｘ軸方向に延びている。つまり、第２フィンガー部２５５は、平面視において第１フィンガー部２５０に対して平行に延びている。第２フィンガー部２５５の少なくとも一部は、平面視において主面ソース電極５５に重なっている。
チップ（半導体層１０）の中央部は、チップ（半導体層１０）の周縁部と比べて温度が高まり易い。したがって、温度センサとして機能するダイオード２９０を設ける場合、ダイオード２９０は、平面視においてチップ（半導体層１０）の中央部に配置されることが好ましい。一方、電極パッドは、ワイヤボンディング等の実装性の観点から、障害物の少ないチップの端部（周縁部）に配置されることが好ましい。
従来の場合、チップ（半導体層１０）の端部（周縁部）に配置された温度センサ用の複数の電極パッドの直下の領域、および、これらの電極パッドからチップ（半導体層１０）の中央部までの配線の直下の領域は非アクティブ領域として形成される。この点、半導体装置２０１ｂの構造によれば、アノード電極パッド２７０およびカソード電極パッド２７５の直下の領域に加えて、第１フィンガー部２５０および第２フィンガー部２５５の直下の領域もアクティブ領域２０３として利用できる。
図２９および図３０は、実施形態４に係る半導体パッケージ３００を示す図である。図３０は、図２９に示される半導体パッケージ３００の、図２９とは反対側から見た場合の内部構造を示す図である。
半導体パッケージ３００は、いわゆるＴＯ（Transistor Outline）型の半導体パッケージである。半導体パッケージ３００は、パッケージ本体３０１、端子３０２ｄ、端子３０２ｇ、端子３０２ｓ、ボンディングワイヤ３０３ｇ、ボンディングワイヤ３０３ｓおよび半導体装置１を含む。以下、端子３０２ｄ、端子３０２ｇおよび端子３０２ｓは、単に「端子３０２ｄ～３０２ｓ」と総称されることがある。
パッケージ本体３０１は、直方体状に形成されている。パッケージ本体３０１は、たとえば、カーボンおよびガラス繊維等を含むエポキシ樹脂によって形成される。端子３０２ｄ～３０２ｓのそれぞれは、パッケージ本体３０１の底部から突出し、一列に並んで配置される。端子３０２ｄ～３０２ｓは、アルミニウムによって形成されてもよい。端子３０２ｄ～３０２ｓは、銅等の他の金属材料によって形成されていてもよい。
半導体装置１は、パッケージ本体３０１に内蔵されている。つまり、パッケージ本体３０１は、半導体装置１を封止する封止体として構成されている。半導体装置１に係るゲートパッド７０は、パッケージ本体３０１の内部においてボンディングワイヤ３０３ｇ等を介して端子３０２ｇに電気的に接続される。
半導体装置１に係るソースパッド７５は、ボンディングワイヤ３０３ｓ等を介して端子３０２ｓに電気的に接続される。半導体装置１に係るドレイン電極４０は、半田や焼結層等を介して端子３０２ｄに接合される。焼結層は、銀や銅等を含んでいてもよい。ドレイン電極４０は、この形態では、端子３０２ｄのうちのパッケージ本体３０１内に位置する幅広部に接合されている。
半導体パッケージ３００は、半導体装置１に代えて、半導体装置１０１、１０１ａ、２０１、２０１ａまたは２０１ｂを含んでいてもよい。この場合、半導体パッケージ３００は、端子３０２ｄ～３０２ｓ以外の少なくとも１つの端子をさらに含んでいてもよい。たとえば、半導体装置１０１が搭載される場合、半導体パッケージ３００は、電流検知パッド１７０に接続される端子をさらに含んでいてもよい。また、半導体装置２０１が搭載される場合、半導体パッケージ３００は、アノード電極パッド２７０が接続される端子、および、カソード電極パッド２７５が接続される端子をさらに含んでいてもよい。
以上、半導体パッケージ３００は、半導体装置１、１０１、１０１ａ、２０１、２０１ａまたは２０１ｂを含む。上述のように、半導体装置１等によれば、半導体層１０の有効利用によって小型化を図ることができる。したがって、半導体パッケージ３００によれば、半導体装置１等の小型化に応じて容易に小型化できる。
また、半導体装置１等によれば、アクティブ領域３、１０３および２０３を拡張できる。したがって、半導体パッケージ３００によれば、同じサイズの一般的な半導体パッケージよりも許容電流量を増加させることができる。半導体パッケージ３００では、半導体装置１等がボンディングワイヤを介して端子に電気的に接続される例が示された。しかし、半導体パッケージ３００では、半導体装置１等が接合材によって端子に電気的に接続されてもよい。
図３１は、実施形態４に係る半導体パッケージ４００を示す図である。図３１を参照して、半導体パッケージ４００は、いわゆるＤＩＰ（Dual In-line Package）型の半導体パッケージである。半導体パッケージ４００は、パッケージ本体４０１、複数の端子４０２および半導体装置１を含む。
パッケージ本体４０１は、直方体状に形成されている。パッケージ本体４０１は、たとえば、カーボン、ガラス繊維等を含むエポキシ樹脂によって形成される。複数の端子４０２は、パッケージ本体４０１の長辺に沿って並んで配列される。複数の端子４０２は、パッケージ本体４０１の長辺から外方に突出している。複数の端子４０２は、たとえば、アルミニウムによって形成されていてもよい。複数の端子４０２は、銅等の他の金属材料によって形成されていてもよい。
半導体装置１は、パッケージ本体４０１に内蔵されている。つまり、パッケージ本体４０１は、半導体装置１を封止する封止体として構成されている。半導体装置１に係るゲートパッド７０、ソースパッド７５およびドレイン電極４０は、パッケージ本体４０１の内部においてボンディングワイヤ等を介して対応する端子４０２にそれぞれ電気的に接続されている。半導体パッケージ４００は、複数の半導体装置１を含んでいてもよい。つまり、複数の半導体装置１がパッケージ本体４０１に内蔵されてもよい。
むろん、半導体パッケージ４００は、半導体装置１に代えて、または、半導体装置１に加えて、半導体装置１０１、１０１ａ、２０１、２０１ａおよび２０１ｂのうちの少なくとも１つを含んでいてもよい。半導体装置１０１が搭載される場合、電流検知パッド１７０は、パッケージ本体４０１の内部においてボンディングワイヤ等を介して対応する端子４０２に電気的に接続されている。また、半導体装置２０１が搭載される場合、アノード電極パッド２７０およびカソード電極パッド２７５は、パッケージ本体４０１の内部においてボンディングワイヤ等を介して対応する端子４０２にそれぞれ電気的に接続される。
以上、半導体パッケージ４００は、半導体装置１、１０１、１０１ａ、２０１、２０１ａおよび２０１ｂの少なくとも１つを含む。上述のように、半導体装置１等によれば、半導体層１０の有効利用によって小型化を図ることができる。したがって、半導体パッケージ３００によれば、半導体装置１等の小型化に応じて容易に小型化できる。
また、半導体装置１等によれば、アクティブ領域３、１０３および１０４を拡張できる。したがって、半導体パッケージ３００によれば、同じサイズの一般的な半導体パッケージよりも許容電流量を増加させることができる。半導体パッケージ４００では、半導体装置１等がボンディングワイヤを介して端子に電気的に接続される例が示された。しかし、半導体パッケージ４００では、半導体装置１等が接合材によって端子に電気的に接続されてもよい。
図３２は、変形例に係る半導体装置５０１の断面図である。図３２を参照して、金属層の一例としてのめっき層９０（金属めっき層）が、ゲートパッド７０の上面７３およびソースパッド７５の上面７６に形成されていてもよい。図３２では、めっき層９０に加えて、ボンディングワイヤ３０３ｇ、接合材５０２および金属板５０３が外部端子との接続部材（接合手段）の一例として図示されている。
半導体装置５０１では、ゲートパッド７０にボンディングワイヤ３０３ｇが接続され、ソースパッド７５に接合材５０２が接合される。接合材５０２は、金属板５０３およびソースパッド７５を接合するように金属板５０３およびソースパッド７５の間に介在される。接合材５０２としては、半田や焼結金属部材が例示される。焼結金属部材は、銀や銅等を含んでいてもよい。
めっき層９０は、ゲートパッド７０およびソースパッド７５を形成する金属材料とは異なる金属材料によって形成されている。めっき層９０は、たとえば、ニッケルを主成分に含む金属層である。めっき層９０は、具体的には、ニッケル単体からなる金属層である。
めっき層９０は、ニッケル層、および、当該ニッケル層上に積層されたパラジウム層を含む２層構造（すなわち、ＮｉＰｄ層）を有していてもよい。めっき層９０は、ニッケル層、当該ニッケル層上に積層されたパラジウム層、および、当該パラジウム層の上に積層された金（Ａｕ）層を含む３層構造（すなわち、ＮｉＰｄＡｕ層）を有していてもよい。むろん、めっき層９０は、金（Ａｕ）層に代えて他の金属層を含む積層構造を有していてもよい。ＮｉＰｄ層およびＮｉＰｄＡｕ層は、ボンディングワイヤが接合される場合に限らず、外部端子が銀焼結によって接合される場合や半田接合の場合にも好適である。
めっき層９０は、半導体装置１０１、１０１ａ、２０１、２０１ａおよび２０１ｂに適用されてもよい。つまり、電流検知パッド１７０、アノード電極パッド２７０およびカソード電極パッド２７５の各上面には、めっき層９０が設けられていてもよい。
以上、実施形態が説明されたが、前述の実施形態はさらに他の形態で実施できる。たとえば、半導体装置１、１０１、１０１ａ、２０１、２０１ａ、２０１ｂおよび５０１が搭載される半導体パッケージの形態は、半導体パッケージ３００および半導体パッケージ４００のような形態に制限されない。半導体パッケージとしては、SOP（Small Outline Package）、QFN（Quad Flat Non Lead Package）、DFP（Dual Flat Package）、QFP（Quad Flat Package）、SIP（Single Inline Package）、または、SOJ（Small Outline J-leaded Package）が採用されてもよい。むろん、これらに類する種々の半導体パッケージが採用されてもよい。
前述の実施形態１～４では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である例が説明されたが、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｐ型領域」を「ｎ型領域」に置き換えることによって得られる。「第１導電型」および「第２導電型」は、説明の順序を明確にするための表現形式に過ぎず、「ｎ型」が「第２導電型」と表現され、「ｐ型」が「第１導電型」と表現されてもよい。
前述の実施形態１～４において、ｎ＋型の半導体基板１３の代わりに、ｐ＋型のＳｉＣ半導体基板が採用されてもよい。この場合、縦型トランジスタ２としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置を提供できる。この場合、明細書および図面においてＭＩＳＦＥＴの「ソース」がＩＧＢＴの「エミッタ」に置き換えられ、ＭＩＳＦＥＴの「ドレイン」がＩＧＢＴの「コレクタ」に置き換えられる。ＩＧＢＴのエミッタ（エミッタ電極）は第１主電極の一例であり、ＩＧＢＴのコレクタ（コレクタ電極）は第２主電極の一例である。前述の各実施形態に係る半導体装置によれば、ＭＩＳＦＥＴに代えてＩＧＢＴを含む場合も、上述した効果と同等の効果が奏される。
前述の実施形態１～４の構成および当該実施形態１～４の変形例の構成は、適宜組み合わされて実施されることができる。たとえば、ゲートパッド、電流検知パッドおよび温度センスパッドを含む半導体装置において、ゲートパッド、電流検知パッドおよび温度センスパッドのそれぞれにおいて上記実施形態で説明した構成が適用されてもよい。これにより、アクティブ領域の面積を減らすことなく、電流検知機能や温度センス機能を搭載した高機能の半導体装置を提供できる。
以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、「ワイドバンドギャップ半導体装置」、「ＳｉＣ半導体装置」、「ワイドバンドギャップ半導体スイッチング装置」または「ＳｉＣ半導体スイッチング装置」に置き換えられてもよい。
従来の半導体装置は、ワイヤボンディングが行われるゲートパッドおよびソースパッドを含む。ソースパッドの下方にはＦＥＴ構造を含むアクティブ領域が配置される。ゲートパッドの下方には、ＦＥＴ構造を含まない非アクティブ領域が配置される。ゲートパッドは、ワイヤとの接合面積を確保すべく、一定以上の大きさに形成される必要がある。このため、ゲートパッドの大きさを変更することなくアクティブ領域を拡張する場合には、チップ自体のサイズを大きくする必要がある。
そこで、以下に係る項目は、電極に起因するデザインルールを緩和できる半導体装置を提供することを一つの目的とする。また、以下に係る項目は、チップサイズを増加させることなくアクティブ領域を拡張できる半導体装置を提供することを一つの目的とする。
［Ａ１］ＳｉＣを含み、一方側の第１主面（１１）および他方側の第２主面（１２）を有する半導体層（１０）と、前記半導体層（１０）に形成された縦型トランジスタ（２）と、前記第１主面（１１）の上に配置された第１電極（５０／１５０）と、前記第１電極（５０／１５０）から間隔を空けて前記第１主面（１１）の上に配置された第２電極（５５）と、平面視において少なくとも一部が前記第１電極（５０／１５０）に重なるように前記第１電極（５０／１５０）に対して前記半導体層（１０）とは反対側に配置され、前記第１電極（５０／１５０）に電気的に接続された第１電極パッド（７０／１７０）と、前記第２主面（１２）の上に配置された電極（４０）と、を含み、前記第１電極パッド（７０／１７０）は、平面視において前記第２電極（５５）の一部に重なっている、半導体装置（１、１０１、１０１ａ、２０１、２０１ａ、２０１ｂ、５０１：以下、単に「半導体装置（１等）」と記載される。）。
［Ａ２］前記第１主面（１１）に垂直な方向（ｚ）において、前記第１電極パッド（７０／１７０）および前記第２電極（５５）の間に介在された第１絶縁層（６３）をさらに含む、Ａ１に記載の半導体装置（１等）。
［Ａ３］前記第１絶縁層（６３）の側面は、前記垂直な方向（ｚ）に延びる平面に形成されている、Ａ２に記載の半導体装置（１等）。
［Ａ４］前記第２電極（５５）に電気的に接続された第２電極パッド（７５）をさらに含み、前記第２電極パッド（７５）における前記第１電極パッド（７０／１７０）側の端部は、前記第１絶縁層（６３）上に位置している、Ａ２またはＡ３に記載の半導体装置（１等）。
［Ａ５］前記第１電極パッド（７０／１７０）および前記第２電極パッド（７５）の間の境界部（８０）を被覆する第２絶縁層（６６）をさらに含む、Ａ４に記載の半導体装置（１等）。
［Ａ６］前記縦型トランジスタ（２）は、前記第１主面（１１）の表面部に形成されたソース領域（１７）、前記ソース領域（１７）を被覆するゲート絶縁膜（２３）、前記ゲート絶縁膜（２３）を挟んで前記ソース領域（１７）に対向するゲート電極（２０）、および、前記半導体層（１０）内に形成されたドレイン領域（１０、１３、１４）を含み、前記第１電極（５０／１５０）は、前記ゲート電極（２０）に電気的に接続され、前記第２電極（５５）は、前記ソース領域（１７）に電気的に接続され、前記電極（４０）は、前記ドレイン領域（１０、１３、１４）に電気的に接続されている、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１等）。
［Ａ７］前記縦型トランジスタ（２）は、平面視においてドレイン電流を生成するメインセル領域（１０３）、および、前記ドレイン電流を検知するセンス電流を生成する電流検知用セル領域（１０４）を含み、前記第２電極（５５）は、平面視において前記メインセル領域（１０３）に重なる領域に配置されている、Ａ６に記載の半導体装置（１等）。
［Ａ８］平面視において前記第１電極（５０）および前記第２電極（５５）から間隔を空けて前記電流検知用セル領域（１０４）に重なる領域に配置された第３電極（１５０）と、平面視において少なくとも一部が前記第３電極（１５０）に重なるように前記第３電極（１５０）に対して前記半導体層（１０）とは反対側に配置され、前記第３電極（１５０）に電気的に接続された第３電極パッド（１７０）とをさらに含む、Ａ７に記載の半導体装置（１等）。
［Ａ９］前記第３電極パッド（１７０）は、平面視において前記第２電極（５５）の一部に重なっている、Ａ８に記載の半導体装置（１等）。
［Ａ１０］前記第１主面（１１）の一部を被覆する絶縁層（２６０）と、前記絶縁層（２６０）の上に配置され、第１極性部（２９１）および当該第１極性部（２９１）とｐｎ接合部を形成する第２極性部（２９２）を有するダイオード（２９０）と、前記ダイオード（２９０）の上において前記第１極性部（２９１）に電気的に接続された第１極性電極パッド（２７０）と、前記ダイオード（２９０）の上において前記第２極性部（２９２）に電気的に接続された第２極性電極パッド（２７５）と、をさらに含む、Ａ１～Ａ９のいずれか一つに記載の半導体装置（１等）。
［Ａ１１］前記第１極性電極パッド（２７０）および前記第２極性電極パッド（２７５）の少なくとも一方は、平面視において前記第２電極（５５）の一部に重なっている、Ａ１０に記載の半導体装置（１等）。
［Ａ１２］ＳｉＣを含み、一方側の第１主面（１１）および他方側の第２主面（１２）を有し、縦型トランジスタ（２）を含む半導体層（１０）を用意する工程と、前記第１主面（１１）の上に間隔を空けて第１電極（５０／１５０）および第２電極（５５）を形成する工程と、平面視において少なくとも一部が前記第１電極（５０／１５０）に重なり、前記第１電極（５０／１５０）に電気的に接続されるように前記第１電極（５０／１５０）に対して前記半導体層（１０）とは反対側の位置に第１電極パッド（７０／１７０）を形成する工程と、を含み、前記第１電極パッド（７０／１７０）の形成工程において、前記第２電極（５５）の一部に重なる前記第１電極パッド（７０／１７０）が形成される、半導体装置（１等）の製造方法。
［Ｂ１］主面（１１）を有する半導体層（１０）と、前記半導体層（１０）に形成されたスイッチング素子（２）と、前記主面（１１）の上に配置され、前記スイッチング素子（２）に電気的に接続された第１電極（５０／１５０）と、前記第１電極（５０／１５０）から間隔を空けて前記主面（１１）の上に配置され、前記スイッチング素子（２）に電気的に接続された第２電極（５５）と、平面視において前記第１電極（５０／１５０）に重なる部分、および、前記第２電極（５５）に重なる部分を有し、前記第１電極（５０／１５０）に電気的に接続された第１端子電極（７０／１７０）と、平面視において前記第２電極（５５）に重なる部分を有し、前記第２電極（５５）に電気的に接続された第２端子電極（７５）と、を含む、半導体装置（１等）。
［Ｂ２］前記半導体層（１０）は、ＳｉＣを含む、Ｂ１に記載の半導体装置（１等）。
［Ｂ３］前記第１端子電極（７０／１７０）は、前記第１電極（５０／１５０）に対して第１面積で接続され、前記第１面積を超える電極面（７３）を有している、Ｂ１またはＢ２に記載の半導体装置（１等）。
［Ｂ４］前記第２端子電極（７５）は、平面視において前記第１端子電極（７０／１７０）以上の面積を有している、Ｂ１～Ｂ３のいずれか一つに記載の半導体装置（１等）。
［Ｂ５］前記第１端子電極（７０／１７０）は、平面視において前記第１電極（５０／１５０）の少なくとも一部に交差している、Ｂ１～Ｂ４のいずれか一つに記載の半導体装置（１等）。
［Ｂ６］前記第２端子電極（７５）は、平面視において前記第１電極（５０／１５０）に重なる部分を有している、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置（１等）。
［Ｂ７］前記第１電極（５０／１５０）は、前記スイッチング素子（２）の制御信号を伝達する制御電極であり、前記第２電極（５５）は、非制御電極である、Ｂ１～Ｂ６のいずれか一つに記載の半導体装置（１等）。
［Ｂ８］前記スイッチング素子（２）は、ゲート（２０）およびソース（１７）を含み、前記第１電極（５０／１５０）は、前記ゲート（２０）に電気的に接続され、前記第２電極（５５）は、前記ソース（１７）に電気的に接続されている、Ｂ１～Ｂ７のいずれか一つに記載の半導体装置（１等）。
［Ｂ９］前記第２電極（５５）を被覆する第１絶縁体（６３）をさらに含み、前記第１端子電極（７０／１７０）は、前記第１絶縁体（６３）を挟んで前記第２電極（５５）に対向する部分を有し、前記第２端子電極（７５）は、前記第１絶縁体（６３）を挟んで前記第２電極（５５）に対向する部分を有している、Ｂ１～Ｂ８のいずれか一つに記載の半導体装置（１等）。
［Ｂ１０］前記第１端子電極（７０／１７０）は、前記第１絶縁体（６３）を挟んで前記第２電極（５５）に対向するように前記第２電極（５５）の上方に配置された側面を有し、前記第２端子電極（７５）は、前記第１絶縁体（６３）を挟んで前記第２電極（５５）に対向するように前記第２電極（５５）の上方に配置され、かつ、前記第１端子電極（７０／１７０）の側面との間で前記第１絶縁体（６３）を露出させる間隙（８０）を形成する側面を有している、Ｂ９に記載の半導体装置（１等）。
［Ｂ１１］前記間隙（８０）内で前記第１絶縁体（６３）を被覆し、前記第１絶縁体（６３）を挟んで前記第２電極（５５）に対向する第２絶縁体（６６）をさらに含む、Ｂ１０に記載の半導体装置（１等）。
［Ｂ１２］前記第１絶縁体（６３）は、前記第１電極（５０／１５０）を被覆し、前記第１端子電極（７０／１７０）は、前記第１絶縁体（６３）を挟んで前記第１電極（５０／１５０）に対向する部分を有し、前記第２端子電極（７５）は、前記第１絶縁体（６３）を挟んで前記第１電極（５０／１５０）に対向する部分を有している、Ｂ９～Ｂ１１のいずれか一つに記載の半導体装置（１等）。
［Ｂ１３］前記半導体層（１０）に設けられたアクティブ領域（３、１０３、２０３）と、前記半導体層（１０）において前記アクティブ領域（３、１０３、２０３）外の領域に設けられた非アクティブ領域（４、１０４、２０４）と、をさらに含み、前記スイッチング素子（２）は、前記アクティブ領域（３、１０３、２０３）に形成され、前記第１電極（５０／１５０）は、平面視において前記非アクティブ領域（４、１０４、２０４）に重なる領域に配置され、前記第２電極（５５）は、平面視において前記アクティブ領域（３、１０３、２０３）に重なる領域に配置され、前記第１端子電極（７０／１７０）は、平面視において前記アクティブ領域（３、１０３、２０３）および前記非アクティブ領域（４、１０４、２０４）に重なる領域に配置され、前記第２端子電極（７５）は、平面視において前記アクティブ領域（３、１０３、２０３）に重なる領域に配置されている、Ｂ１～Ｂ１２のいずれか一つに記載の半導体装置（１等）。
［Ｂ１４］前記アクティブ領域（３、１０３、２０３）は、前記半導体層（１０）に設けられたメインセル領域（１０３）を含み、前記非アクティブ領域（４、１０４、２０４）は、前記半導体層（１０）において前記メインセル領域（１０３）とは異なる領域に設けられたセンスセル領域（１０４）を含み、前記スイッチング素子（２）は、メイン電流を生成するように前記メインセル領域（１０３）に形成されたメインスイッチング素子（２）、および、前記メイン電流を検知するモニタ電流を生成するように前記センスセル領域（１０４）に形成されたセンススイッチング素子（２）を含む、Ｂ１３に記載の半導体装置（１等）。
［Ｂ１５］前記第１電極（５０／１５０）は、前記メインスイッチング素子（２）に電気的に接続され、前記第２電極（５５）は、平面視において前記メインセル領域（１０３）に重なる領域に配置され、前記メインスイッチング素子（２）に電気的に接続され、前記第１端子電極（７０／１７０）は、平面視において前記メインセル領域（１０３）および前記非アクティブ領域（４、１０４、２０４）に重なる領域に配置され、前記第２端子電極（７５）は、平面視において前記メインセル領域（１０３）に重なる領域に配置されている、Ｂ１４に記載の半導体装置（１等）。
［Ｂ１６］前記第１電極（５０／１５０）は、前記センススイッチング素子（２）に電気的に接続されている、Ｂ１４またはＢ１５に記載の半導体装置（１等）。
［Ｂ１７］平面視において前記第１電極（５０）および前記第２電極（５５）から間隔を空けて前記センスセル領域（１０４）に重なる領域に配置され、前記センススイッチング素子（２）に電気的に接続された第３電極（１５０）と、平面視において前記第３電極（１５０）に重なる部分を有し、前記第３電極（１５０）に電気的に接続された第３端子電極（１７０）と、をさらに含む、Ｂ１４～Ｂ１６のいずれか一つに記載の半導体装置（１等）。
［Ｂ１８］前記非アクティブ領域（４、１０４、２０４）に形成されたダイオード（２９０）と、平面視において前記ダイオード（２９０）に重なる部分を有し、前記ダイオード（２９０）に電気的に接続された極性端子電極（２７０、２７５）と、をさらに含む、Ｂ１３～Ｂ１７のいずれか一つに記載の半導体装置（１等）。
［Ｂ１９］主面（１１）を有する半導体層（１０）と、前記半導体層（１０）に形成され、メイン電流を生成するメイン素子（２）と、前記半導体層（１０）において前記メイン素子（２）とは異なる領域に形成され、前記メイン電流を監視するモニタ電流を生成するセンス素子（２）と、前記主面（１１）の上に配置され、前記メイン素子（２）に電気的に接続された第１電極（５０）と、前記第１電極（５０）から間隔を空けて前記主面（１１）の上に配置され、前記メイン素子（２）に電気的に接続された第２電極（５５）と、前記第１電極（５０）および前記第２電極（５５）から間隔を空けて前記主面（１１）の上に配置され、前記センス素子（２）に電気的に接続された第３電極（１５０）と、前記第１電極（５０）の上で前記第１電極（５０）に電気的に接続された第１端子電極（７０）と、前記第２電極（５５）の上で前記第２電極（５５）に電気的に接続された第２端子電極（７５）と、平面視において前記第３電極（１５０）に重なる部分、および、前記第２電極（５５）に重なる部分を有し、前記第３電極（１５０）に電気的に接続された第３端子電極（１７０）と、を含む、半導体装置（１等）。
［Ｂ２０］主面（１１）を有する半導体層（１０）と、前記半導体層（１０）に形成されたスイッチング素子（２）と、前記半導体層（１０）において前記スイッチング素子（２）とは異なる領域に形成されたダイオード（２９０）と、前記主面（１１）の上に配置され、前記スイッチング素子（２）に電気的に接続された第１電極（５０／１５０）と、前記第１電極（５０／１５０）から間隔を空けて前記主面（１１）の上に配置され、前記スイッチング素子（２）に電気的に接続された第２電極（５５）と、前記第１電極（５０／１５０）の上で前記第１電極（５０／１５０）に電気的に接続された第１端子電極（７０／１７０）と、前記第２電極（５５）の上で前記第２電極（５５）に電気的に接続された第２端子電極（７５）と、平面視において前記ダイオード（２９０）に重なる部分、および、前記第２電極（５５）に重なる部分を有し、前記ダイオード（２９０）に電気的に接続された極性端子電極（２７０、２７５）と、を含む、半導体装置（１等）。
［Ｃ１］一方側の第１主面（１１）および他方側の第２主面（１２）を有し、ＳｉＣを含む半導体層（１０）と、前記第１主面（１１）に設けられたアクティブ領域（３、１０３、２０３）と、前記第１主面（１１）において前記アクティブ領域（３、１０３、２０３）外に設けられた非アクティブ領域（４、１０４、２０４）と、前記第１主面（１１）を被覆する第１絶縁層（６１）と、平面視において前記アクティブ領域（３、１０３、２０３）に重なるように前記第１絶縁層（６１）の上に配置された第１主電極層（５５）と、平面視において前記非アクティブ領域（４、１０４、２０４）に重なるように前記第１主電極層（５５）から間隔を空けて前記第１絶縁層（６１）の上に配置され、前記第１主電極層（５５）から電気的に分離された第１導電層（５０／１５０／２９０）と、前記第１主電極層（５５）および前記第１導電層（５０／１５０／２９０）を被覆する第２絶縁層（６３）と、平面視において前記第１主電極層（５５）に重なるように前記第２絶縁層（６３）の上に配置され、前記第１主電極層（５５）から電気的に分離され、前記第１導電層（５０／１５０／２９０）に電気的に接続された第２導電層（７０／１７０／２７０／２７５）と、前記第２主面（１２）を被覆する電極（４０）と、を含む、半導体装置（１等）。
［Ｃ２］前記アクティブ領域（３、１０３、２０３）において前記半導体層（１０）に形成されたスイッチング素子（２）をさらに含み、前記第１導電層（５０／１５０／２９０）および前記第２導電層（７０／１７０／２７０／２７５）は、前記スイッチング素子（２）に電気的に接続されている、Ｃ１に記載の半導体装置（１等）。
［Ｃ３］前記スイッチング素子（２）は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）およびＩＧＢＴ（Insulated Gate Bipolar Transistor）のうちの少なくとも一方を含む、Ｃ２に記載の半導体装置（１等）。
［Ｃ４］前記第１導電層（５０／１５０）および前記第２導電層（７０／１７０）は、前記スイッチング素子（２）のゲートに電気的に接続され、ゲート電圧の第１伝送路を形成している、Ｃ３に記載の半導体装置（１等）。
［Ｃ５］前記半導体層（１０）に形成された電流検出素子（２）をさらに含み、前記第１導電層（１５０）および前記第２導電層（１７０）は、前記電流検出素子（２）に電気的に接続され、前記電流検出素子（２）で生成された信号の第２伝送路を形成している、Ｃ１に記載の半導体装置（１等）。
［Ｃ６］前記電流検出素子（２）は、前記非アクティブ領域（４、１０４、２０４）に形成されている、Ｃ５に記載の半導体装置（１等）。
［Ｃ７］前記第１導電層（２９０）は、ダイオード（２９０）によって構成され、前記第２導電層（２７０／２７５）との間で当該ダイオード（２９０）を流れる電流の第３伝送路を形成している、Ｃ１に記載の半導体装置（１等）。
［Ｃ８］前記ダイオード（２９０）は、感温ダイオード（２９０）であり、前記第３伝送路は、前記半導体層（１０）の温度を検出する信号を伝達する、Ｃ７に記載の半導体装置（１等）。
［Ｃ９］前記ダイオード（２９０）は、前記非アクティブ領域（４、１０４、２０４）に形成されている、Ｃ７またはＣ８に記載の半導体装置（１等）。
［Ｃ１０］前記第１導電層（５０／１５０／２９０）は、前記第１主電極層（５５）と実質的に同一の厚さおよび実質的に同一の材料によって構成されている、Ｃ１～Ｃ９のいずれか一つに記載の半導体装置（１等）。ここにいう「実質的に同一」は、第１主電極層（５５）および第１導電層（５０／１５０／２９０）が同一のプロセス（製造工程）を経て形成されることによって同一の構成（厚さおよび材料）を有していることを意味する。
［Ｃ１１］平面視において前記第１主電極層（５５）に重なるように前記第２導電層（７０／１７０／２７０／２７５）から間隔を空けて前記第２絶縁層（６３）の上に配置された第２主電極層（７５）をさらに含む、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１等）。
［Ｃ１２］前記第２主電極層（７５）は、前記第２導電層（７０／１７０／２７０／２７５）と実質的に同一の厚さ、および、実質的に同一の材料によって構成されている、Ｃ１１に記載の半導体装置（１等）。ここにいう「実質的に同一」は、第２主電極層（７５）および第２導電層（７０／１７０／２７０／２７５）が同一のプロセス（製造工程）を経て形成されることによって同一の構成（厚さおよび材料）を有していることを意味する。
［Ｃ１３］前記第２導電層（７０／１７０／２７０／２７５）および前記第２主電極層（７５）の少なくとも一方は、外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）に電気的に接続されるように外部に露出している、Ｃ１１またはＣ１２に記載の半導体装置（１等）。
［Ｃ１４］前記第２導電層（７０／１７０／２７０／２７５）および前記第２主電極層（７５）の少なくとも一方は、ボンディングワイヤ（３０３ｇ、３０３ｓ）、半田（５０２）または焼結金属（５０２）を介して前記外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）に電気的に接続されるように構成されている、Ｃ１３に記載の半導体装置（１等）。
［Ｃ１５］前記外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）は、リードフレームである、Ｃ１３またはＣ１４に記載の半導体装置（１等）。
［Ｃ１６］前記第１主電極層（５５）は、外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）に電気的に接続されるように外部に露出している、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１等）。
［Ｃ１７］前記第１主電極層（５５）は、ボンディングワイヤ（３０３ｇ、３０３ｓ）、半田（５０２）または焼結金属（５０２）を介して前記外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）に電気的に接続されるように構成されている、Ｃ１６に記載の半導体装置（１等）。
［Ｃ１８］前記外部端子（３０２ｄ、３０２ｇ、３０２ｓ、４０２）は、リードフレームである、Ｃ１６またはＣ１７に記載の半導体装置（１等）。
［Ｃ１］～［Ｃ１８］に係る半導体装置は、［Ｃ４］～［Ｃ８］に係る第１伝送路、第２伝送路および第３伝送路のうちの少なくとも１つを含んでいてもよい。つまり、半導体装置において、第１伝送路、第２伝送路および第３伝送路は単独で設けられてもよいし、複合的に設けられてもよい。具体的には、第１伝送路、第２伝送路および第３伝送路のいずれか１つのみを含む半導体装置が採用されてもよい。
また、第１伝送路、第２伝送路および第３伝送路のいずれか２つのみを含む半導体装置が採用されてもよい。また、第１伝送路、第２伝送路および第３伝送路の全てを含む半導体装置が採用されてもよい。複数の伝送路が設けられる場合、少なくとも１つの伝送路が上記［Ｃ１］に係る構成を具備することが好ましい。この場合、複数の伝送路の全てが上記［Ｃ１］に係る構成を具備することが特に好ましい。
［Ｄ１］縦型トランジスタを含む半導体装置であって、第１主面、および、当該第１主面の反対側の第２主面を有し、ＳｉＣを主成分として含む半導体層と、前記第１主面の一部を覆う第１電極と、平面視において前記第１電極から間隔を空けて設けられた第２電極であって、前記第１主面の一部を覆う第２電極と、前記第１電極に対して前記半導体層と反対側に設けられ、平面視において少なくとも一部が前記第１電極に重なり、かつ、前記第１電極に電気的に接続された第１電極パッドと、前記第２主面に設けられた電極とを備え、前記第１電極パッドは、平面視において、前記第２電極の一部に重なっている半導体装置。
［Ｄ２］前記第１主面に垂直な方向において、前記第１電極パッドと前記第２電極との間に位置する第１絶縁層をさらに備えるＤ１に記載の半導体装置。
［Ｄ３］前記第１絶縁層の側面は、前記第１主面に垂直な方向に沿う平面であるＤ２に記載の半導体装置。
［Ｄ４］前記第２電極に電気的に接続される第２電極パッドをさらに備え、前記第２電極パッドの前記第１電極パッド側の端部は、前記第１絶縁層上に位置しているＤ２またはＤ３に記載の半導体装置。
［Ｄ５］前記第１電極パッドと前記第２電極パッドとの境界部を覆う第２絶縁層をさらに備えるＤ４に記載の半導体装置。
［Ｄ６］前記縦型トランジスタは、前記半導体層の前記第１主面側の表面に形成されたソース領域と、前記ソース領域にゲート絶縁膜を介して隣接するゲート電極と、前記半導体層に形成されたドレイン領域とを含み、前記第１電極は、前記ゲート電極に電気的に接続され、前記第２電極は、前記ソース領域に電気的に接続されているＤ１～Ｄ５のいずれか１つに記載の半導体装置。
［Ｄ７］前記縦型トランジスタは、平面視において、ドレイン電流を導通するためのメインセル領域と、ドレイン電流を検知するための電流検知用セル領域とを有しており、前記第２電極は、前記メインセル領域と対応して配置されており、前記半導体装置は、平面視において前記第１電極および前記第２電極から間隔を空けて設けられ、前記電流検知用セル領域に対応して配置された第３電極と、前記第３電極に対して前記半導体層と反対側に設けられ、平面視において少なくとも一部が前記第３電極に重なり、かつ、前記第３電極に電気的に接続された第３電極パッドとをさらに備え、前記第３電極パッドは、平面視において、前記第２電極の一部に重なっているＤ６に記載の半導体装置。
［Ｄ８］前記第１主面の一部を覆う絶縁層上に設けられたダイオードと、前記ダイオードのｐ型半導体層に電気的に接続されたアノード電極パッドと、前記ダイオードのｎ型半導体層に電気的に接続されたカソード電極パッドとをさらに備え、前記アノード電極パッドおよびカソード電極パッドの少なくとも一方は、平面視において、前記第２電極の一部に重なっているＤ６またはＤ７に記載の半導体装置。
［Ｄ９］縦型トランジスタを含む半導体装置の製造方法であって、第１主面、および、当該第１主面の反対側の第２主面を有し、ＳｉＣを主成分として含む半導体層の前記第１主面の一部を覆う第１電極および第２電極を、互いに間隔を空けて形成する第１工程と、前記第１電極に電気的に接続された第１電極パッドを、平面視において前記第１電極パッドの少なくとも一部が前記第１電極に重なるように、前記第１電極に対して前記半導体層と反対側に形成する第２工程とを含み、前記第１電極パッドは、平面視において、前記第２電極の一部に重なっている半導体装置の製造方法。
［Ｅ１］アクティブ領域および非アクティブ領域を有する第１主面、および、当該第１主面の反対側の第２主面を有し、ＳｉＣを主成分として含む半導体層と、前記第１主面上に形成された第１絶縁層と、前記第１絶縁層上に形成され、前記アクティブ領域に対応する領域に形成された第１主電極層と、前記第１絶縁層上に形成され、前記第１主電極層とは電気的に分離されるとともに前記非アクティブ領域に対応する領域に形成された第１導電層と、前記第１主電極層および前記第１導電層の上に形成された第２絶縁層と、前記第２絶縁層の上に形成され、前記第１導電層と電気的に接続されるとともに、前記第１主電極層と電気的に分離され、その一部が前記半導体層の厚み方向において前記第１主電極層と重なる領域に形成された第２導電層と、前記第２主面上に形成された電極と、を備えた、半導体装置。
［Ｅ２］半導体装置はＭＯＳＦＥＴまたはＩＧＢＴを含む絶縁ゲート駆動型のスイッチング素子を含み、第１導電層および第２導電層は、絶縁ゲート駆動型のスイッチング素子の制御に用いられる制御用信号の伝送路を構成する。
［Ｅ３］すなわち、第１導電層および第２導電層は、スイッチング素子のゲート電極に接続されることにより、ゲート電圧の制御信号の伝送路である第１伝送路を構成してもよい。
［Ｅ４］また、第１導電層および第２導電層は、電流検出用素子のソース電極（エミッタ電極）に接続されることにより、半導体装置に流れる電流を検出するための検出信号の伝送路である第２伝送路を構成してもよい。
［Ｅ５］また、第１導電層および第２導電層は、半導体装置の温度検出用のダイオードの電極に接続されることにより、半導体装置の温度を検出するための検出信号の伝送路である第３伝送路を構成してもよい。
［Ｅ６］第１、第２、第３伝送路は半導体装置に単独で設けられてもよいし、複数が設けられてもよい。
［Ｅ７］具体的には、第１伝送路のみを設ける構成でもよいし、第１伝送路に加えて第２伝送路または第３伝送路を設けてもよいし、第１伝送路、第２伝送路、および、第３伝送路を全て備えた半導体装置としてもよい。
［Ｅ８］複数の伝送路を設ける場合、その全ての伝送路について上記付記の構成を満たす構成とすることが好ましいが、少なくとも１つの伝送路について上記付記を満たしていてもよい。
［Ｅ９］第１主電極層と第１導電層とは実質的に同一の厚みおよび材料により構成されてもよい。「実質的に同一」とは、第１主電極層と第１導電層とが同一のプロセスにより形成されることにより同一の構成となることを意味している。
［Ｅ１０］また、第１主電極層の上に重なるように、第２主電極層が形成されていてもよい。
［Ｅ１１］この場合、第２主電極層と第２導電層とは実質的に同一の厚みおよび材料により構成されてもよい。
［Ｅ１２］第２導電層および第２主電極層は、前記半導体装置の表面に露出しており、対応する外部端子との接続に用いられる。
［Ｅ１３］なお、第２主電極層を設けない場合、第１主電極層が前記半導体装置の表面に露出しており、外部端子との接続に用いられてもよい。
［Ｅ１４］第２導電層および第２主電極層とそれぞれに対応するリードフレームなどの外部端子との間はワイヤボンディングにより行われるが、半田もしくは焼結金属により第２導電層および第２主電極層と外部端子とが接合されてもよい。
［Ｅ１５］第２導電層と外部端子との間はワイヤボンディングにより行われ、第２主電極層と外部端子との間は、半田もしくは焼結金属により接合されてもよい。
以上、１つまたは複数の態様に係る半導体装置および半導体装置の製造方法が実施形態に基づいて説明されたが、本発明は、これらの実施形態に限定されるものではない。前述の各実施形態に対しては、請求の範囲またはその均等の範囲において種々の変更、置換、付加、省略等が施され得る。本発明の主旨を逸脱しない限り、当業者が想到し得る各種変形を各実施形態に施した形態や、異なる実施形態における各種構成要素の組み合わせ形態も、本発明の範囲内に含まれる。本発明は、産業上の利用可能性として、半導体装置および半導体パッケージ等に利用できる。
１ 半導体装置
２ 縦型トランジスタ
３ アクティブ領域
４ 非アクティブ領域
１０ 半導体層
１１ 第１主面
１２ 第２主面
１３ 半導体基板
１４ エピタキシャル層
１７ ソース領域
２０ ゲート電極
２３ ゲート絶縁層
４０ ドレイン電極
５０ 主面ゲート電極
５５ 主面ソース電極
６３ 上部絶縁層
６６ 保護絶縁層
７０ ゲートパッド
７５ ソースパッド
８０ 境界部
１０１ 半導体装置
１０１ａ 半導体装置
１０３ アクティブ領域
１０４ 非アクティブ領域
１５０ 電流検知電極
１７０ 電流検知パッド
２０１ 半導体装置
２０１ａ 半導体装置
２０１ｂ 半導体装置
２０３ アクティブ領域
２０４ 非アクティブ領域
２６０ 絶縁層
２７０ アノード電極パッド
２７５ カソード電極パッド
２９０ ダイオード
２９１ ｐ型半導体層
２９２ ｎ型半導体層
３０２ｄ 端子
３０２ｇ 端子
３０２ｓ 端子
４０２ 端子
３０３ｇ ボンディングワイヤ
３０３ｓ ボンディングワイヤ
５０１ 半導体装置
５０２ 接合材

Claims (15)

  1. 主面を有し、アクティブ領域と、前記アクティブ領域の周囲に設けられた非アクティブ領域とを有する半導体層を準備する工程と、
    前記アクティブ領域に、ゲート電極と、ソース領域またはエミッタ領域と、ドレイン領域またはコレクタ領域とを有するＦＥＴ構造を形成する工程と、
    前記アクティブ領域において複数のコンタクト孔を有する第１絶縁層を形成する工程と、
    前記第１絶縁層上に、前記コンタクト孔に埋設される部分を有する第１金属膜を形成する工程と、
    前記第１金属膜の一部を除去することにより、前記ＦＥＴ構造の前記ゲート電極に電気的に接続される第１主面電極および前記ＦＥＴ構造の前記ソース領域または前記エミッタ領域に電気的に接続される第２主面電極を形成する工程と、
    前記第１絶縁層の上で前記第１主面電極の一部および前記第２主面電極の一部を覆う第２絶縁層を形成する工程と、
    前記第２絶縁層と、前記第２絶縁層から露出された前記第１主面電極および前記第２主面電極との上に、第２金属膜を形成する工程と、
    前記第２金属膜の一部を除去することにより、平面視にて前記第２主面電極と重なり前記第１主面電極と電気的に接続される第１パッドを形成するとともに、前記平面視において前記第２主面電極と重なり前記第２主面電極と電気的に接続される第２パッドを形成する工程と、
    前記第１パッド、前記第２パッドおよび前記第２絶縁層の上に第３絶縁層を形成する工程と、
    前記第３絶縁層の一部を除去することにより、前記第１パッドの一部および前記第２パッドの一部を露出させる工程と、を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記非アクティブ領域を覆う端部絶縁層を形成する工程をさらに備える。
  3. 請求項２に記載の半導体装置の製造方法であって、
    前記第３絶縁層を形成する工程は、前記非アクティブ領域に形成された前記端部絶縁層を覆うように前記第３絶縁層を形成する工程を含む。
  4. 請求項１に記載の半導体装置の製造方法であって、
    前記非アクティブ領域を覆う端部絶縁層を形成する工程をさらに備え、
    前記第１絶縁層を形成する工程は、前記非アクティブ領域に前記第１絶縁層を形成する工程を含み、
    前記端部絶縁層を形成する工程は、前記非アクティブ領域に形成された前記第１絶縁層を覆うように前記端部絶縁層を形成する工程を含み、
    前記第３絶縁層を形成する工程は、前記非アクティブ領域に形成された前記端部絶縁層を覆うように前記第３絶縁層を形成する工程を含む。
  5. 請求項２～４のいずれか一項に記載の半導体装置の製造方法であって、
    前記端部絶縁層を形成する工程は、前記第２絶縁層を形成する工程と同時に行われる。
  6. 請求項１に記載の半導体装置の製造方法であって、
    前記第１絶縁層上に前記第１金属膜を形成する工程は、前記複数のコンタクト孔にタングステンを埋め込む工程と、
    前記タングステンおよび前記第１絶縁層上に、アルミニウム系の金属材料を形成する工程とを含む。
  7. 請求項６に記載の半導体装置の製造方法であって、
    前記複数のコンタクト孔に前記タングステンを埋め込む工程は、チタンまたは窒化チタンからなるバリア膜を介して前記タングステンを埋め込む工程を含む。
  8. 請求項１に記載の半導体装置の製造方法であって、
    前記第３絶縁層から露出された前記第２パッドの表面に、めっき層を形成する工程をさらに備える。
  9. 請求項８に記載の半導体装置の製造方法であって、
    前記めっき層は、ニッケルを主成分に含む第１金属層を含む。
  10. 請求項８に記載の半導体装置の製造方法であって、
    前記めっき層は、ニッケルを主成分に含む第１金属層と、前記第１金属層上に形成されたパラジウムからなる第２金属層とを含む。
  11. 請求項８に記載の半導体装置の製造方法であって、
    前記めっき層上に、接合材を介して金属板を接合する工程をさらに備える。
  12. 請求項１に記載の半導体装置の製造方法であって、
    前記第２絶縁層を形成する工程は、前記第１主面電極の一部を選択的に露出させる貫通孔を有するように前記第２絶縁層を形成する工程を含み、
    前記第１パッドは、前記貫通孔を介して前記第１主面電極に電気的に接続される。
  13. 請求項１２に記載の半導体装置の製造方法であって、
    ボンディングワイヤを前記平面視において前記貫通孔と重ならないように前記第１パッドに接合する工程をさらに備える。
  14. 請求項１に記載の半導体装置の製造方法であって、
    前記半導体層を準備する工程は、ＳｉＣからなる前記半導体層を準備する工程を含む。
  15. 請求項１に記載の半導体装置の製造方法であって、
    前記ＦＥＴ構造は、前記ゲート電極、前記ソース領域および前記ドレイン領域を含み、
    前記第１主面電極は、主面ゲート電極であり、
    前記第２主面電極は、主面ソース電極であり、
    前記第１パッドは、ゲートパッドであり、
    前記第２パッドは、ソースパッドである。
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