CN115513205A - 降低半导体器件闩锁效应的绝缘结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种降低半导体器件闩锁效应的绝缘结构及其制备方法，其可增强同一芯片中不同半导体器件之间的绝缘效果，降低闩锁效应，确保不同半导体器件工作的稳定性，将该结构应用于芯片中，芯片包括基板、分布于基板的至少两个半导体器件，半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，介电区均包括栅极区、分布于栅极区两侧的源漏极区，相邻半导体器件的电压不同，相邻半导体器件之间通过绝缘层分隔：绝缘层设置于两个相邻半导体器件的井区或扩散区之间，且两个相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面，绝缘结构制备方法包括：提供一基板，在基板上依次制备第一井区、绝缘层、第二井区，在第一井区、第二井区分别制备栅极区、源漏极区。

Description

降低半导体器件闩锁效应的绝缘结构及其制备方法
技术领域
本发明涉及半导体技术领域，具体为一种降低半导体器件闩锁效应的绝缘结构。
背景技术
集成电路设计与制造中，常将数字电路、模拟电路、存储器、高低压器件等不同功能的电路或器件整合在同一芯片中，为满足这个需求，需将不同的主动元器件和被动元器件制造在同一半导体硅片上，这些器件存在不同的结构和工作电压。为避免不同结构和工作电压的器件之间产生相互干扰，影响工作的稳定性，需在硅片上制作绝缘隔离结构，因此，器件在硅片上的绝缘隔离工艺十分重要，否则寄生器件或寄生回路会对芯片功能产生不良的影响，甚至造成不可逆的损害。
目前常见的绝缘结构包括PN结隔离层、LOCOS隔离层(即硅局部氧化隔离层)、STI隔离层(即浅沟槽隔离层)等，这些隔离层虽可以起到一定的隔离作用，但不同工作电压半导体器件的所属井区及扩散区皆制作在同一硅晶圆基板上，不同井区之间仍存在相互连通区域，没有完全隔离，电子仍有可能通过连通区域进入其它器件中，因此，具有不同结构和工作电压的PN结、寄生器件之间仍存在导通风险，导通风险的存在易引发闩锁效应，使整个芯片的电学性能受到影响。
发明内容
针对现有技术中存在上述问题，本发明提供了一种芯片的绝缘结构，其可增强同一芯片中不同半导体器件之间的绝缘效果，降低闩锁效应，确保不同半导体器件工作的稳定性。
为实现上述目的，本发明采用如下技术方案：
一种降低半导体器件闩锁效应的绝缘结构，将该绝缘结构应用于芯片中，所述芯片包括基板、分布于基板的至少两个半导体器件，所述半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，所述介电区均包括栅极区、分布于栅极区两侧的源漏极区；相邻半导体器件的电压不同，其特征在于，相邻半导体器件之间通过绝缘层分隔：所述绝缘层设置于两个相邻所述半导体器件的井区或扩散区之间，且两个相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面。
其进一步特征在于，
所述绝缘层为U形结构或条状结构；
相邻两个半导体器件分别为第一半导体器件、第二半导体器件，所述第一半导体器件包括第一井区、分布于第一井区的第一介电区，所述第二半导体器件包括第二井区、分布于第二井区的第二介电区，所述第一井区与所述第二井区的电压不同，所述第一井区与所述第二井区之间设置有所述绝缘层；
所述第一介电区分布于所述第一井区的一侧，所述绝缘层分布于所述第一井区的另一侧顶端；当所述绝缘层为U形结构时，所述第二井区分布于所述U形结构的凹槽内，当所述绝缘层为条状结构时，所述绝缘层的底端与所述第一井区的另一侧顶端连接，所述第二井区及所述第二介电区分布于所述绝缘层的顶端；
所述第一半导体器件为低压半导体器件，所述第二半导体器件为高压半导体器件，或所述第一半导体器件为高压半导体器件，所述第二半导体器件为低压半导体器件；
所述低压半导体器件的井区或扩散区的电压值小于等于1.8V，所述高压半导体器件的井区或扩散区的电压值大于等于10V且小于等于100V；
所述基板的材质为硅，但不限于硅；
所述绝缘层的材质为二氧化硅，但不限于二氧化硅；
所述绝缘层的最小厚度为2.5um；
U型结构绝缘层的侧部顶端端面凸出于第二半导体器件源漏极区的上表面。
一种用于上述降低半导体器件闩锁效应绝缘结构制备的方法，其特征在于，该制备方法的步骤包括：S1、提供一基板；
S2、在所述基板上依次制备第一井区、绝缘层、第二井区，其中，所述绝缘层通过选择性硅氧化工艺或光刻刻蚀工艺获得，所述第一井区、第二井区均采用离子注入工艺制备获得，所述第一井区、第二井区掺杂的离子浓度不同；
S3，在第一井区、第二井区分别制备栅极区、源漏极区；
进一步的，所述绝缘层为U型结构，步骤S2中，依次制备U型结构的绝缘层、第二井区具体步骤包括：S21、在所述基板上方依次制备绝缘层、第二井区、掩膜版，使所述绝缘层覆盖于所述基板的上表面，使所述第一井区覆盖于所述绝缘层的上表面，使所述掩膜版覆盖于所述第二井区的上方；
S22、在所述掩膜版的上表面设置第一光罩，所述第一光罩的中部开有通孔；基于所述第一光罩，采用光刻刻蚀工艺对所述第二井区的中部进行刻蚀，获得第一刻蚀槽；
S23、清除所述第一光罩后，在所述第一刻蚀槽内填充填充物，并使所述填充物覆盖于所述掩膜版的上表面，所述填充物的材质与所述绝缘层的材质相同；
S24、平坦化所述填充物，使所述填充物的上表面与所述掩膜版的上表面齐平；
S25、以所述第一刻蚀槽的竖向中心线为轴将所述基板划分为两个区域：第一区域、第二区域，在所述第一区域的上表面设置第二光罩；
S26、依次清除所述第二区域上方的所述掩膜版、第一井区或第二井区；
S27、采用光刻刻蚀工艺对所述第二区域的绝缘层进行刻蚀，将所述第二区域的绝缘层清除；
S28、依次清除所述第一区域上方的第二光罩、掩膜版，获得所述U型结构绝缘层。
采用本发明上述结构可以达到如下有益效果：芯片中，相邻半导体器件的井区电压不同，不同工作电压的半导体器件制作于同一芯片中时，不同电压的井区或扩散区毗邻易导通，导通产生寄生漏电流，本申请在相邻半导体器件之间设置了绝缘层，通过绝缘层将相邻半导体器件的井区或扩散区分隔，使得不同工作电压的半导体器件之间通过绝缘层完全分隔，从而避免了毗邻井区或扩散区相互导通而导致闩锁效应的问题出现，确保了芯片电学性能的稳定。
附图说明
图1为本发明实施例一的结构示意图；
图2为本发明实施例二的结构示意图；
图3为本发明绝缘结构的制备流程图；
图4为本发明U型绝缘结构制备方法中在基板上方依次制备绝缘层、第二井区、掩膜版后的结构示意图；
图5为本发明U型绝缘结构制备方法中在掩膜版的光刻胶层上表面设置第一光罩的结构示意图；
图6为本发明U型绝缘结构制备方法中在第一刻蚀槽内填充填充物的结构示意图；
图7为本发明U型绝缘结构制备方法中采用化学机械研磨工艺平坦化填充物后的结构示意图；
图8为本发明U型绝缘结构制备方法中在第一区域的上表面设置第二光罩的结构示意图；
图9为本发明U型绝缘结构制备方法中依次清除第二区域上方的掩膜版、第二井区后的结构示意图；
图10为本发明U型绝缘结构制备方法中将第二区域的绝缘层清除后的结构示意图；
图11为本发明U型绝缘结构制备方法中依次清除第一区域上方的第二光罩、掩膜版，获得U型结构绝缘层后的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
在集成电路制造中，需将不同工作电压的半导体器件整合在同一芯片中，以满足数据处理、存储等功能要求，但不同工作电压的半导体器件之间易相互干扰，产生寄生漏电流，导致闩锁效应，闩锁效应使相邻两个半导体器件之间产生相互干扰，导致半导体器件性能不稳定，甚至烧损的问题出现。因此，在芯片制程中，需采用绝缘隔离工艺将不同工作电压的半导体器件分隔。目前常用的隔离工艺包括：PN结隔离、LOCOS隔离、STI隔离等，这些隔离方式虽可以起到一定的隔离作用，但隔离效果较差。
例如，PN结隔离指在PMOS管或NMOS管中设置PN结，PN结在施加反向偏压时不导通，阻抗很大，可以看做是绝缘体，从而达到隔离的目的，但PN结的漏电流大，耐压低，隔离性能较差，并且存在寄生效应，为降低寄生效应，需增大PN结结构面积，但结构面积的增大占用了较多制作空间，不利于集成度的提升。
LOCOS隔离是一种硅局部氧化隔离技术，该技术以氮化硅为掩膜对硅局部进行选择性氧化，在这种工艺中，除了形成晶体管的区域以外，在其它所有硅区上均生长一层厚的氧化层做为隔离层，达到隔离目的，但该隔离技术存在以下缺陷：(1)氧化过程中，晶体管有源区方向的场氧化层易受到侵蚀，被过氧化，导致晶体管性能降低；(2)在离子注入时，离子易沿连通的扩散区或井区横向扩散至有源区的边缘，影响晶体管的性能；(3)基板中不同电位的相邻井区或扩散区部分连通，存在寄生漏电流风险。
STI隔离工艺是在硅晶圆上沉积一层氮化硅作为硬掩膜，然后进行蚀刻，在硅基板的井区或扩散层中挖出沟渠，随后在沟渠填入氧化物达到相邻器件之间隔离的目的。但STI隔离结构存在以下缺陷：(1)沟渠的陡峭尖锐角落处易产生角落寄生漏电流(CornerParasitic-leakage)；(2)沟渠位于井区中，沟渠深度小于井区深度，因此毗邻的井区或扩散区仍存在相连区域，若相邻井区或扩散区的工作电压差较大，电子仍然可以绕过STI隔离区通过相连区域导通，依然存在寄生闩锁效应的风险。
针对现有技术中存在的现有隔离工艺的隔离效果较差，毗邻井区或扩散区之间易导通产生闩锁效应，对芯片功能产生不良影响，甚至造成芯片损坏的问题，本申请提供了一种降低半导体器件闩锁效应的绝缘结构，将该结构应用于芯片中，芯片包括基板1、分布于基板1的至少两个半导体器件，基板1的材质为硅，半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，介电区均包括栅极区、分布于栅极区两侧的源漏极区；相邻半导体器件的井区或扩散区的电压不同，相邻半导体器件的井区或扩散区之间通过绝缘层2分隔：绝缘层2设置于两个相邻半导体器件的井区或扩散区之间，且两个相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面。以下提供了两种在相邻半导体器件的井区或扩散区设置绝缘层的具体结构。
见图1，实施例一，本实施例中，绝缘层2为条状结构，材质为二氧化硅，最小厚度为2.5um。相邻两个半导体器件分别为第一半导体器件、第二半导体器件，第一半导体器件包括第一井区31、分布于第一井区31的第一介电区，第一介电区包括第一栅极区32、第一源漏极区33，第二半导体器件包括第二井区41、分布于第二井区41的第二介电区，第二介电区包括第二栅极区42、第二源漏极区43，第一井区31与第二井区41的电压不同，第一井区41与第二井区之间设置有绝缘层2；绝缘层2分布于第一井区31与第二井区41之间的具体结构为：第一介电区32分布于第一井区31的一侧，绝缘层2分布于第一井区31的另一侧顶端，第二井区41分布于条状结构绝缘层2的顶端，绝缘层2为硅氧化物。
本实施例中，第一半导体器件为低压半导体器件，第二半导体器件为高压半导体器件，高低压半导体器件为MOS管，根据工艺节点确定低压半导体的工作电压，低压半导体器件的工作电压为0.7V-1.8V，本实施例中优选0.7V，高压半导体器件具体为MOS管，工作电压为10V-100V，本实施例中优选50V。
硅氧化物绝缘层的设置，将低压半导体器件的第一井区31(低压井区)与高压半导体器件的第二井区41(高压井区)完全分隔，不同工作电压的低压半导体器件与高压半导体器件之间不存在连通区域，从而有效避免了不同电压的毗邻井区或扩散区之间产生寄生漏电流，避免了闩锁效应的产生。
见图2，实施例二，本实施例中，绝缘层为U形结构，材质为二氧化硅；绝缘层的最小厚度为2.5um。邻两个半导体器件分别为第一半导体器件、第二半导体器件，第一半导体器件包括第一井区31、分布于第一井区31的第一介电区32，第二半导体器件包括第二井区41、分布于第二井区41的第二介电区42，第一井区31与第二井区41的电压不同，第一井区31与第二井区41之间设置有绝缘层；绝缘层2分布于第一井区31与第二井区41之间的具体结构为：第一介电区32分布于第一井区31的一侧，绝缘层2分布于第一井区31的另一侧顶端，第二井区41分布于U形结构的凹槽内，本实施例中第一井区31或扩散区、第二井区41或扩散区均为离子掺杂区，分别掺杂有P型离子或N型离子。
本实施例中，第一半导体器件为低压半导体器件，第二半导体器件为高压半导体器件，低压半导体器件为MOS管，工作电压为0.7V-1.8V，本实施例中优选0.7V，高压半导体器件具体为MOS管，工作电压为10V-100V，本实施例中优选10V。
硅氧化物绝缘层的设置，将低压半导体器件的第一井区31(低压井区)与高压半导体器件的第二井区(高压井区)完全分隔，不同工作电压的低压半导体器件与高压半导体器件之间不存在连通区域，从而有效避免了毗邻井区或扩散区之间产生寄生漏电流，避免了闩锁效应的产生。
在实际应用中，上述实施例一、实施例二中的高压半导体器件与低压半导体器件的位置能够根据实际的功能需求进行调换，绝缘层材质以及厚度、高度均根据实际工艺要求进行灵活调整。在芯片制程中，见图3，采用如下工艺步骤实现绝缘层的制备：S1、提供一硅基板；S2在硅基板上依次制备第一井区、绝缘层、第二井区，其中，绝缘层通过选择性硅氧化工艺或光刻刻蚀工艺制备获得，第一井区、第二井区均采用退火、离子注入工艺制备获得；S3，在第一井区、第二井区分别制备栅极区、源漏极区。步骤S2中，第一井区、第二井区掺杂的离子浓度不同，因此第一井区、第二井区的电压不同。该实施例中，在第一井区掺杂磷(即P)离子，形成N型井区，在第二井区掺杂铜离子，形成P型井区。
以U型结构的绝缘层制备为例，采用下述方法依次制备U型结构的绝缘层、第二井区的具体步骤包括：S21、在基板(Silicon substrate)1上方依次制备绝缘层2、第二井区41(第二井区为高压井区)、掩膜版，使绝缘层覆盖于基板的上表面，使第一井区覆盖于绝缘层的上表面，使掩膜版覆盖于第二井区41的上方，掩膜版包括自下而上依次分布的抗反射氧化层11(即Oxide)、光刻胶层12(即Nitride)，见图4；
S22、在掩膜版的光刻胶层12的上表面设置第一光罩13，第一光罩13的中部开有通孔14；基于第一光罩13，采用光刻刻蚀工艺对第二井区41的中部进行刻蚀，获得第一刻蚀槽410，见图5；
S23、清除第一光罩后，在第一刻蚀槽内填充填充物14，并使填充物14覆盖于掩膜版的光刻胶层12的上表面，填充物14的材质与绝缘层2的材质相同，见图6；
S24、采用化学机械研磨工艺，平坦化填充物，使填充物的上表面与掩膜版的上表面齐平，见图7；
S25、以第一刻蚀槽的竖向中心线为轴将基板划分为两个区域：第一区域、第二区域，在第一区域的上表面设置第二光罩15，见图8；
S26、依次清除第二区域上方的掩膜版、第二井区，见图9；
S27、采用光刻刻蚀工艺对第二区域的绝缘层进行刻蚀，将第二区域的绝缘层清除，见图10；
S28、依次清除第一区域上方的第二光罩15、掩膜版，获得U型结构绝缘层，见图11。
从而实现芯片中不同工作电压的相邻半导体器件之间U型结构的绝缘层的制备，该制备工艺简单，实现了相邻半导体器件之间的完全隔离。将绝缘层设置为U型结构，不仅将高压半导体器件的第二井区与低压半导体器件的第一井区(或将第二井区与不同工作电压的相邻其它区域)完全隔绝，防止了导通产生漏电流，避免了闩锁效应，并且绝缘层的侧部顶端端面略凸出于高压半导体器件中源漏极的上表面，即U形结构绝缘层侧部的高度a大于与其相邻的高压半导体器件高压井区与源漏极区的总高度b，有效防止了低压半导体器件与高压半导体器件之间的源漏极区产生桥连而短路，进一步提高了该芯片中相邻半导体器件之间的绝缘效果。本实施例绝缘结构不仅适用于电压差较小的高压半导体器件与低压半导体器件之间的绝缘隔离，而且适用于高压半导体器件的工作电压较高，高压半导体器件与低压半导体器件的电压差较大的相邻器件的绝缘隔离，相比于实施例一中的条状绝缘层，该实施例中的U形结构的绝缘层绝缘效果更优。
本申请实施例一、实施例二的芯片绝缘结构的设置，不仅降低了寄生效应，而且避免了因PN结尺寸增大而占用较多空间面积的问题出现，有利于芯片集成度的提升。另外，绝缘层的设置，使得毗邻的井区或扩散区不存在相连通区域，避免了局部氧化或离子注入时，因相邻井区或扩散区部分连通而产生寄生漏电流，从而有效降低了芯片中半导体器件的闩锁效应，确保了芯片电学性能的稳定。
以上的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (10)

1.一种降低半导体器件闩锁效应的绝缘结构，将该绝缘结构应用于芯片中，所述芯片包括基板、分布于基板的至少两个半导体器件，所述半导体器件均包括井区或扩散区、分布于井区或扩散区的介电区，所述介电区均包括栅极区、分布于栅极区两侧的源漏极区；相邻半导体器件的电压不同，其特征在于，相邻半导体器件之间通过绝缘层分隔：所述绝缘层设置于相邻所述半导体器件的井区或扩散区之间，且相邻半导体器件的井区或扩散区分别位于绝缘层的上表面、下表面。
2.根据权利要求1所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，相邻两个半导体器件分别为第一半导体器件、第二半导体器件，所述第一半导体器件包括第一井区、分布于第一井区的第一介电区，所述第二半导体器件包括第二井区、分布于第二井区的第二介电区，所述第一井区与所述第二井区的电压不同，所述绝缘层设置于所述第一井区与所述第二井区之间。
3.根据权利要求2所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述绝缘层为U形结构或条状结构。
4.根据权利要求3所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述第一介电区分布于所述第一井区的一侧，所述绝缘层分布于所述第一井区的另一侧顶端；若所述绝缘层为U形结构，则所述第二井区分布于所述U形结构的凹槽内，若所述绝缘层为条状结构，则所述绝缘层的底端与所述第一井区的另一侧顶端连接，所述第二井区及所述第二介电区分布于所述绝缘层的顶端。
5.根据权利要求4所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，U型结构绝缘层的侧部顶端端面凸出于第二半导体器件源漏极区的上表面。
6.根据权利要求5所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述第一半导体器件为低压半导体器件，所述第二半导体器件为高压半导体器件，或所述第一半导体器件为高压半导体器件，所述第二半导体器件为低压半导体器件。
7.根据权利要求6所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述低压半导体器件的工作电压大于等于0.7V且小于等于1.8V，所述高压半导体器件的工作电压大于等于10V且小于等于100V；所述低压半导体器件的第一井区的电压值小于等于1.8V，所述高压半导体器件的第二井区的电压值大于等于10V且小于等于100V。
8.根据权利要求1或7所述的降低半导体器件闩锁效应的绝缘结构，其特征在于，所述绝缘层的最小厚度为2.5um。
9.一种绝缘结构制备方法，该方法用于制备权利要求1或8所述的绝缘结构，其特征在于，该方法的步骤为：S1、提供一基板；
S2、在所述基板上依次制备第一井区、绝缘层、第二井区，其中，所述绝缘层通过选择性硅氧化工艺获得，所述第一井区、第二井区均采用离子注入工艺制备获得，所述第一井区、第二井区掺杂的离子浓度不同；
S3，在第一井区、第二井区分别制备栅极区、源漏极区。
10.根据权利要求9所述的绝缘结构制备方法，其特征在于，所述绝缘层为U型结构，步骤S2中，依次制备U型结构的绝缘层、第二井区具体步骤包括：
S21、在所述基板上方依次制备绝缘层、第二井区、掩膜版，使所述绝缘层覆盖于所述基板的上表面，使所述第一井区覆盖于所述绝缘层的上表面，使所述掩膜版覆盖于所述第二井区的上方；
S22、在所述掩膜版的上表面设置第一光罩，所述第一光罩的中部开有通孔；基于所述第一光罩，采用光刻刻蚀工艺对所述第二井区的中部进行刻蚀，获得第一刻蚀槽；
S23、清除所述第一光罩后，在所述第一刻蚀槽内填充填充物，并使所述填充物覆盖于所述掩膜版的上表面，所述填充物的材质与所述绝缘层的材质相同；
S24、平坦化所述填充物，使所述填充物的上表面与所述掩膜版的上表面齐平；
S25、以所述第一刻蚀槽的竖向中心线为轴将所述基板划分为两个区域：第一区域、第二区域，在所述第一区域的上表面设置第二光罩；
S26、依次清除所述第二区域上方的所述掩膜版、第一井区或第二井区；
S27、采用光刻刻蚀工艺对所述第二区域的绝缘层进行刻蚀，将所述第二区域的绝缘层清除；
S28、依次清除所述第一区域上方的第二光罩、掩膜版，获得所述U型结构绝缘层。
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