CN115411027A - 一种扇出型封装器件 - Google Patents

一种扇出型封装器件 Download PDF

Info

Publication number
CN115411027A
CN115411027A CN202211104816.XA CN202211104816A CN115411027A CN 115411027 A CN115411027 A CN 115411027A CN 202211104816 A CN202211104816 A CN 202211104816A CN 115411027 A CN115411027 A CN 115411027A
Authority
CN
China
Prior art keywords
chip
layer
main chip
conductive
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211104816.XA
Other languages
English (en)
Inventor
马力
项敏
季蓉
郑子企
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Tongfu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tongfu Microelectronics Co Ltd filed Critical Tongfu Microelectronics Co Ltd
Priority to CN202211104816.XA priority Critical patent/CN115411027A/zh
Publication of CN115411027A publication Critical patent/CN115411027A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本申请公开了一种扇出型封装器件，该器件包括：基板，包括相背设置的第一表面和第二表面；其中，第一表面一侧设置有凹槽；主芯片，位于所述凹槽内；其中，所述主芯片包括相背设置的第一功能面和第一非功能面，所述第一功能面上设置有多个第一焊盘，所述主芯片的第一功能面与所述第一表面齐平；至少一个第一芯片，跨设于所述主芯片和所述基板的上方，所述第一芯片的部分第二焊盘与所述主芯片的部分第一焊盘电连接；其中，所述主芯片和/或所述第一芯片的外围设置有导电柱，所述第一芯片的剩余第二焊盘与所述导电柱电连接；塑封层，位于所述第一表面一侧，所述塑封层覆盖所述第一芯片。本申请提出的扇出型封装器件，具有较小体积以及较好性能。

Description

一种扇出型封装器件
技术领域
本申请涉及半导体封装技术领域，特别是涉及一种扇出型封装器件。
背景技术
在现有的封装技术中，通过在基板表面进行布线，并将多个芯片依次排布在基板上，从而实现多个芯片以及基板之间的信号或数据交互。然而将多个芯片依次设置的方式使得封装过程中，单个封装体的封装面积较大，提高了封装难度，并且封装后产品整体的封装体积较大，利用率较低。
发明内容
本申请主要解决的技术问题是提供一种扇出型封装器件，该器件具有较小的体积以及较好的性能。
为解决上述技术问题，本申请采用的一个技术方案是：提出一种扇出型封装器件，包括：基板，包括相背设置的第一表面和第二表面；其中，所述第一表面一侧设置有凹槽；主芯片，位于所述凹槽内；其中，所述主芯片包括相背设置的第一功能面和第一非功能面，所述第一功能面上设置有多个第一焊盘，所述主芯片的第一功能面与所述第一表面齐平；至少一个第一芯片，跨设于所述主芯片和所述基板的上方，所述第一芯片的部分第二焊盘与所述主芯片的部分第一焊盘电连接；其中，所述主芯片和/或所述第一芯片的外围设置有导电柱，所述第一芯片的剩余第二焊盘与所述导电柱电连接；塑封层，位于所述第一表面一侧，所述塑封层覆盖所述第一芯片。
其中，扇出型封装器件还包括：第一光刻胶层，位于所述第一表面一侧，所述第一光刻胶层填充所述主芯片与所述凹槽之间的间隙，所述第一光刻胶层对应所述主芯片的第一焊盘位置处设置有多个第一开口；第一再布线层，位于所述第一表面一侧，所述第一再布线层通过所述第一开口与所述主芯片的第一焊盘电连接。
其中，扇出型封装器件还包括：所述第一芯片的第二功能面上设置有多个导电凸点，所述导电凸点与所述第一芯片的第二焊盘电连接，所述第二焊盘通过所述导电凸点与所述第一再布线层电连接。
其中，所述第一芯片的第二功能面上设置有多个导电凸点，所述导电凸点与所述第一芯片的第二焊盘电连接，所述第二焊盘通过所述导电凸点与所述第一再布线层电连接。
其中，扇出型封装器件还包括：第一导电柱，位于所述第一表面一侧，所述第一导电柱与所述第一再布线层电连接；其中，所述第一导电柱位于所述第一芯片的外围。
其中，所述塑封层覆盖所述第一导电柱，所述第一导电柱的一端从所述塑封层中露出。
其中，扇出型封装器件还包括：第二再布线层，位于所述塑封层远离所述主芯片一侧，所述第二再布线层与所述第一导电柱电连接；第二光刻胶层，位于所述第二再布线层远离所述主芯片一侧，所述第二光刻胶层上设置有多个第二开口，部分所述第二再布线层从所述第二开口中露出。
其中，扇出型封装器件还包括：焊球，位于所述第二开口内；其中，所述焊球通过所述第二再布线层、所述第一导电柱、第一再布线层以及所述导电凸点与所述第一芯片的部分第二焊盘电连接。
其中，所述基板设置有贯通所述第一表面和所述第二表面的第二导电柱，所述第二导电柱围设在所述主芯片的外围。
其中，所述第一光刻胶层对应所述第二导电柱的位置处设置有第三开口，所述第一再布线层通过所述第三开口与所述第二导电柱电连接。
其中，扇出型封装器件还包括：第三再布线层，位于所述第二表面一侧，所述第三再布线层与所述第二导电柱电连接；第三光刻胶层，位于所述第三再布线层远离所述主芯片一侧，所述第三光刻胶层上设置有多个第四开口，部分所述第三再布线层从所述第四开口中露出；焊球，位于所述第四开口内，所述焊球与所述第三再布线层电连接。
本申请的有益效果是：区别于现有技术的情况，本申请提出一种扇出型封装器件，基板上设置有凹槽，主芯片设置在凹槽内，并且至少一个第一芯片跨设于主芯片和基板的上方，第一芯片与主芯片进行信号或数据交互。由于主芯片设置在基板上的凹槽内，从而使得扇出型封装器件具有更小的整体体积。另外，主芯片和/或第一芯片外围设置有导电柱，使得电气元件可以通过导电柱与主芯片和/或第一芯片进行信号或数据交互，从而提高封装器件的整体性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请提出的扇出型封装方法一实施方式的流程示意图；
图2是步骤S101对应一实施方式的剖视结构示意图；
图3是步骤S101之后对应一实施方式的剖视结构示意图；
图4是步骤S102对应一实施方式的剖视结构示意图；
图5是步骤S103对应一实施方式的剖视结构示意图；
图6是步骤S103之后对应一实施方式的剖视结构示意图；
图7是本申请提出的扇出型封装方法又一实施方式的流程示意图；
图8是本申请提出的扇出型封装器件又一实施方式的流程示意图；
图9是步骤S202对应一实施方式的剖视结构示意图；
图10是步骤S203对应一实施方式的剖视结构示意图；
图11是步骤S204对应一实施方式的剖视结构示意图；
图12是步骤S205对应一实施方式的剖视结构示意图；
图13是图7中步骤S201之后对应一实施方式的剖视结构示意图；
图14是步骤S201之前对应一实施方式的结构示意图；
图15是本申请提出的扇出型封装器件对应一实施方式的剖视结构示意图；
图16是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图；
图17是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图；
图18是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请提出的扇出型封装方法一实施方式的流程示意图，该方法包括：
S101：在基板上形成凹槽，将主芯片设置在凹槽内。
请参阅图2，图2是步骤S101对应一实施方式的剖视结构示意图。具体地，步骤S101包括：提供基板10，基板10包括相背设置的第一表面11和第二表面12。其中，基板10的材质为刚性基板材料，具有较高的刚度，具体材质可以为硅或覆铜板等，以降低在封装过程中出现翘曲的概率。进一步地，通过蚀刻工艺在基板10上形成凹槽13，并将主芯片100设置在凹槽13内。其中，主芯片100包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个第一焊盘103，主芯片100的第一功能面101与基板10的第一表面11齐平。可选地，在本实施方式中，主芯片100可以为处理器芯片或其他类型的芯片。
进一步地，请参阅图3，图3是步骤S101之后对应一实施方式的剖视结构示意图。具体地，步骤S101之后还包括：如图3中图a所示，在基板10的第一表面11一侧形成第一光刻胶层21，第一光刻胶层21覆盖第一表面11一侧，并且第一光刻胶层21填充主芯片100与凹槽13内壁之间的间隙，以对主芯片100起到一定的固定和保护作用，并且有助于将基板10与主芯片100隔绝，以提高主芯片100的稳定性和安全性。进一步地，去除主芯片100的第一焊盘103对应位置处的第一光刻胶层21以形成多个第一开口31。具体地，可以在第一光刻胶层21远离主芯片100一侧设置掩膜板，该掩膜板上对应第一焊盘103位置处设置有开口，然后通过在掩膜板远离主芯片100一侧进行曝光显影以去除第一焊盘103对应位置处的第一光刻胶层21，以形成第一开口31。
进一步地，如图3中图b所示，在第一光刻胶层21远离主芯片100一侧形成图案化的第一再布线层41。具体地，可以通过溅射工艺或物理气相沉积工艺形成第一再布线层41。其中，第一再布线层41通过第一开口31与主芯片100的第一焊盘103电连接，并且部分第一再布线层41在基板10上的正投影位于主芯片100的外围。通过设置第一再布线层41有助于使得其他电气元件与第一再布线层41连接后，其他电气元件可以与主芯片100进行信号或数据交互。
进一步地，如图3中图c所示，在第一光刻胶层21远离主芯片100一侧形成第一再布线层41的步骤之后，包括：在第一表面11一侧形成第二光刻胶层22，第二光刻胶层22覆盖部分第一再布线层41。进一步地，在第二光刻胶层22上形成多个第一通孔501，部分第一再布线层41从第一通孔501中露出。在第一通孔501内填充导电金属以形成第一导电柱50。第一导电柱50在基板10上的正投影位于主芯片100的外围。第一导电柱50通过第一再布线层41与主芯片100的第一焊盘103电连接，从而使得其他电气元件可以通过第一导电柱50与主芯片100进行信号或数据交互。
另外，如图3中图d所示，在形成第一导电柱50后，去除剩余第二光刻胶层22，以使得第一导电柱50露出。
S102：在第一表面一侧设置至少一个第一芯片，第一芯片的部分焊盘与主芯片的焊盘电连接。
请参阅图4，图4是步骤S102对应一实施方式的剖视结构示意图。具体地，步骤S102的实施过程包括：提供至少一个第一芯片200，第一芯片200包括相背设置的第二功能面201和第二非功能面202，第二功能面201上设置有多个第二焊盘203。在第一芯片200的第二功能面201上形成多个导电凸点60，导电凸点60与第一芯片200的第二功能面201上的第二焊盘203电连接。将至少一个第一芯片200的第二功能面201朝向第一表面11，使得第一芯片200跨设于主芯片100和基板10的上方。第一芯片200的第二焊盘203通过第一再布线层41与对应位置处的第一导电柱50和主芯片100的第一焊盘103电连接，从而使得第一芯片200可以与主芯片100进行信号或数据交互。其中，第一导电柱50位于第一芯片200的侧面外围。可选地，可以在导电凸点60与第一再布线层41之间设置焊料(图未示)，以提高导电凸点60与第一再布线层41连接的稳定性。可选地，在本实施方式中，第一芯片200可以为HBM(Highbandwidth memory，高带宽存储器)或其他类型的芯片，并且当第一芯片200的数量不为一时，多个第一芯片200可以为同种类型的芯片，也可以为不同类型的芯片。
S103：在第一表面一侧形成塑封层。
请参阅图5，图5是步骤S103对应一实施方式的剖视结构示意图。具体地，步骤S103包括：在第一表面11一侧形成塑封层70。塑封层70覆盖第一芯片200以及第一导电柱50，以对第一芯片200和第一导电柱50起到一定的固定和保护作用。其中，塑封层70的材质可以为环氧树脂等，其可通过压合工艺形成。
可选地，在本实施方式中，在第一表面11一侧形成塑封层70之前可以在第一光刻胶层21远离主芯片100一侧形成底填胶80。底填胶80填充第一再布线层41与第一芯片200第二功能面201之间的空隙，以对导电凸点60、第一芯片200的第二功能面201以及部分第一再布线层41起到一定的保护作用，并提高第一芯片200的稳定性。
在一实施方式中，请结合图5参阅图6，图6是步骤S103之后对应一实施方式的剖视结构示意图。具体地，步骤S103之后还包括：对塑封层70远离主芯片100一侧表面进行研磨，以使得第一导电柱50远离主芯片100一端从塑封层70中露出，以助于后续在塑封层70远离主芯片100一侧设置与第一导电柱50连接的电气元件，该电气元件通过第一导电柱50与主芯片100以及第一芯片200进行信息或数据交互，从而提高封装后器件的整体性能。
进一步地，在塑封层70远离主芯片100一侧形成第二再布线层42，第二再布线层42与第一导电柱50电连接。具体地，可以通过溅射工艺或物理气相沉积工艺形成第二再布线层42。通过形成第二再布线层42有助于降低其他电气元件与第一芯片200和/或主芯片100进行信息交互的难度。
进一步地，请继续参阅图6，形成第二再布线层42之后，在第二再布线层42上形成第三光刻胶层23，第三光刻胶层23上设置有多个第二开口32，部分第二再布线层42从第二开口32中露出。具体地，可以通过曝光显影的方法在第三光刻胶层23上形成多个第二开口32。进一步地，在第二开口32内形成焊球90，焊球90与第二再布线层42电连接。其中，焊球90的材质具体可以为铜、金、银、锡、镍等中的至少一种。其他电气元件可以通过焊球90与主芯片100和/或第一芯片200进行信息或数据交互。
在又一实施方式中，请参阅图7，图7是本申请提出的扇出型封装方法又一实施方式的流程示意图。具体地，在本实施方式中，基板10内设置有多个第二导电柱52。具体地，本实施方式中本申请提出的扇出型封装方法包括：
S201：在第二导电柱围设的范围内形成凹槽，将主芯片设置在凹槽内。
请参阅图8，图8是本申请提出的扇出型封装器件又一实施方式的流程示意图。具体地，步骤S201的实施过程包括：提供基板10。其中，基板10包括相背设置的第一表面11和第二表面12，基板10内设置有多个第二导电柱52，第二导电柱52的一端从基板10的第一表面11露出。具体地，本实施方式中第二导电柱52的形成过程包括：通过蚀刻工艺从基板10的第一表面11一侧形成预设高度的第二通孔502，在该第二通孔502内填充导电金属从而形成预设高度的第二导电柱52。
请继续参阅图8，进一步地，在第二导电柱52围设的范围内形成凹槽13。其中，第二导电柱52的高度大于凹槽13的深度。进一步地，将主芯片100设置在凹槽13内。其中，主芯片100包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个第一焊盘103，主芯片100的第一功能面101与基板10的第一表面11齐平。其中，具体过程可参照图1中步骤S101。
另外，请继续参阅图8，将主芯片100设置在凹槽13内之后还包括：在第一表面11一侧形成第一光刻胶层21，第一光刻胶层21填充主芯片100与凹槽13内壁之间的间隙。进一步地，去除主芯片100的第一焊盘103对应位置处的第一光刻胶层21以形成第一开口31，以及去除第二导电柱52对应位置处的第一光刻胶层21以形成第二开口32。在第一光刻胶层21远离主芯片100一侧形成第一再布线层41，第一再布线层41通过第一开口31与主芯片100的第一焊盘103电连接，以及通过第二开口32与第二导电柱52电连接。通过设置第一再布线层41使得第二导电柱52与主芯片100的第一焊盘103电连接。
S202：在第一再布线层远离基板一侧形成第三导电柱。
请参阅图9，图9是步骤S202对应一实施方式的剖视结构示意图。具体地，步骤S202的实施过程包括：在第一再布线层41远离基板10一侧形成第三导电柱53。第三导电柱53与第一再布线层41电连接。其中，第三导电柱53的具体制作过程可参照图3中第一导电柱50的形成过程，在此不再详细阐述。
S203：在基板的第一表面一侧设置至少一个第一芯片。
请参阅图10，图10是步骤S203对应一实施方式的剖视结构示意图。具体地，步骤S203包括：在基板10的第一表面11一侧设置至少一个第一芯片200。第一芯片200包括相背设置的第二功能面201和第二非功能面202，第二功能面201上设置有多个第二焊盘203。多个第二焊盘203与第一再布线层41电连接。其中，第一芯片200的部分第二焊盘203通过第一再布线层41与对应位置处的主芯片100的第一焊盘103电连接，剩余第二焊盘203通过第一再布线层41与第三导电柱53电连接。本实施方式中，设置至少一个第一芯片200的过程可参照图1中步骤S102，在此不再详细阐述。
S204：在基板的第一表面一侧形成塑封层，塑封层覆盖第一芯片。
请参阅图11，图11是步骤S204对应一实施方式的剖视结构示意图。具体地，步骤S204的实施过程包括：在基板10的第一表面11一侧形成塑封层70，塑封层70覆盖第一芯片200和第三导电柱53。可选地，在形成塑封层70之前，可以在第一芯片200与第一光刻胶层21之间填充底填胶80。其中，塑封层70的具体形成过程可参照上述实施方式中的步骤S103，在此不再详细阐述。
进一步地，请继续参阅图11，在形成塑封层70之后，对塑封层70远离主芯片100一侧表面进行研磨，以使得第三导电柱53远离主芯片100一端从塑封层70中露出。进一步地，在塑封层70远离主芯片100一侧形成第二再布线层42，以及形成与第二再布线层42电连接的焊球90。其中，第二再布线层42与第三导电柱53电连接。通过设置第二再布线层42以及焊球90可以使得电气元件与焊球90连接后可以与第一芯片200和/或主芯片100进行信号或数据交互。具体过程可参照步骤S103之后的实施过程，在此不再详细阐述。
S205：在第二表面一侧形成第三再布线层，第三再布线层与第二导电柱电连接。
请参阅图12，图12是步骤S205对应一实施方式的剖视结构示意图。具体地，步骤S205的实施过程包括：从第二表面12一侧对基板10进行研磨，使得第二导电柱52从第二表面12露出。然后，在第二表面12一侧形成第三再布线层43，第三再布线层43与第二导电柱52电连接。
进一步地，请继续参阅图12，本实施方式中，本申请提出的扇出型封装方法还包括：在第三再布线层43远离主芯片100一侧形成第四光刻胶层24，并在第四光刻胶层24上形成多个第三开口33，部分第三再布线层43从第三开口33中露出。然后，在第三开口33内形成焊球90。焊球90与第三再布线层43电连接，使得其他器件可以通过焊球90与主芯片100和第一芯片200进行信息或数据交互。通过设置第三再布线层43以及焊球90以助于在第二表面12一侧设置电气元件，该电气元件与焊球90电连接，从而可以实现与主芯片100和/或第一芯片200进行信号或数据交互。
在又一实施方式中，请参阅图13，图13是图7中步骤S201之后对应一实施方式的剖视结构示意图。具体地，步骤S201之后包括：在第一表面11一侧设置至少一个第一芯片200，即本实施方式中，第一芯片200的外围不设置有导电柱。其中，设置第一芯片200的具体过程可参照图7中步骤S203。第一芯片200的部分第二焊盘203与通过第一再布线层41与对应位置处的主芯片100的第一焊盘103电连接，剩余第二焊盘203通过第一再布线层41与第二导电柱52电连接。进一步地，在第一表面11一侧形成塑封层70，塑封层70覆盖第一芯片200。
进一步地，请继续参阅图13，在形成塑封层70之后，从第二表面12一侧对基板10进行研磨，使得第二导电柱52从第二表面12露出。进一步地，在第二表面12一侧形成第三再布线层43，以及在第三再布线层43远离主芯片100一侧形成多个焊球90，焊球90与第三再布线层43电连接。具体过程可参照步骤S205，在此不再详细阐述。
本申请提出一种扇出型封装方法，通过在基板10上形成凹槽13，将主芯片100设置在凹槽13内，然后在基板10的第一表面11一侧设置至少一个第一芯片200与主芯片100进行信号或数据交互，从而减小封装后器件的整体体积。另外，主芯片100和/或第一芯片200外围设置有导电柱，使得可以在封装后器件的任意一侧或者两侧设置电气元件，该电器元件可以与主芯片100和/或第一芯片200进行信号或数据交互，从而提高封装器件的整体性能。
在又一实施方式中，请参阅图14，图14是步骤S201之前对应一实施方式的结构示意图。具体地，步骤S201之前包括：如图14中图a所示，提供基板10，基板10包括相背设置的第一表面11和第二表面12，在基板10的第二表面12一侧形成第三再布线层43。其中，基板10包括相背设置的第一表面11和第二表面12，基板10内设置有第二导电柱52，第二导电柱52的一端从第二表面12露出，第二导电柱52与第三再布线层43电连接。进一步地，如图14中图b所示，将基板10设置在载板500上。载板500的材质可以为金属、玻璃或者硬塑料等。其中，基板10的第二表面12朝向载板500，载板500上设置也有键合胶(图未示)，部分第三再布线层43位于键合胶内，以固定第三再布线层43以及基板10。进一步地，如图14中图c所示，从基板10的第一表面11一侧对基板10进行研磨，以使得第二导电柱52从第一表面11露出。
进一步地，如图8至图12所示，通过图7中步骤S201至步骤S204在基板10上形成凹槽13，将主芯片100设置在凹槽13内。然后，在第一再布线层41远离基板10一侧形成第三导电柱53，以及在基板10的第一表面11一侧设置至少一个第一芯片200，在基板10的第一表面11一侧形成塑封层70。具体过程在此不再详细阐述。另外，在形成塑封层70之后在第三再布线层43远离基板10一侧形成多个焊球90，焊球90与第三再布线层43电连接，具体过程可参照图7中步骤S205。
请参阅图15，图15是本申请提出的扇出型封装器件对应一实施方式的剖视结构示意图。具体地，本申请提出的扇出型封装器件包括：基板10、主芯片100、至少一个第一芯片200以及塑封层70。
具体而言，基板10包括相背设置的第一表面11和第二表面12。其中，第一表面11一侧设置有凹槽13。基板10的材质为刚性基板材料，具有较高的刚度，以提高扇出型器件的稳定性。
主芯片100位于凹槽13内。其中，主芯片100包括相背设置的第一功能面101和第一非功能面102，第一功能面101上设置有多个第一焊盘103。在本实施方式中，主芯片100的第一功能面101与第一表面11齐平。可选地，主芯片100可以为处理器芯片或其他类型芯片。
至少一个第一芯片200包括相背设置的第二功能面201和第二非功能面202，第二功能面201上设置有多个第二焊盘203。第一芯片200跨设于主芯片100和基板10的上方，并且第一芯片200的部分第二焊盘203与主芯片100的部分第一焊盘103电连接。其中，本实施方式中，第一芯片200外围设置有导电柱，第一芯片200的剩余第二焊盘203与导电柱电连接，导电柱的具体结构在后续实施方式中进行说明。可选地，主芯片100和/或第一芯片200的外围设置有导电柱，第一芯片200的剩余第二焊盘203与导电柱电连接。
塑封层70位于第一表面11一侧，其覆盖第一芯片200。其中，塑封层70的材质可以为环氧树脂等。
本申请提出一种扇出型封装器件，基板10上设置有凹槽13，主芯片100设置在凹槽13内，并且至少一个第一芯片200跨设于主芯片100和基板10的上方，第一芯片200与主芯片100进行信号或数据交互。由于主芯片100设置在基板10上的凹槽13内，从而使得扇出型封装器件具有更小的整体体积。另外，主芯片100和/或第一芯片200外围设置有导电柱，使得电气元件可以通过导电柱与主芯片100和/或第一芯片200进行信号或数据交互，从而提高封装器件的整体性能。
请继续参阅图15，在本实施方式中，本申请提出的扇出型封装器件还包括第一光刻胶层21和第一再布线层41。具体地，第一光刻胶层21位于第一表面11一侧，并且第一光刻胶层21填充主芯片100与凹槽13之间的间隙。另外，第一光刻胶层21对应主芯片100的第一焊盘103位置处设置有多个第一开口31，第一焊盘103从第一开口31中露出。第一再布线层41位于第一表面11一侧，第一再布线层41通过第一开口31与主芯片100的第一焊盘103电连接。另外，第一芯片200的第二功能面201上设置有多个导电凸点60，导电凸点60与第一芯片200的第二焊盘203电连接，第二焊盘203通过导电凸点60与第一再布线层41电连接。其中，导电凸点60与第一再布线层41之间通过焊料连接。
请继续参阅图15，在一实施方式中，本申请提出的扇出型封装器件还包括第一导电柱50，其位于第一表面11一侧，第一导电柱50与第一再布线层41电连接。其中，第一导电柱50位于第一芯片200的外围，第一芯片200的剩余第二焊盘203通过第一再布线层41与第一导电柱50电连接。另外，在本实施方式中，塑封层70还覆盖第一导电柱50，以对第一导电柱50起到一定的固定和保护作用。并且，第一导电柱50的一端从塑封层70中露出，以助于其他器件通过第一导电柱50与第一芯片200进行信号或数据交互。另外，在本实施方式中第一导电柱50的数量可以为多个，即多个第一导电柱50间隔设置在第一芯片200的外围。可选地，多个第一导电柱50也可以相互连接以形成环形结构，即此时多个第一导电柱50相当于一个圆环或其他环形结构环绕设置在第一芯片200的外围。
可选地，在本实施方式中，第一光刻胶层21与第一芯片200的第二功能面201之间还可以设置有底填胶80，底填胶80覆盖第一芯片200的第二功能面201、部分第一再布线层41以及导电凸点60，以提高第一芯片200的稳定性。
请参阅图16，图16是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图。在本实施方式中，本申请提出的扇出型封装器件还包括：第二再布线层42和第二光刻胶层22。具体地，第二再布线层42位于塑封层70远离主芯片100一侧，第二再布线层42与第一导电柱50电连接。第二光刻胶层22位于第二再布线层42远离主芯片100一侧，第二光刻胶层22上设置有多个第二开口32，部分第二再布线层42从第二开口32中露出。
请继续参阅图16，在一实施方式中，本申请提出的扇出型封装器件还包括焊球90，其位于第二开口32内。其中，焊球90通过第二再布线层42、第一导电柱50、第一再布线层41以及导电凸点60与第一芯片200的部分第二焊盘203电连接，以助于在其他电气元件通过焊球90与第一芯片200和/或主芯片100进行信号或数据传输。
请参阅图17，图17是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图。具体地，本实施方式中，基板10设置有贯通第一表面11和第二表面12的第二导电柱52，第二导电柱52围设在主芯片100的外围，即第一芯片200和主芯片100的外围都设置有导电柱。其中，第二导电柱52的高度大于主芯片100的厚度，第二导电柱52的数量可以为多个，即多个第二导电柱52间隔设置在主芯片100的外围。可选地，多个第二导电柱52也可以相互连接以形成环形结构，即此时多个第二导电柱52相当于一个圆环或其他环形结构环绕设置在主芯片100的外围。另外，在本实施方式中，第一光刻胶层21对应第二导电柱52的位置处设置有第三开口33，第一再布线层41通过第三开口33与第二导电柱52电连接。
进一步地，请继续参阅图17，本实施方式中，本申请提出的扇出型封装器件还包括：第三再布线层43、第三光刻胶层23和焊球90。具体地，第三再布线层43位于第二表面12一侧，第三再布线层43与第二导电柱52电连接。第三光刻胶层23位于第三再布线层43远离主芯片100一侧，第三光刻胶层23上设置有多个第四开口34，部分第三再布线层43从第四开口34中露出。焊球90位于第四开口34内，焊球90与第三再布线层43电连接。通过设置焊球90有助于在基板10的第二表面12一侧设置其他电气元件，并且该电器元件通过焊球90与第一芯片200和/或主芯片100进行信号或数据传输，提高扇出型器件的功能性。
可选地，在其他实施方式中，第一芯片200的外围不设置导电柱，即仅主芯片100的外围设置有导电柱。具体地，请参阅图18，图18是本申请提出的扇出型封装器件又一实施方式的剖视结构示意图。本实施方式中，主芯片100的外围设置有第二导电柱52，第一芯片200的部分第二焊盘203通过第一再布线层41与主芯片100的部分第一焊盘103电连接，剩余第二焊盘203与第二导电柱52电连接。塑封层70覆盖第一芯片200。具体结构可参照上述实施方式，在此不再详细阐述。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种扇出型封装器件，其特征在于，包括：
基板，包括相背设置的第一表面和第二表面；其中，所述第一表面一侧设置有凹槽；
主芯片，位于所述凹槽内；其中，所述主芯片包括相背设置的第一功能面和第一非功能面，所述第一功能面上设置有多个第一焊盘，所述主芯片的第一功能面与所述第一表面齐平；
至少一个第一芯片，跨设于所述主芯片和所述基板的上方，所述第一芯片的部分第二焊盘与所述主芯片的部分第一焊盘电连接；其中，所述主芯片和/或所述第一芯片的外围设置有导电柱，所述第一芯片的剩余第二焊盘与所述导电柱电连接；
塑封层，位于所述第一表面一侧，所述塑封层覆盖所述第一芯片。
2.根据权利要求1所述的扇出型封装器件，其特征在于，还包括：
第一光刻胶层，位于所述第一表面一侧，所述第一光刻胶层填充所述主芯片与所述凹槽之间的间隙，所述第一光刻胶层对应所述主芯片的第一焊盘位置处设置有多个第一开口；
第一再布线层，位于所述第一表面一侧，所述第一再布线层通过所述第一开口与所述主芯片的第一焊盘电连接。
3.根据权利要求2所述的扇出型封装器件，其特征在于，
所述第一芯片的第二功能面上设置有多个导电凸点，所述导电凸点与所述第一芯片的第二焊盘电连接，所述第二焊盘通过所述导电凸点与所述第一再布线层电连接。
4.根据权利要求2所述的扇出型封装器件，其特征在于，还包括：
第一导电柱，位于所述第一表面一侧，所述第一导电柱与所述第一再布线层电连接；其中，所述第一导电柱位于所述第一芯片的外围。
5.根据权利要求4所述的扇出型封装器件，其特征在于，
所述塑封层覆盖所述第一导电柱，所述第一导电柱的一端从所述塑封层中露出。
6.根据权利要求5所述的扇出型封装器件，其特征在于，还包括：
第二再布线层，位于所述塑封层远离所述主芯片一侧，所述第二再布线层与所述第一导电柱电连接；
第二光刻胶层，位于所述第二再布线层远离所述主芯片一侧，所述第二光刻胶层上设置有多个第二开口，部分所述第二再布线层从所述第二开口中露出。
7.根据权利要求6所述的扇出型封装器件，其特征在于，还包括：
焊球，位于所述第二开口内；其中，所述焊球通过所述第二再布线层、所述第一导电柱、第一再布线层以及所述导电凸点与所述第一芯片的部分第二焊盘电连接。
8.根据权利要求2或6所述的扇出型封装器件，其特征在于，
所述基板设置有贯通所述第一表面和所述第二表面的第二导电柱，所述第二导电柱围设在所述主芯片的外围。
9.根据权利要求8所述的扇出型封装器件，其特征在于，所述第一光刻胶层对应所述第二导电柱的位置处设置有第三开口，所述第一再布线层通过所述第三开口与所述第二导电柱电连接。
10.根据权利要求8所述的扇出型封装器件，其特征在于，还包括：
第三再布线层，位于所述第二表面一侧，所述第三再布线层与所述第二导电柱电连接；
第三光刻胶层，位于所述第三再布线层远离所述主芯片一侧，所述第三光刻胶层上设置有多个第四开口，部分所述第三再布线层从所述第四开口中露出；
焊球，位于所述第四开口内，所述焊球与所述第三再布线层电连接。
CN202211104816.XA 2022-09-09 2022-09-09 一种扇出型封装器件 Pending CN115411027A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211104816.XA CN115411027A (zh) 2022-09-09 2022-09-09 一种扇出型封装器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211104816.XA CN115411027A (zh) 2022-09-09 2022-09-09 一种扇出型封装器件

Publications (1)

Publication Number Publication Date
CN115411027A true CN115411027A (zh) 2022-11-29

Family

ID=84166377

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211104816.XA Pending CN115411027A (zh) 2022-09-09 2022-09-09 一种扇出型封装器件

Country Status (1)

Country Link
CN (1) CN115411027A (zh)

Similar Documents

Publication Publication Date Title
CN106711094B (zh) 半导体封装件及其制造方法
US8030136B2 (en) Semiconductor device and method of conforming conductive vias between insulating layers in saw streets
CN112117248B (zh) 电子封装件及其制法
US10714431B2 (en) Semiconductor packages with electromagnetic interference shielding
CN111403368B (zh) 半导体封装体
CN104851841A (zh) 包括嵌入式表面贴装器件的半导体封装件及其形成方法
US10593568B2 (en) Thrumold post package with reverse build up hybrid additive structure
US20110227204A1 (en) Semiconductor device and method for manufacturing a semiconductor device
CN111276503B (zh) 一种光学器件的扇出型封装方法及光学器件
CN111554620A (zh) 一种芯片封装方法
CN111554629A (zh) 一种芯片封装方法
CN115411027A (zh) 一种扇出型封装器件
CN114464541A (zh) 扇出型封装方法
CN115394661A (zh) 一种扇出型封装方法
CN116613111A (zh) 电子封装件及其制法
CN114530425A (zh) 扇出型封装器件
CN111554630A (zh) 一种芯片封装方法
CN115483205A (zh) 一种扇出型封装器件
CN115312398A (zh) 一种扇出型封装方法
CN115410926A (zh) 一种扇出型封装方法
KR101078734B1 (ko) 반도체 패키지 및 그 제조방법과, 이를 이용한 스택 패키지
CN113130412A (zh) 半导体芯片封装结构及其制备方法
CN112530901A (zh) 电子封装件及其制法
CN211480029U (zh) 一种图像传感器
KR20070109322A (ko) 적층형 다중칩 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination