CN115377006A - 一种三维堆叠半导体器件的制作方法 - Google Patents

一种三维堆叠半导体器件的制作方法 Download PDF

Info

Publication number
CN115377006A
CN115377006A CN202211290485.3A CN202211290485A CN115377006A CN 115377006 A CN115377006 A CN 115377006A CN 202211290485 A CN202211290485 A CN 202211290485A CN 115377006 A CN115377006 A CN 115377006A
Authority
CN
China
Prior art keywords
active region
layer
laminated material
material layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211290485.3A
Other languages
English (en)
Other versions
CN115377006B (zh
Inventor
罗军
叶甜春
王云
李彬鸿
张骥
薛静
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Guangdong Greater Bay Area Institute of Integrated Circuit and System
Original Assignee
Guangdong Greater Bay Area Institute of Integrated Circuit and System
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangdong Greater Bay Area Institute of Integrated Circuit and System filed Critical Guangdong Greater Bay Area Institute of Integrated Circuit and System
Priority to CN202211290485.3A priority Critical patent/CN115377006B/zh
Publication of CN115377006A publication Critical patent/CN115377006A/zh
Application granted granted Critical
Publication of CN115377006B publication Critical patent/CN115377006B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本申请公开了一种三维堆叠半导体器件的制作方法，可应用于半导体器件制造技术领域，该方法中，先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属‑半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，减小了半导体器件的互连电阻以及RC延迟。

Description

一种三维堆叠半导体器件的制作方法
技术领域
本申请涉及半导体器件制造技术领域，尤其涉及一种三维堆叠半导体器件的制作方法。
背景技术
随着摩尔定律的发展，半导体器件制造的技术节点从微米级向纳米级推进，传统平面结构的互补式金属氧化物半导体（Complementary Metal-Oxide-Semiconductor，CMOS）器件已经逐渐被鳍形场效应管和全耗尽绝缘体上硅所取代。
CMOS是一种集成电路的工艺技术，由于CMOS是通过在硅晶圆上制出物理特性上为互补性的NMOS（N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体）和PMOS（ P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体）的基本元件，因此被称为CMOS。现有技术中，同一CMOS器件中的NMOS与PMOS器件仍然在同一平面中；同时，三维集成技术（3D-IC）中的三维集成也属于较大单元间的三维集成，通过采用键合和通孔工艺形成的三维堆叠，其集成度受工艺限制，从而导致互连电阻较大，RC延迟（集成电路中由电阻、控制电容充放电过程引起的信号延迟）较大。
因此，如何进一步提高集成度，增大器件密度，减小半导体器件的互连电阻以及RC延迟，是本领域技术人员急需解决的问题。
发明内容
基于上述问题，本申请提供了一种三维堆叠半导体器件的制作方法，通过外延叠层、选择性蚀刻及氧化的方式，形成了一种三维堆叠半导体器件，从而解决了现有技术半导体器件的互连电阻大以及RC延迟大的问题。
本申请实施例公开了如下技术方案：
本申请实施例提供了一种三维堆叠半导体器件的制作方法，包括：
提供衬底结构；所述衬底结构包括：在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构；
蚀刻所述衬底结构，得到有源区结构；
为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构；
选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内；
氧化选择性蚀刻后的所述有源区结构，使氧化物将蚀刻掉的所述第一叠层材料层进行填充，实现所述氧化物在水平方向上闭合；
去除所述第一假栅结构；
为去除所述第一假栅结构的所述有源区结构构建浅槽隔离；
选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层；
为所述有源区结构淀积第二假栅结构；所述第二假栅结构包括：非晶硅层、栅氧层和硬掩膜层；
为所述第二假栅结构填充层间介质，形成栅结构；
根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物；
向所述源端和漏端开孔内填充接触孔金属，形成金属互连线。
可选的，所述在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构，包括：
将第一叠层材料层和第二叠层材料层交替外延至衬底层上，使所述衬底层上外延有两层所述第一叠层材料层和两层所述第二叠层材料层；
所述第一叠层材料层和所述第二叠层材料层的厚度介于第一设定区间；
所述衬底层的厚度介于第二设定区间；
所述第二设定区间大于所述第一设定区间。
可选的，所述蚀刻所述衬底结构，得到有源区结构之前，还包括：
根据所述衬底结构定义有源区结构；
为所述有源区结构提供蚀刻保护层。
可选的，所述蚀刻所述衬底结构，得到有源区结构，包括：
利用光刻胶保护有源区结构；
蚀刻所述衬底结构；
当所述衬底层被蚀刻掉的厚度介于第三设定区间时，停止蚀刻，得到所述有源区结构。
可选的，所述为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构之前，还包括：
去除所述光刻胶。
可选的，所述选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内，包括：
利用蚀刻液在水平于所述衬底层的方向上对所述第一叠层材料层进行选择性蚀刻，使选择性蚀刻后的所述第一叠层材料层的宽度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内。
可选的，所述为去除所述第一假栅结构的所述有源区结构构建浅槽隔离，包括：
为去除所述第一假栅结构的所述有源区结构沉积隔离膜层；
浅槽蚀刻所述隔离膜层，使浅槽蚀刻后的所述隔离膜层上表面高度与所述第一叠层材料的下表面高度的差值处于第二设定阈值范围内，形成浅槽隔离。
可选的，所述选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层，包括：
利用光刻胶保护所述有源区结构的非蚀刻区域；
选择性蚀刻所述有源区结构顶层的部分源区，使下层的所述第二叠层材料层的上表面暴露。
可选的，所述为所述第二假栅结构填充层间介质，形成栅结构，包括：
通过化学机械平坦化使所述第二假栅结构的所述非晶硅层露出；
去除所述第二假栅结构中的所述非晶硅层和所述栅氧层；
为所述第二假栅结构填充金属栅层，形成栅结构。
可选的，所述根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物，包括：
根据所述有源区结构，在第一器件结构的第一源极开孔淀积、第二器件结构的第二源极开孔淀积以及所述第一器件结构和所述第二器件结构共用的漏极开孔淀积，形成金属-半导体化合物。
从以上技术方案可以看出，相较于现有技术，本申请具有以下优点：
综上所述，本申请首先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，形成了一种三维堆叠半导体器件，从而提高器件集成度，减小了半导体器件的互连电阻以及RC延迟。
附图说明
图1为本申请实施例提供的一种三维堆叠半导体器件的制作方法流程图；
图2为本申请实施例提供的一种衬底结构示意图；
图3为本申请实施例提供的一种蚀刻后的有源区结构示意图；
图4为本申请实施例提供的一种第一假栅结构示意图；
图5为本申请实施例提供的一种选择性蚀刻后的第一叠层材料层的结构示意图；
图6为本申请实施例提供的一种氧化后的有源区结构示意图；
图7为本申请实施例提供的一种去除第一假栅结构后的有源区结构示意图；
图8为本申请实施例提供的一种构建浅槽隔离后的有源区结构示意图；
图9为本申请实施例提供的一种选择性蚀刻掉有源区结构顶层的部分源区后的有源区结构示意图；
图10为本申请实施例提供的一种第二假栅结构示意图；
图11为本申请实施例提供的一种栅结构示意图；
图12为本申请实施例提供的一种源端和漏端进行开孔淀积的有源区结构示意图；
图13为本申请实施例提供的一种三维堆叠半导体器件结构示意图。
具体实施方式
正如前文所述，现有的半导体器件的互连电阻较大，且RC延迟较大。具体来说，现有技术中，同一CMOS器件中的NMOS与PMOS器件仍然在同一平面中；同时，三维集成技术中的三维集成也属于较大单元间的三维集成，通过采用键合和通孔工艺形成的三维堆叠，其集成度受工艺限制，从而导致互连电阻较大，RC延迟较大。
为解决上述问题，本申请实施例提供了一种三维堆叠半导体器件的制作方法，该方法包括：首先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。
由此，通过外延叠层、选择性蚀刻及氧化的方式，在衬底上形成了一种三维堆叠半导体器件，从而减小了半导体器件的互连电阻以及RC延迟。
需要说明的是，本发明提供的一种三维堆叠半导体器件的制作方法可应用于半导体器件制造技术领域。上述仅为示例，并不对本发明提供的一种三维堆叠半导体器件的制作方法的应用领域进行限定。
为了使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1为本申请实施例提供的一种三维堆叠半导体器件的制作方法流程图。结合图1所示，本申请实施例提供的一种三维堆叠半导体器件的制作方法，可以包括：
S101：提供衬底结构；所述衬底结构包括：在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构。
在实际应用中，进行三维堆叠半导体器件的制作前需要先提供一种叠层的衬底结构。该衬底结构的形成需要在衬底层上外延叠层结构，即在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构。其中，衬底层材料可选的为Si、Ge以及SOI（硅技术）等。
另外，由于不同衬底结构需要外延的叠层数量以及外延方式不尽相同，因此本申请可以就可能的叠层数量以及外延方式进行说明。
在一种情况下，针对如何在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构。相应的，S101：提供衬底结构；所述衬底结构包括：在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构，具体包括：
将第一叠层材料层和第二叠层材料层交替外延至衬底层上，使所述衬底层上外延有两层所述第一叠层材料层和两层所述第二叠层材料层；
所述第一叠层材料层和所述第二叠层材料层的厚度介于第一设定区间；
所述衬底层的厚度介于第二设定区间；
所述第二设定区间大于所述第一设定区间。
在实际应用中，如图2所示，该图为本申请实施例提供的一种衬底结构示意图，其中，在衬底层上外延叠层需要将第一叠层材料层和第二叠层材料层交替在衬底层上外延两次，即在衬底层上先外延第一叠层材料层，然后外延第二叠层材料层，然后继续外延第一叠层材料层，最后外延一次第二叠层材料层，使衬底层上外延有两层第一叠层材料层和两层第二叠层材料层，从而得到衬底结构。需要注意的是，在衬底层上外延的第一叠层材料层和第二叠层材料层材料可选的为GexSi1-x、Si、GexSi1-x以及Si,其中x的取值范围为0至1之间。在衬底层上外延的第一叠层材料层和第二叠层材料层的厚度介于5nm至30nm之间，其厚度小于衬底层的厚度。
S102：蚀刻所述衬底结构，得到有源区结构。
在实际应用中，对提供的衬底结构进行蚀刻，将有源区结构外的区域去除，得到有源区结构。
另外，不同半导体器件需要的有源区结构不尽相同，因此本申请可以就可能的获取方式进行说明。
在一种情况下，针对如何获取有源区结构。相应的，所述蚀刻所述衬底结构，得到有源区结构之前，还包括：
根据所述衬底结构定义有源区结构；
为所述有源区结构提供蚀刻保护层。
在实际应用中，对衬底结构进行蚀刻前需要先定义有源区结构，然后通过保护层对定义出的有源区结构进行保护，即利用蚀刻保护层对定义的有源区结构进行保护。其中，蚀刻保护层可以是硬掩模。硬掩模可选的为氮化硅、氧化硅或其他叠层材料。
另外，对于衬底结构的蚀刻方式不尽相同，因此本申请可以就可能的蚀刻方式进行说明。
在一种情况下，针对如何蚀刻所述衬底结构，得到有源区结构。相应的，S102：蚀刻所述衬底结构，得到有源区结构，具体包括：
利用光刻胶保护有源区结构；
蚀刻所述衬底结构；
当所述衬底层被蚀刻掉的厚度介于第三设定区间时，停止蚀刻，得到所述有源区结构。
在实际应用中，可以利用光刻胶对有源区结构进行二次保护。然后利用蚀刻液蚀刻衬底结构，需要注意的是蚀刻停止到衬底层，其中衬底层部分被蚀刻，被蚀刻部分厚度介于10nm至50nm之间。如图3所示，该图为本申请实施例提供的一种蚀刻后的有源区结构示意图，其中，最上层为光刻胶，光刻胶的下一层为硬掩模，硬掩模的下面为有源区结构。其中有源区结构由衬底层、被蚀刻的衬底层、被蚀刻的第一叠层材料层和被蚀刻的第二叠层材料层组成。
S103：为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构。
在实际应用中，为了得到三维堆叠半导体器件需要在有源区结构上形成第一假栅结构，为后续形成栅极做准备。通过在有源区结构上淀积第三叠层材料，从而在有源区结构上形成第一假栅结构。其中淀积的第三叠层材料，可选的为氮化硅、氧化硅或其他叠层材料，第三叠层材料只要与第一叠层材料和第二叠层材料区分即可。如图4所示，该图为本申请实施例提供的一种第一假栅结构示意图，其中，第一假栅结构在有源区结构上。
另外，对于为所述有源区结构淀积第三叠层材料前的准备不尽相同，因此本申请可以就可能的准备方式进行说明。
在一种情况下，针对如何为所述有源区结构淀积第三叠层材料进行准备。相应的，所述为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构之前，还包括：
去除所述光刻胶。
在实际应用中，一般需要先将蚀刻后的有源区结构进行去除光刻胶的处理，然后才能为有源区结构淀积第三叠层材料，使有源区结构上形成第一假栅结构。
S104：选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内。
在实际应用中，一般第一叠层材料层多选择GexSi1-x，将淀积第三叠层材料的有源区结构进行选择性蚀刻，即选择性蚀刻GexSi1-x，去除部分GexSi1-x，使第一叠层材料层保留部分的宽度与其厚度近似，或略小于厚度。如图5所示，该图为本申请实施例提供的一种选择性蚀刻后的第一叠层材料层的结构示意图，其中第一叠层材料层部分被蚀刻，第一叠层材料层的厚度与其宽度的差值处于第一设定阈值范围内。
另外，对于选择性蚀刻所述第一叠层材料层的方式不尽相同，因此本申请可以就可能的选择性蚀刻方式进行说明。
在一种情况下，针对如何选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内。相应的，S104：选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内，具体包括：
利用蚀刻液在水平于所述衬底层的方向上对所述第一叠层材料层进行选择性蚀刻，使选择性蚀刻后的所述第一叠层材料层的宽度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内。
在实际应用中，利用蚀刻液在水平方向上对第一叠层材料层进行选择性蚀刻。一般第一叠层材料层多选用锗硅为材料，所以锗硅蚀刻液可选用氢氟酸、双氧水和乙酸的混合溶液。其中，通过调整氢氟酸、双氧水和乙酸的体积比可以控制锗硅层的腐蚀速率，本实施例中对此不做限定。可选地，各成分的体积比为：HF(49%):H2O2(30%):CH3COOH(99.8%):H2O=1:18:27:8。其中，括号中所示百分比为对应的溶液中所含物质的质量浓度，后面的比例为各溶液的体积比。当各成分中溶液的质量浓度发生变化时，依据溶液中质量浓度的变化配制不同溶液的体积，从而达到控制锗硅层的腐蚀速率的目的。其中，蚀刻液对于锗硅及其他材料的蚀刻选择比大于10：1。
S105：氧化选择性蚀刻后的所述有源区结构，使氧化物将蚀刻掉的所述第一叠层材料层进行填充，实现所述氧化物在水平方向上闭合。
在实际应用中，采用热氧方式对选择性蚀刻掉部分第一叠层材料层的有源区结构进行氧化。如图6所示，该图为本申请实施例提供的一种氧化后的有源区结构示意图，其中，有源区结构的表面被氧化，从AA’截面图中可见氧化物将蚀刻掉的第一叠层材料层进行填充，实现氧化物在水平方向上闭合。
S106：去除所述第一假栅结构。
在实际应用中，形成浅槽隔离前需要去除第一假栅结构。如图7所示，该图为本申请实施例提供的一种去除第一假栅结构后的有源区结构示意图，其中去除第一假栅结构后的有源区结构包括衬底层、第一叠层材料层和第二叠层材料层以及氧化物组成。
S107：为去除所述第一假栅结构的所述有源区结构构建浅槽隔离。
在实际应用中，构建三维堆叠半导体器件需要对去除第一假栅结构的有源区结构构建浅槽隔离，即STI（浅槽隔离）。
另外，对于浅槽隔离的构建方式不尽相同，因此本申请可以就可能的构建方式进行说明。
在一种情况下，针对如何为去除所述第一假栅结构的所述有源区结构构建浅槽隔离。相应的，S107：为去除所述第一假栅结构的所述有源区结构构建浅槽隔离，具体包括：
为去除所述第一假栅结构的所述有源区结构沉积隔离膜层；
浅槽蚀刻所述隔离膜层，使浅槽蚀刻后的所述隔离膜层上表面高度与所述第一叠层材料的下表面高度的差值处于第二设定阈值范围内，形成浅槽隔离。
在实际应用中，为去除第一假栅结构的有源区结构构建浅槽隔离，可以先对有源区结构进行隔离膜层的淀积，然后退火并进行浅槽蚀刻。如图8所示，该图为本申请实施例提供的一种构建浅槽隔离后的有源区结构示意图，其中，浅槽蚀刻后的隔离膜层上表面高度应略低于第一叠层材料的下表面高度。
S108：选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层。
在实际应用中，形成第二假栅结构之前，可以通过光刻、蚀刻等工艺对有源区结构顶层的部分源区进行蚀刻，使有源区结构暴露出第二叠层材料层的表面。
另外，对于有源区结构顶层的部分源区的蚀刻方式不尽相同，因此本申请可以就可能的蚀刻方式进行说明。
在一种情况下，针对如何选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层。相应的，S108：选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层，具体包括：
利用光刻胶保护所述有源区结构的非蚀刻区域；
选择性蚀刻所述有源区结构顶层的部分源区，使下层的所述第二叠层材料层的上表面暴露。
在实际应用中，首先利用光刻胶保护有源区结构的非蚀刻区域，然后对有源区结构进行选择性蚀刻。如图9所示，该图为本申请实施例提供的一种选择性蚀刻掉有源区结构顶层的部分源区后的有源区结构示意图，其中，该有源区结构中的上层的部分第二叠层材料层和上层的部分氧化物被蚀刻，使有源区结构中的下层的部分第二叠层材料层的表面暴露。
S109：为所述有源区结构淀积第二假栅结构；所述第二假栅结构包括：非晶硅层、栅氧层和硬掩膜层。
在实际应用中，选择性蚀刻掉有源区结构顶层的部分源区后，可以通过栅氧层淀积、非晶硅淀积、硬掩模淀积、光刻、蚀刻等工艺为有源区结构淀积第二假栅结构。如图10所示，该图为本申请实施例提供的一种第二假栅结构示意图，其中，第二假栅结构包括非晶硅层、栅氧层和硬掩膜层。
S110：为所述第二假栅结构填充层间介质，形成栅结构。
在实际应用中，可以通过去除第二假栅结构中的非晶硅层和栅氧层，并填充层间介质从而形成栅结构。
另外，对于栅结构的形成方式不尽相同，因此本申请可以就可能的形成方式进行说明。
在一种情况下，针对如何为所述第二假栅结构填充层间介质，形成栅结构。相应的，S110：为所述第二假栅结构填充层间介质，形成栅结构，具体包括：
通过化学机械平坦化使所述第二假栅结构的所述非晶硅层露出；
去除所述第二假栅结构中的所述非晶硅层和所述栅氧层；
为所述第二假栅结构填充金属栅层，形成栅结构。
在实际应用中，首先通过化学机械平坦化使第二假栅结构的非晶硅层露出，然后去除第二假栅结构中的非晶硅层和栅氧层，并填充高K介质或金属栅层，从而形成栅结构。如图11所示，该图为本申请实施例提供的一种栅结构示意图，其中，栅结构包括硬掩模层和金属栅层。需要注意的是，为了保证填充形貌，可采用原子层淀积的方式进行层间介质的填充。
S111：根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物。
在实际应用中，在完成三维堆叠半导体器件的制作之前，需要对有源区结构的源端和漏端进行开孔并淀积，形成金属-半导体化合物。
另外，对于源端和漏端的开孔淀积方式不尽相同，因此本申请可以就可能的开孔淀积方式进行说明。
在一种情况下，针对如何根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物。相应的，S111：根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物，具体包括：
根据所述有源区结构，在第一器件结构的第一源极开孔淀积、第二器件结构的第二源极开孔淀积以及所述第一器件结构和所述第二器件结构共用的漏极开孔淀积，形成金属-半导体化合物。
在实际应用中，三维堆叠半导体器件的第一器件结构和第二器件结构共用一个漏端，其漏端蚀刻开孔需要穿过上层的第二叠层材料层和上层的氧化物，停留在下层的第二叠层材料层表面。第一器件结构的第一源端开孔停留在下层的第二叠层材料层的表面，而第二器件结构的第二源端开孔停留在上层的第二叠层材料层的表面。然后通过在开孔内淀积接触金属和第二叠层材料层形成金属-半导体化合物。如图12所示，该图为本申请实施例提供的一种源端和漏端进行开孔淀积的有源区结构示意图，其中，源端和漏端进行开孔淀积的有源区结构包括第一器件结构和第二器件结构共用的漏端开孔、第一器件结构的第一源端开孔以及第二器件结构的第二源端开孔，AA’截面中第一器件结构和第二器件结构共用的漏端开孔需要穿过上层的第二叠层材料层和上层的氧化物，停留在下层的第二叠层材料层表面；BB’截面中第一器件结构的第一源端开孔停留在下层的第二叠层材料层的表面；CC’截面中第二器件结构的第二源端开孔停留在上层的第二叠层材料层的表面，各开孔内淀积接触金属和第二叠层材料层形成金属-半导体化合物。
S112：向所述源端和漏端开孔内填充接触孔金属，形成金属互连线。
在实际应用中，如图13所示，该图为本申请实施例提供的一种三维堆叠半导体器件结构示意图，其中，通过填充接触孔并形成金属互连，即得到完整的三维堆叠半导体器件。
综上所述，本申请首先提供在衬底层上外延第一叠层材料层和第二叠层材料层的衬底结构；然后蚀刻出有源区结构，并在有源区结构上依次进行淀积、选择性蚀刻和氧化，实现氧化物在水平方向上闭合；接下来去除第一假栅结构，并为去除第一假栅结构的有源区结构构建浅槽隔离；再进行选择性蚀刻，去除部分源区，并淀积第二假栅结构，通过填充形成栅结构；最后根据有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物；并向源端和漏端开孔内填充接触孔金属，形成金属互连线。由此，通过外延叠层、选择性蚀刻及氧化的方式，形成了一种三维堆叠半导体器件，从而减小了半导体器件的互连电阻以及RC延迟。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种三维堆叠半导体器件的制作方法，其特征在于，所述方法包括：
提供衬底结构；所述衬底结构包括：在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构；
蚀刻所述衬底结构，得到有源区结构；
为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构；
选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内；
氧化选择性蚀刻后的所述有源区结构，使氧化物将蚀刻掉的所述第一叠层材料层进行填充，实现所述氧化物在水平方向上闭合；
去除所述第一假栅结构；
为去除所述第一假栅结构的所述有源区结构构建浅槽隔离；
选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层；
为所述有源区结构淀积第二假栅结构；所述第二假栅结构包括：非晶硅层、栅氧层和硬掩膜层；
为所述第二假栅结构填充层间介质，形成栅结构；
根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物；
向所述源端和漏端开孔内填充接触孔金属，形成金属互连线。
2.根据权利要求1所述的方法，其特征在于，所述在衬底层上外延第一叠层材料层和第二叠层材料层的叠层结构，包括：
将第一叠层材料层和第二叠层材料层交替外延至衬底层上，使所述衬底层上外延有两层所述第一叠层材料层和两层所述第二叠层材料层；
所述第一叠层材料层和所述第二叠层材料层的厚度介于第一设定区间；
所述衬底层的厚度介于第二设定区间；
所述第二设定区间大于所述第一设定区间。
3.根据权利要求1所述的方法，其特征在于，所述蚀刻所述衬底结构，得到有源区结构之前，还包括：
根据所述衬底结构定义有源区结构；
为所述有源区结构提供蚀刻保护层。
4.根据权利要求1所述的方法，其特征在于，所述蚀刻所述衬底结构，得到有源区结构，包括：
利用光刻胶保护有源区结构；
蚀刻所述衬底结构；
当所述衬底层被蚀刻掉的厚度介于第三设定区间时，停止蚀刻，得到所述有源区结构。
5.根据权利要求4所述的方法，其特征在于，所述为所述有源区结构淀积第三叠层材料，使所述有源区结构上形成第一假栅结构之前，还包括：
去除所述光刻胶。
6.根据权利要求1所述的方法，其特征在于，所述选择性蚀刻掉部分所述第一叠层材料层，使所述第一叠层材料层的厚度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内，包括：
利用蚀刻液在水平于所述衬底层的方向上对所述第一叠层材料层进行选择性蚀刻，使选择性蚀刻后的所述第一叠层材料层的宽度与所述第一叠层材料层的宽度的差值处于第一设定阈值范围内。
7.根据权利要求1所述的方法，其特征在于，所述为去除所述第一假栅结构的所述有源区结构构建浅槽隔离，包括：
为去除所述第一假栅结构的所述有源区结构沉积隔离膜层；
浅槽蚀刻所述隔离膜层，使浅槽蚀刻后的所述隔离膜层上表面高度与所述第一叠层材料的下表面高度的差值处于第二设定阈值范围内，形成浅槽隔离。
8.根据权利要求2所述的方法，其特征在于，所述选择性蚀刻掉所述有源区结构顶层的部分源区，使所述有源区结构暴露所述第二叠层材料层，包括：
利用光刻胶保护所述有源区结构的非蚀刻区域；
选择性蚀刻所述有源区结构顶层的部分源区，使下层的所述第二叠层材料层的上表面暴露。
9.根据权利要求1所述的方法，其特征在于，所述为所述第二假栅结构填充层间介质，形成栅结构，包括：
通过化学机械平坦化使所述第二假栅结构的所述非晶硅层露出；
去除所述第二假栅结构中的所述非晶硅层和所述栅氧层；
为所述第二假栅结构填充金属栅层，形成栅结构。
10.根据权利要求1所述的方法，其特征在于，所述根据所述有源区结构，对源端和漏端进行开孔淀积，形成金属-半导体化合物，包括：
根据所述有源区结构，在第一器件结构的第一源极开孔淀积、第二器件结构的第二源极开孔淀积以及所述第一器件结构和所述第二器件结构共用的漏极开孔淀积，形成金属-半导体化合物。
CN202211290485.3A 2022-10-21 2022-10-21 一种三维堆叠半导体器件的制作方法 Active CN115377006B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211290485.3A CN115377006B (zh) 2022-10-21 2022-10-21 一种三维堆叠半导体器件的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211290485.3A CN115377006B (zh) 2022-10-21 2022-10-21 一种三维堆叠半导体器件的制作方法

Publications (2)

Publication Number Publication Date
CN115377006A true CN115377006A (zh) 2022-11-22
CN115377006B CN115377006B (zh) 2023-02-28

Family

ID=84073395

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211290485.3A Active CN115377006B (zh) 2022-10-21 2022-10-21 一种三维堆叠半导体器件的制作方法

Country Status (1)

Country Link
CN (1) CN115377006B (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150279993A1 (en) * 2012-10-26 2015-10-01 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US20160268384A1 (en) * 2014-09-26 2016-09-15 Peking University Method for preparing a nano-scale field-effect transistor
CN106298934A (zh) * 2016-08-11 2017-01-04 北京大学 一种鞘层沟道结构的垂直纳米线器件及其制备方法
US20180006139A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Nanowire fet including nanowire channel spacers
US9881998B1 (en) * 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
CN113013172A (zh) * 2021-03-05 2021-06-22 长江存储科技有限责任公司 一种三维存储器及其制作方法
WO2021120358A1 (zh) * 2019-12-19 2021-06-24 中国科学院微电子研究所 一种半导体器件及其制备方法
CN113471214A (zh) * 2021-05-18 2021-10-01 中国科学院微电子研究所 一种多层绝缘体上硅锗衬底结构及其制备方法和用途
WO2022032488A1 (zh) * 2020-08-11 2022-02-17 华为技术有限公司 场效应晶体管及其制造方法
CN114927422A (zh) * 2022-04-01 2022-08-19 中国科学院微电子研究所 一种半导体器件制备方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150279993A1 (en) * 2012-10-26 2015-10-01 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for manufacturing the same
US20160268384A1 (en) * 2014-09-26 2016-09-15 Peking University Method for preparing a nano-scale field-effect transistor
US20180006139A1 (en) * 2016-06-30 2018-01-04 International Business Machines Corporation Nanowire fet including nanowire channel spacers
CN106298934A (zh) * 2016-08-11 2017-01-04 北京大学 一种鞘层沟道结构的垂直纳米线器件及其制备方法
US9881998B1 (en) * 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
WO2021120358A1 (zh) * 2019-12-19 2021-06-24 中国科学院微电子研究所 一种半导体器件及其制备方法
WO2022032488A1 (zh) * 2020-08-11 2022-02-17 华为技术有限公司 场效应晶体管及其制造方法
CN113013172A (zh) * 2021-03-05 2021-06-22 长江存储科技有限责任公司 一种三维存储器及其制作方法
CN113471214A (zh) * 2021-05-18 2021-10-01 中国科学院微电子研究所 一种多层绝缘体上硅锗衬底结构及其制备方法和用途
CN114927422A (zh) * 2022-04-01 2022-08-19 中国科学院微电子研究所 一种半导体器件制备方法

Also Published As

Publication number Publication date
CN115377006B (zh) 2023-02-28

Similar Documents

Publication Publication Date Title
US7396711B2 (en) Method of fabricating a multi-cornered film
KR100625057B1 (ko) 다중 임계 금속 게이트 ｃｍｏｓ 소자 제조 방법 및 공정
JP4930056B2 (ja) 電界効果型トランジスタ及びその製造方法
US7723191B2 (en) Method of manufacturing semiconductor device having buried gate
KR101444045B1 (ko) 반도체 핀 아래에 매립된 유전체 층을 형성하기 위한 방법
TW200421594A (en) Self-aligned planar double-gate process by amorphization
US5369052A (en) Method of forming dual field oxide isolation
JP3358544B2 (ja) 電界効果型トランジスタの製造方法
US6235585B1 (en) Method for fabricating flash memory device and peripheral area
CN115377006B (zh) 一种三维堆叠半导体器件的制作方法
US6197637B1 (en) Method for fabricating a non-volatile memory cell
JP5012023B2 (ja) 電界効果型トランジスタ及びその製造方法
US6093622A (en) Isolation method of semiconductor device using second pad oxide layer formed through chemical vapor deposition (CVD)
JPH0974189A (ja) 半導体装置の製造方法
JP2003101013A (ja) 半導体装置およびその製造方法および集積回路および半導体システム
WO2023159738A1 (zh) 半导体结构的制作方法、半导体结构及存储器
JPH02117150A (ja) 半導体装置の製造方法
JPS63260163A (ja) 半導体記憶装置の製造方法
JP2006222447A (ja) 半導体装置及びその製造方法
CN116779546A (zh) 半导体结构的制备方法及半导体结构
KR100497672B1 (ko) 자기 배열 에스오아이 더블 게이트 트랜지스터를 이용한디램 및 이의 제조방법
KR100370158B1 (ko) 반도체소자의 듀얼 게이트 형성방법
JP2002343977A (ja) 電界効果型トランジスタ
JPH0521589A (ja) 半導体装置の製造方法
JPH0252859B2 (zh)

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant