CN115332258A - 一种半导体结构及其制作方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一包括第一层间介质层及位于所述第一层间介质层中的第一金属层的半导体层；形成水平方向上间隔的至少一第一导电柱及至少一第二导电柱于第一层间介质层内；形成凹槽于第一层间介质层内使第二导电柱的顶面低于第一导电柱的顶面；基于凹槽形成存储单元于第二导电柱上方；形成第三导电柱于存储单元上方；形成第二金属层于第一导电柱及第三导电柱上方。本发明的制作方法能够避免在不形成存储单元的区域实施两层通孔堆叠的工艺过程，增大套刻对准工艺窗口的同时能够避免一次完成不同深度的通孔刻蚀带来的贯穿风险。本发明还提供一种具有较好的性能稳定性和使用安全性的半导体结构。

Description

一种半导体结构及其制作方法

技术领域

本发明属于集成电路领域，涉及一种半导体结构及其制作方法。

背景技术

随着集成电路朝着高密度和低功耗方向发展，半导体芯片的面积越来越小，因此需要不断提高芯片的集成度，在有限的芯片面积内集成数十亿晶体管及其他电子元件。由于半导体的导电性处于导体和绝缘体之间，需要通过一定的方式实现同一芯片内部各个独立的元器件的连接以形成具有特定功能的电路模块。鉴于集成电路主要依靠平面工艺一层一层制备获得，通常采用多层布线技术，即建立若干层的导电金属线，不同层金属线之间由柱状金属相连，用于提高电路集成度，在不增加电路面积的情况下增加电路功能，提高附加值。

目前，半导体生产后端工序(Back End of Line，BEOL)中集成各类功能单元的器件时，功能区及非功能区的互连需要通过通孔(Via)堆叠来实现。请参阅图1至图4，显示为现有技术中半导体结构的制作方法的上述四个步骤所呈现的结构示意图，常规金属层及金属层间功能元件的互连步骤包括：1)如图1所示，在第一金属层11上的介质层22中形成第一通孔33并填充导电材料；2)如图2所示，在功能区域的第一通孔33表面生成功能元件44并在功能元件44及介质层22的表面生成刻蚀保护层55；3)如图3所示，在氮化硅层55上再沉积一层介质层22并在该介质层22中通过刻蚀形成第二通孔66并填充导电材料；4)如图4所示，在第二通孔66的表面生成第二金属层77。在整个工艺步骤中，非功能区域需经过两次通孔堆叠，在这一过程中会存在光刻对准的工艺问题，此外，刻蚀形成第二通孔时，由于功能区域的刻蚀深度和非功能区域的刻蚀深度不同，在形成第二通孔的过程中可能会刻蚀工艺窗口窄的问题，即一次刻蚀过程完成不同深度的通孔刻蚀会带来穿通风险，破坏功能元件的结构以致影响该芯片的使用性能。

因此，如何提供一种半导体结构及其制作方法，以实现避免非功能区域的两层通孔堆叠的工艺过程，增大套刻对准(Overlay，OVL)工艺窗口并同时能够避免一次完成不同深度的通孔刻蚀带来的贯穿风险，提高产品良率，成为本领域技术人员亟待解决的一个重要技术问题。

应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中非功能区域经过两次通孔堆叠可能会存在光刻对准的工艺问题以及一次完成不同深度的通孔刻蚀带来的贯穿风险导致破坏功能元件的结构并影响该芯片的使用性能的问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制作方法，包括以下步骤：

提供一半导体层，所述半导体层包括第一层间介质层及位于所述第一层间介质层中的第一金属层；

形成至少一第一接触孔及至少一第二接触孔于所述第一层间介质层内，所述第一接触孔与所述第二接触孔在水平方向上间隔设置，所述第一接触孔及所述第二接触孔均自所述第一层间介质层的顶面开口并延伸至所述第一金属层的上表面；

向所述第一接触孔及所述第二接触孔内填充导电材料以得到位于所述第一接触孔中的第一导电柱及位于所述第二接触孔中的第二导电柱；

形成掩膜层于所述第一层间介质层上并图形化以得到贯穿所述掩膜层的开口，所述开口显露所述第二导电柱及至少一部分所述层间介质层；

基于具有所述开口的所述掩膜层刻蚀所述第一层间介质层及所述第二导电柱以得到凹槽，并使所述第二导电柱的顶面低于所述第一导电柱的顶面为预设长度；

形成存储单元于所述第二导电柱上方，所述存储单元与所述第二导电柱电连接；

形成第三导电柱于所述存储单元上方，所述第三导电柱与所述存储单元电连接；

形成第二金属层于所述第一导电柱及所述第三导电柱上方，所述第二金属层与所述第一导电柱及所述第三导电柱电连接。

可选地，所述半导体层还包括位于所述第一层间介质层中的下导电柱及栅极结构，所述下导电柱与所述栅极结构均位于所述第一金属层下方，所述下导电柱的顶部与所述第一金属层电连接。

可选地，所述形成第三导电柱于所述存储单元上方包括以下步骤：

在形成所述存储单元于所述第二导电柱上方之后，形成绝缘保护层，所述绝缘保护层覆盖所述第一层间介质层、所述第一导电柱及所述存储单元的裸露表面；

形成第二层间介质层于所述绝缘保护层，所述第二层间介质层还填充进所述凹槽中；

平坦化所述第二层间介质层以去除所述凹槽外的所述第二层间介质层；

形成第三接触孔，所述第三接触孔依次贯穿所述第二层间介质层及所述绝缘保护层；

向所述第三接触孔内填充导电材料以得到所述第三导电柱。

可选地，形成所述第一导电柱后进行化学机械抛光，所述平坦化所述第二层间介质层以去除所述凹槽外的所述第二层间介质层的方法包括化学机械抛光，形成所述第三导电柱后进行化学机械抛光。

可选地，形成所述第三接触孔时采用的光刻掩膜版与形成所述第二接触孔时采用的光刻掩膜版为同一光刻掩膜版。

可选地，形成所述存储单元的方法包括原子层沉积法。

可选地，所述存储单元包括铁电存储器或相变存储器。

可选地，所述铁电存储器包括上电极、下电极及位于所述上电极及所述下电极之间的铁电材料；所述相变存储器包括上电极、下电极及位于所述上电极及所述下电极之间的相变材料。

可选地，所述导电材料包括Al、Cu、W、Co、Ru及CNT中的至少一种，所述第一金属层的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种，所述第二金属层的的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种。

本发明还提供一种半导体结构，包括：

半导体层，所述半导体层包括第一层间介质层及位于所述第一层间介质层中的第一金属层；

至少一第一导电柱及至少一第二导电柱，位于所述第一层间介质层内并在水平方向上间隔设置，所述第一导电柱及所述第二导电柱的底端均与所述第一金属层的上表面接触，且所述第二导电柱的顶面低于所述第一导电柱的顶面为预设长度；

凹槽，位于所述第一层间介质层中并位于所述第二导电柱上方，所述凹槽的底面宽度大于所述第二导电柱的宽度；

存储单元，位于所述凹槽内并位于所述第二导电柱上方，所述存储单元与所述第二导电柱电连接；

绝缘保护层，覆盖所述凹槽的侧壁、所述凹槽的底面未被所述存储单元遮盖的部分及所述存储单元；

第三导电柱，位于所述存储单元上方并贯穿所述绝缘保护层以与所述存储单元电连接；

第二金属层，位于所述第一导电柱及所述第三导电柱上方，所述第二金属层与所述第一导电柱及所述第三导电柱电连接。

如上所述，本发明的半导体结构的制作方法包括以下步骤：提供一包括第一层间介质层及位于所述第一层间介质层中的第一金属层的半导体层；形成水平方向上间隔的至少一第一导电柱及至少一第二导电柱于第一层间介质层内；形成凹槽于第一层间介质层内使第二导电柱的顶面低于第一导电柱的顶面；基于凹槽形成存储单元于第二导电柱上方；形成第三导电柱于存储单元上方；形成第二金属层于第一导电柱及第三导电柱上方。本发明的制作方法能够实现避免不形成存储单元的区域两层通孔堆叠的工艺过程，增大套刻对准工艺窗口的同时能够避免一次完成不同深度的通孔刻蚀带来的贯穿风险，提高产品良率。此外，本发明还提供一种半导体结构，该半导体结构具有较好的性能稳定性和使用安全性。

附图说明

图1～图4显示为现有技术的半导体结构的制作方法中各步骤所呈现的剖面结构示意图。

图5显示为本发明的半导体结构的制作方法于实施例一中执行步骤S1后得到的剖面结构示意图。

图6显示为本发明的半导体结构的制作方法于实施例一中执行步骤S2后得到的剖面结构示意图。

图7显示为本发明的半导体结构的制作方法于实施例一中执行步骤S3后得到的剖面结构示意图。

图8显示为本发明的半导体结构的制作方法于实施例一中执行步骤S4后得到的剖面结构示意图。

图9显示为本发明的半导体结构的制作方法于实施例一中执行步骤S5后得到的剖面结构示意图。

图10显示为本发明的半导体结构的制作方法于实施例一中执行步骤S6后得到的剖面结构示意图。

图11显示为本发明的半导体结构的制作方法于实施例一中执行步骤S7-1后得到的剖面结构示意图。

图12显示为本发明的半导体结构的制作方法于实施例一中执行步骤S7-2后得到的剖面结构示意图。

图13显示为本发明的半导体结构的制作方法于实施例一中执行步骤S7-3后得到剖面结构示意图。

图14显示为本发明的半导体结构的制作方法于实施例一中执行步骤S7-4后得到的剖面结构示意图。

图15显示为本发明的半导体结构的制作方法于实施例一中执行步骤S7-5后得到的剖面结构示意图。

图16显示为本发明的半导体结构的制作方法于实施例一中执行步骤S8后得到的剖面结构示意图，还显示为本发明的半导体结构于实施例二中的剖面结构示意图。

元件标号说明

11 第一金属层

22 介质层

33 第一通孔

44 功能元件

55 氮化硅层

66 第二通孔

77 第二金属层

1 半导体层

2 第一层间介质层

3 第一金属层

4 下导电柱

5 栅极结构

6 第一接触孔

7 第二接触孔

8 第一导电柱

9 第二导电柱

10 掩膜层

11 开口

12 凹槽

13 存储单元

14 第三导电柱

15 绝缘保护层

16 第二层间介质层

17 第三接触孔

18 第二金属层

S1～S8、S7-1～S7-5 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图5至图16。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种半导体结构的制作方法，请参阅图5至图16，执行步骤S1至S8。,

首先，请参阅图5，执行步骤S1，提供一半导体层1，所述半导体层1包括第一层间介质层2及位于所述第一层间介质层2中的第一金属层3。

作为示例，所述半导体层1还包括位于所述第一层间介质层2中的下导电柱4及栅极结构5，所述下导电柱4与所述栅极结构5均位于所述第一金属层3下方，所述下导电柱4的顶部与所述第一金属层3电连接。

作为示例，所述第一金属层3的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种。

请参阅图6，执行步骤S2，形成至少一第一接触孔6及至少一第二接触孔7于所述第一层间介质层2内，所述第一接触孔6与所述第二接触孔7在水平方向上间隔设置，所述第一接触孔6及所述第二接触孔7均自所述第一层间介质层2的顶面开口11并延伸至所述第一金属层3的上表面

作为示例，通过采用光刻掩膜版和刻蚀的方法形成所述第一接触孔6及第二接触孔7，所述第一接触孔6及第二接触孔7的长度可以根据现有技术中堆叠的两个通孔的长度之和进行合理设计。

请参阅图7，执行步骤S3，向所述第一接触孔6及所述第二接触孔7内填充导电材料以得到位于所述第一接触孔6中的第一导电柱8及位于所述第二接触孔7中的第二导电柱9。

作为示例，填充导电材料的方法包括原子层沉积或化学气相沉积，本实施例中优选为原子层沉积法，所述第一导电柱8及第二导电柱9的作用。

作为示例，得到所述第一导电柱8后进行第一次化学机械抛光，去除非所述第一导电柱8区域沉积的导电材料，使所述第一导电柱8表面平坦化以免后续影响器件的电学性能。

请参阅图8，执行步骤S4，形成掩膜层10于所述第一层间介质层2上并图形化以得到贯穿所述掩膜层10的开口11，所述开口11显露所述第二导电柱9及至少一部分所述层间介质层。

请参阅图9，执行步骤S5，基于具有所述开口11的所述掩膜层10刻蚀所述第一层间介质层2及所述第二导电柱9以得到凹槽12，并使所述第二导电柱9的顶面低于所述第一导电柱8的顶面为预设长度。

作为示例，所述凹槽12的宽度为所述存储单元13的设计宽度的三分之四至二分之三，所述凹槽12的深度也基于所述存储单元13的设计高度合理选择。

请参阅图10，执行步骤S6，形成存储单元13于所述第二导电柱9上方，所述存储单元13与所述第二导电柱9电连接。

作为示例，形成所述存储单元13的方法包括原子层沉积(ALD)法，该方法可以很好地控制所述存储单元13各组成结构层材料的厚度以及平整性，能够有效控制产品的性能稳定性。当然，所述存储单元13的形成方法还可为物理气相沉积、化学气相沉积，可根据实际生产的需要进行合理选择。

作为示例，所述存储单元13的形成方法包括依次沉积所述存储单元13的结构层材料于所述凹槽12中，再基于设计的所述存储单元13的规格尺寸将所述存储单元13区域之外的结构层材料刻蚀去除即可得到所述存储单元13。

作为示例，所述存储单元13包括铁电存储器或相变存储器，所述铁电存储器包括上电极、下电极及位于所述上电极及所述下电极之间的铁电材料，所述相变存储器包括上电极、下电极及位于所述上电极及所述下电极之间的相变材料，所述层出单元13不限于存储单元，还可包括其他功能元件。

请参阅图11至15，执行步骤S7，形成第三导电柱14于所述存储单元13上方，所述第三导电柱14与所述存储单元13电连接。

具体的，如图11所示，先执行步骤S7-1，在形成所述存储单元13于所述第二导电柱9上方之后，形成绝缘保护层15，所述绝缘保护层15覆盖所述第一层间介质层2、所述第一导电柱8及所述存储单元13的裸露表面。

作为示例，所述绝缘保护层15的材料包括氮化硅(SiN)，所述绝缘保护层15一方面对所述功能单元起到保护作用，另一方面可作为后续形成所述第二层间介质层16后化学机械抛光的停止层。

如图12所示，再执行步骤S7-2，形成第二层间介质层16于所述绝缘保护层15，所述第二层间介质层16还填充进所述凹槽12中。

如图13所示，再执行步骤S7-3，平坦化所述第二层间介质层16以去除所述凹槽12外的所述第二层间介质层16。

作为示例，所述平坦化所述第二层间介质层16以去除所述凹槽12外的所述第二层间介质层16的方法包括化学机械抛光，即形成所述第二层间介质层16后进行第二次化学机械抛光，第二次化学机械抛光的作用为形成所述第二层间介质层16后去除表面其他区域多余的介质材料以获得平坦、无划痕和杂质的表面以避免杂质残留和粗糙表面对后期器件性能造成的影响。此外，第二次化学机械抛光时，所述凹槽12之外的区域抛光停止在所述绝缘保护层15的上表面，所述凹槽12区域停止在在与所述第一层间介质层2上表面齐平位置以使后续形成第二金属层18时能够保持平齐一致性。

如图14所示，再执行步骤S7-4，形成第三接触孔17，所述第三接触孔17依次贯穿所述第二层间介质层16及所述绝缘保护层15。

作为示例，形成所述第三接触孔17时采用的光刻掩膜版与形成所述第一接触孔6时采用的光刻掩膜版为同一光刻掩膜版，本实施例中，优选的，所述第三接触孔17与所述第二接触孔7对准，从而可缩小半导体内组件尺寸，从而缩小芯片的尺寸。

如图15所示，再执行步骤S7-5，向所述第三接触孔17内填充导电材料以得到所述第三导电柱14。

作为示例，形成所述第三导电柱14后进行第三次化学机械抛光，第三次化学机械抛光的作用是去除所述第三导电柱14区域之外沉积的导电材料避免其对器件后续性能造成的影响，并去除所述第一导电柱8、所述第一层间介质层2及所述第二层间介质层16表面的所述绝缘保护层15以使后续形成第二金属层18时能够与所述第一导电柱8及所述第三导电柱14实现电连接。

请参阅图16，执行步骤S8，形成第二金属层18于所述第一导电柱8及所述第三导电柱14上方，所述第二金属层18与所述第一导电柱8及所述第三导电柱14电连接。

作为示例，所述第二金属层18的的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种。

本发明的制作方法能够实现避免不形成存储单元的区域两层通孔堆叠的工艺过程，增大套刻对准工艺窗口的同时能够避免一次完成不同深度的通孔刻蚀带来的贯穿风险，提高产品良率。

实施例二

本实施例提供一种半导体结构，请参阅图16，显示为该半导体结构的结构示意图，包括：半导体层1、第一导电柱8、第二导电柱9、凹槽12、存储单元13、绝缘保护层15、第三导电柱14以及第二金属层18，其中所述半导体层1包括第一层间介质层2及位于所述第一层间介质层2中的第一金属层3；所述第一导电柱8及所述第二导电柱9均包括至少一个，所述第一导电柱8及所述第二导电柱9均位于所述第一层间介质层2内并在水平方向上间隔设置，所述第一导电柱8及所述第二导电柱9的底端均与所述第一金属层3的上表面接触，且所述第二导电柱9的顶面低于所述第一导电柱8的顶面为预设长度；所述凹槽12位于所述第一层间介质层2中并位于所述第二导电柱9上方，所述凹槽12的底面宽度大于所述第二导电柱9的宽度；所述存储单元13位于所述凹槽12内并位于所述第二导电柱9上方，所述存储单元13与所述第二导电柱9电连接；所述绝缘保护层15覆盖所述凹槽12的侧壁、所述凹槽12的底面未被所述存储单元13遮盖的部分及所述存储单元13；所述第三导电柱14位于所述存储单元13上方并贯穿所述绝缘保护层15以与所述存储单元13电连接；所述第二金属层18位于所述第一导电柱8及所述第三导电柱14上方，所述第二金属层18与所述第一导电柱8及所述第三导电柱14电连接。

作为示例，所述半导体层1还包括位于所述第一层间介质层2中的下导电柱4及栅极结构5，所述下导电柱4与所述栅极结构5均位于所述第一金属层3下方，所述下导电柱4的顶部与所述第一金属层3电连接。

具体的，在该半导体结构中，所述第一金属层3及所述第二金属层18的作用为实现具有该半导体结构的器件的横向电连接，所述第一导电柱8、所述第二导电柱9及所述第三导电柱14的作用为实现纵向电路连接；所述第一层间介质层2及所述第二介质层间层均是起绝缘作用以实现器件中电路的电隔离；所述存储单元13赋予器件以特定的功能要求；所述绝缘保护层15可实现对所述存储单元13的保护。

本实施例的半导体结构相对于现有技术通过两次通孔堆叠技术形成的相似作用及功能的半导体结构而言，具有较好的性能稳定性和使用安全性。

综上所述，本发明的半导体结构的制作方法包括以下步骤：提供一包括第一层间介质层及位于所述第一层间介质层中的第一金属层的半导体层；形成水平方向上间隔的至少一第一导电柱及至少一第二导电柱于第一层间介质层内；形成凹槽于第一层间介质层内使第二导电柱的顶面低于第一导电柱的顶面；基于凹槽形成存储单元于第二导电柱上方；形成第三导电柱于存储单元上方；形成第二金属层于第一导电柱及第三导电柱上方。本发明的制作方法能够实现避免不形成存储单元的区域两层通孔堆叠的工艺过程，增大套刻对准工艺窗口的同时能够避免一次完成不同深度的通孔刻蚀带来的贯穿风险，提高产品良率。此外，本发明还提供一种半导体结构，该半导体结构具有较好的性能稳定性和使用安全性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括以下步骤：

提供一半导体层，所述半导体层包括第一层间介质层及位于所述第一层间介质层中的第一金属层；

形成至少一第一接触孔及至少一第二接触孔于所述第一层间介质层内，所述第一接触孔与所述第二接触孔在水平方向上间隔设置，所述第一接触孔及所述第二接触孔均自所述第一层间介质层的顶面开口并延伸至所述第一金属层的上表面；

向所述第一接触孔及所述第二接触孔内填充导电材料以得到位于所述第一接触孔中的第一导电柱及位于所述第二接触孔中的第二导电柱；

形成掩膜层于所述第一层间介质层上并图形化以得到贯穿所述掩膜层的开口，所述开口显露所述第二导电柱及至少一部分所述层间介质层；

基于具有所述开口的所述掩膜层刻蚀所述第一层间介质层及所述第二导电柱以得到凹槽，并使所述第二导电柱的顶面低于所述第一导电柱的顶面为预设长度；

形成存储单元于所述第二导电柱上方，所述存储单元与所述第二导电柱电连接；

形成第三导电柱于所述存储单元上方，所述第三导电柱与所述存储单元电连接；

形成第二金属层于所述第一导电柱及所述第三导电柱上方，所述第二金属层与所述第一导电柱及所述第三导电柱电连接。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述半导体层还包括位于所述第一层间介质层中的下导电柱及栅极结构，所述下导电柱与所述栅极结构均位于所述第一金属层下方，所述下导电柱的顶部与所述第一金属层电连接。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述形成第三导电柱于所述存储单元上方包括以下步骤：

在形成所述存储单元于所述第二导电柱上方之后，形成绝缘保护层，所述绝缘保护层覆盖所述第一层间介质层、所述第一导电柱及所述存储单元的裸露表面；

形成第二层间介质层于所述绝缘保护层，所述第二层间介质层还填充进所述凹槽中；

平坦化所述第二层间介质层以去除所述凹槽外的所述第二层间介质层；

形成第三接触孔，所述第三接触孔依次贯穿所述第二层间介质层及所述绝缘保护层；

向所述第三接触孔内填充导电材料以得到所述第三导电柱。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于：形成所述第一导电柱后进行化学机械抛光，所述平坦化所述第二层间介质层以去除所述凹槽外的所述第二层间介质层的方法包括化学机械抛光，形成所述第三导电柱后进行化学机械抛光。

5.根据权利要求3所述的半导体结构的制作方法，其特征在于：形成所述第三接触孔时采用的光刻掩膜版与形成所述第二接触孔时采用的光刻掩膜版为同一光刻掩膜版。

6.根据权利要求1所述的半导体结构的制作方法，其特征在于：形成所述存储单元的方法包括原子层沉积法。

7.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述存储单元包括铁电存储器或相变存储器。

8.根据权利要求6所述的半导体结构的制作方法，其特征在于：所述铁电存储器包括上电极、下电极及位于所述上电极及所述下电极之间的铁电材料；所述相变存储器包括上电极、下电极及位于所述上电极及所述下电极之间的相变材料。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述导电材料包括Al、Cu、W、Co、Ru及CNT中的至少一种，所述第一金属层的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种，所述第二金属层的的材料包括Al、Cu、W、Co、Ru及CNT中的至少一种。

10.一种半导体结构，其特征在于，包括：

半导体层，所述半导体层包括第一层间介质层及位于所述第一层间介质层中的第一金属层；

至少一第一导电柱及至少一第二导电柱，位于所述第一层间介质层内并在水平方向上间隔设置，所述第一导电柱及所述第二导电柱的底端均与所述第一金属层的上表面接触，且所述第二导电柱的顶面低于所述第一导电柱的顶面为预设长度；

凹槽，位于所述第一层间介质层中并位于所述第二导电柱上方，所述凹槽的底面宽度大于所述第二导电柱的宽度；

存储单元，位于所述凹槽内并位于所述第二导电柱上方，所述存储单元与所述第二导电柱电连接；

绝缘保护层，覆盖所述凹槽的侧壁、所述凹槽的底面未被所述存储单元遮盖的部分及所述存储单元；

第三导电柱，位于所述存储单元上方并贯穿所述绝缘保护层以与所述存储单元电连接；

第二金属层，位于所述第一导电柱及所述第三导电柱上方，所述第二金属层与所述第一导电柱及所述第三导电柱电连接。

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