CN115274941A - 一种外延片制备方法、外延片及led芯片 - Google Patents
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Abstract
本发明提供一种外延片制备方法、外延片以及LED芯片，该制备方法包括提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底；在所述薄膜顶层上外延生长氮化物功能层以形成初始外延片；将所述初始外延片置于配置好的腐蚀溶液中，以对所述复合衬底中的所述可腐蚀牺牲层进行腐蚀，进而得到外延片。本发明解决了现有技术中在外延片生长完成后对衬底进行减薄工艺时影响产品良率的问题。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种外延片制备方法、外延片及LED芯片。
背景技术
LED芯片是一种能发光的半导体电子元件，具有体积小、亮度高、能耗小等特点，被广泛应用于照明等领域。而LED芯片由LED外延片裂片得到，因此，LED外延片的性能决定着LED芯片的性能。
随着应用领域的扩展，对LED芯片的要求也越来越多，高亮度的芯片是一直的追求目标，因此提升LED芯片的亮度也成为目前最为重要的技术要点。
目前，LED外延片生长完毕至芯片进行生产制程，需要对外延片的衬底进行减薄工艺，通过芯片粗磨和精磨制作工艺将LED外延片的衬底减薄至接近目标厚度，其一，是便于更好的进行封装，其二衬底减薄可有效降低多量子阱中发出的光被衬底所吸收，提高出光效率，然而，在研磨的过程中易对外延片晶片造成划伤而导致晶片裂片，影响产品良率。
发明内容
基于此，本发明的目的是提供一种外延片制备方法、外延片及LED芯片，旨在解决现有技术中在外延片生长完成后对衬底进行减薄工艺时影响产品良率的问题。
本发明实施例是这样实现的：
一种外延片制备方法，所述方法包括：
提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底；
在所述薄膜顶层上外延生长氮化物功能层以形成初始外延片；
将所述初始外延片置于配置好的腐蚀溶液中，以对所述复合衬底中的所述可腐蚀牺牲层进行腐蚀，进而得到外延片。
另外，根据本发明提出的外延片制备方法，还可以具有如下的附加技术特征：
进一步的，所述腐蚀溶液为氢氟酸溶液以及硝酸溶液中的任意一种，其中，所述腐蚀溶液的PH值为2～6。
进一步的，所述可腐蚀牺牲层为氧化锌层以及二氧化硅层中的任意一种。
进一步的，所述薄膜顶层的材质采用蓝宝石、碳化硅、硅中的任意一种。
进一步的，所述衬底主体的厚度大于所述薄膜顶层的厚度。
进一步的，所述衬底主体的厚度为400-600um，所述薄膜顶层的厚度为50-200um。
进一步的，所述提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底的步骤包括：
提供一衬底主体；
采用PVD磁控溅射机台，对所述衬底主体进行溅射以在所述衬底主体上沉积可腐蚀牺牲层；
使用键合机将薄膜顶层底部表面预键合至所述可腐蚀牺牲层远离所述衬底主体一侧表面，得到预键合复合衬底，并将所述预键合的复合衬底进行高温键合以得到复合衬底；
其中，磁控溅射采用直流电，溅射功率为800～4000W，溅射气压可为0.2～1pa，高温键合温度为900-1200℃。
进一步的，所述氮化物功能层包括缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层。
本发明的另一个目的在于提供一种外延片，所述外延片通过上述的外延片制备方法制备得到，所述外延片包括：
复合衬底；
依次层叠在所述复合衬底上的缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层；
其中，所述复合衬底包括依次层叠设置的衬底主体、可腐蚀牺牲层以及薄膜顶层，所述缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层依次层叠在所述薄膜顶层上。
本发明的另一个目的在于提供一种LED芯片，包括上述的外延片。
与现有技术相比：通过在衬底主体上沉积可腐蚀牺牲层并在可腐蚀牺牲层层上键合薄膜顶层以形成复合衬底，并通过复合衬底进行后续的外延层生长，在外延层生长完成后，通过腐蚀溶液对外延片中的可腐蚀牺牲层进行腐蚀，从而分离出已沉积着外延层的薄膜顶层，即此为芯片端所需的外延片，整个过程中不需要通过研磨减薄工序对外延片进行减薄，避免了研磨减薄过程对晶片造成划伤，裂片而导致产品良率降低的问题，另一方面，当衬底主体为不可腐蚀衬底主体时，所剥离的衬底主体可进行循环利用，降低成本。
附图说明
图1为本发明第一实施例当中的外延片制备方法的流程图。
图2为本发明第二实施例当中的外延片的结构示意图。
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
实施例一
请参阅图1，所示为本发明第一实施例当中提出的外延片制备方法，该制备方法包括步骤S10～S12。
步骤S10，提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底。
具体的，在本实施例当中，衬底主体可以为可被腐蚀的衬底主体，也可以为不可被腐蚀的衬底主体，其中，当衬底主体为可被腐蚀的衬底主体时，衬底主体的材质包括但不限于氧化锌、二氧化硅，当衬底主体为不可被腐蚀的衬底主体时，衬底主体的材质包括但不限于蓝宝石、碳化硅以及硅；可腐蚀牺牲层为氧化锌层以及二氧化硅层中的任意一种，例如，氧化锌层；薄膜顶层的材质采用蓝宝石、碳化硅、硅中的任意一种，例如，蓝宝石。
更具体的，衬底主体的厚度大于薄膜顶层的厚度，在具体实施时，衬底主体的厚度设置相对偏厚而薄膜顶层的厚度设置相对偏薄，其目的在于，在外延片生长完毕后，薄膜顶层和生长在其上的外延层是一起被芯片端加工并随后进行封装，其中，外延层中的多量子阱发出的光一部分会射向薄膜顶层，从而被薄膜顶层吸收掉部分光线，降低出射光的效率，为降低衬底对多量子阱发出的光的吸收效率，提高光线的出射效率，薄膜顶层需要做到偏薄，但过薄的薄膜顶层在键合至沉积了可腐蚀牺牲层的衬底主体上时容易开裂，且其强度也不足以支撑外延层在芯片端的加工工序；而偏厚的衬底主体在外延层生长过程中，受到热应力作用发生的翘曲变化更小，越厚的衬底在热应力作用下相对越平整，进而使得生长在其上的外延层翘曲变化更小，生长的外延片更加均匀，生长的外延层晶体质量也更好，若衬底偏薄，热应力下衬底翘曲会发生严重变化，导致生长的外延层晶体质量恶化、甚至出现开裂的问题，因此为保证复合衬底整体厚度，将衬底主体这部分做到相对偏厚，以此来提升复合衬底的整体厚度。在本实施例具体实施时，衬底主体的厚度为400-600um，薄膜顶层的厚度为50-200um。
示例而非限定，在本实施例当中，所述提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底的步骤包括：
提供一衬底主体；
采用PVD磁控溅射机台，对所述衬底主体进行溅射以在所述衬底主体上沉积可腐蚀牺牲层；
使用键合机将薄膜顶层底部表面预键合至所述可腐蚀牺牲层远离所述衬底主体一侧表面，得到预键合复合衬底，并将所述预键合的复合衬底进行高温键合以得到复合衬底；
其中，磁控溅射采用直流电，溅射功率为800～4000W，溅射气压可为0.2～1pa，高温键合温度为900-1200℃。
具体的，可通过物理气相沉积或化学气相沉积等方式制备可腐蚀牺牲层，在本实施例当中，采用物理气相沉积的方式制备可腐蚀牺牲层，例如利用PVD磁控溅射机台在直流电、功率为800～4000W以及腔内溅射气压为0.2～1pa的条件下在衬底主体上沉积可腐蚀牺牲层，例如，当可腐蚀牺牲层为氧化锌层时，在溅射功率为2500w、腔内溅射气压为0.4pa时，锌靶材作为可腐蚀氧化锌层中的锌源，氧气作为可腐蚀氧化锌中的氧源，溅射厚度为0.2-10um的可腐蚀氧化锌层，高温键合温度为900-1200℃，例如，900、1000以及1200℃。
步骤S11，在所述薄膜顶层上外延生长氮化物功能层以形成初始外延片。
其中，氮化物功能层包括缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层。
示例性的，缓冲层可选AlN缓冲层、GaN缓冲层、或AlGaN缓冲层中的任意一种或其组合，在本实施例中，缓冲层为GaN缓冲层，其具体沉积工艺为，将反应室的温度控制在800℃，压力控制在200torr，通入流量为45slm的NH3作为N(氮)源，通入流量为35sccm的TMGa作为Ga(镓)源，控制所沉积的GaN缓冲层厚度为12nm。
示例性的，三维成核层为GaN层，其具体沉积工艺为：将反应室温度升高至1080℃，压力控制在250torr，通入流量为50slm的NH3作为N(氮)源，通入流量为450sccm的TMGa作为Ga(镓)源，使得生长出GaN三维成核层，并控制所沉积的GaN三维成核层厚度为560nm。
示例性的，二维恢复层为GaN层，其具体沉积工艺为，将反应室温度升高至1130℃，压力控制在200torr，通入流量为60slm的NH3作为N(氮)源，通入流量为600sccm的TMGa作为Ga(镓)源，使得生长出GaN二维恢复层，并控制所沉积的GaN二维恢复层厚度为750nm。
示例性的，将反应室温度升高至1135℃，压力控制在200torr，通入流量为60slm的NH3作为N(氮)源，通入流量为620sccm的TMGa作为Ga(镓)源，使得生长出未掺杂的GaN层，并控制所沉积的未掺杂的GaN层厚度为1.3um。
示例性的，将反应室温度降低至1080℃，压力控制在200torr，通入流量为50slm的NH3做为N(氮)源，通入流量为420sccm的TMGa作为Ga(镓)源，通入流量为100-300sccm的SiH4作为N型掺杂剂，同时Si(硅)的掺杂浓度为4.8×E18atoms/cm3，使得生长出掺Si的N型GaN层，并控制所沉积的N型GaN层厚度为2.2um。
示例性的，多量子阱层为周期性的交替生长的结构，在本实施例中，量子垒层和量子阱层交替生长的周期x取值范围为：8≤x≤12。作为本发明的一个示例，其x可以为10，也即是说，其多量子阱层由量子阱层和量子垒层交替生长10次得到，进一步的，生长量子阱层的反应室生长温度为790℃，压力为200torr，其中N(氮)源可为NH3，流量可为55slm，Ga(镓)源可为TEGa，流量可为400sccm，In(铟)源可为TMIn，流量可为1800sccm，控制生长出InGaN量子阱层为3.5nm。更进一步的，生长量子垒层的反应室温度为890℃，压力为200torr，通入流量为50slm的NH3作为N(氮)源，通入流量为750sccm的TEGa作为Ga(镓)源，控制控制所沉积的GaN量子垒层厚度为10.5nm。
示例性的，在反应室温度为970℃，压力为100torr，生长厚度为22nm的AlInGaN电子阻挡层。
示例性的，在反应室温度为980℃，压力为200torr，生长厚度为12nm的P型非掺杂GaN层。
示例性的，具体的，反应室温度为980℃，压力为200torr，生长厚度为5nm的掺Mg的GaN层以沉积P型Mg掺杂GaN层，其中Mg的掺杂浓度为1.8×E19atoms/cm3。
示例性的，在反应室温度为850℃，压力为200torr，生长厚度为4.5nm的重掺Mg的GaN层以形成P型接触层，其中Mg的掺杂浓度为5.9×E20atoms/cm3。
步骤S12，将所述初始外延片置于配置好的腐蚀溶液中，以对所述复合衬底中的所述可腐蚀牺牲层进行腐蚀，进而得到外延片。
其中，在本实施例当中，腐蚀溶液为氢氟酸溶液以及硝酸溶液中的任意一种，可以理解的，合理PH范围内的腐蚀溶液的可以保证可以腐蚀掉“可腐蚀牺牲层”的前提下不会对薄膜顶层造成腐蚀，在本实施例当中，腐蚀溶液的PH值为2～6。
实施例二
请参阅图2，所示为本实施例二当中提出的外延片，该外延片由上述实施例一当中的外延片制备方法制备得到，该外延片包括：
复合衬底1；
依次层叠在所述复合衬底1上的缓冲层2、三维成核层3、二维恢复层4、未掺杂的GaN层5、N型GaN层6、多量子阱层7、P型电子阻挡层8、P型非掺杂GaN层9、P型掺杂GaN层10以及P型接触层11；
其中，所述复合衬底1包括依次层叠设置的衬底主体110、可腐蚀牺牲层111以及薄膜顶层112，所述缓冲层2、三维成核层3、二维恢复层4、未掺杂的GaN层5、N型GaN层6、多量子阱层7、P型电子阻挡8层、P型非掺杂GaN层9、P型掺杂GaN层10以及P型接触层11依次层叠在所述薄膜顶层112上。
示例性的，衬底主体110为氧化锌、二氧化硅、蓝宝石、碳化硅以及硅中的任意一种，可腐蚀牺牲层111为氧化锌层以及二氧化硅层中的任意一种，薄膜顶层112的材质采用蓝宝石、碳化硅、硅中的任意一种，缓冲层2为GaN缓冲层，三维成核层3与二维恢复层4均为GaN层，多量子阱层7为GaN/InGaN的周期性交替生长结构，P型电子阻挡层8为AlInGaN层，P型接触层11为重掺Mg的GaN层。
实施例三
本实施例提出一种LED芯片，该LED芯片包括上述实施例二中的外延片，所示外延片由上述实施例一的制备方法制备得到。
综上，本发明上述实施例中提出的外延片制备方法以及外延片，通过在衬底主体上沉积可腐蚀牺牲层并在可腐蚀牺牲层层上键合薄膜顶层以形成复合衬底，并通过复合衬底进行外延片的后续外延生长，在外延片生长完成后，通过腐蚀溶液对外延片中的可腐蚀牺牲层进行腐蚀，从而分离出已沉积着外延层的薄膜顶层，即此为芯片端所需的外延片，整个过程中不需要通过研磨减薄工序对外延片进行减薄，避免了研磨减薄过程对晶片造成划伤，裂片而导致产品良率降低的问题，另一方面，当衬底主体为不可腐蚀衬底主体时，所剥离的衬底主体可进行循环利用，降低成本。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种外延片制备方法，其特征在于，所述方法包括：
提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底；
在所述薄膜顶层上外延生长氮化物功能层以形成初始外延片；
将所述初始外延片置于配置好的腐蚀溶液中，以对所述复合衬底中的所述可腐蚀牺牲层进行腐蚀，进而得到外延片。
2.根据权利要求1所述的外延片制备方法，其特征在于，所述腐蚀溶液为氢氟酸溶液以及硝酸溶液中的任意一种，其中，所述腐蚀溶液的PH值为2～6。
3.根据权利要求1所述的外延片制备方法，其特征在于，所述可腐蚀牺牲层为氧化锌层以及二氧化硅层中的任意一种。
4.根据权利要求1所述的外延片制备方法，其特征在于，所述薄膜顶层的材质采用蓝宝石、碳化硅、硅中的任意一种。
5.根据权利要求1所述的外延片制备方法，其特征在于，所述衬底主体的厚度大于所述薄膜顶层的厚度。
6.根据权利要求5所述的外延片制备方法，其特征在于，所述衬底主体的厚度为400-600um，所述薄膜顶层的厚度为50-200um。
7.根据权利要求1至6中任一项所述的外延片制备方法，其特征在于，所述提供一衬底主体，在所述衬底主体上沉积可腐蚀牺牲层，并在所述可腐蚀牺牲层远离所述衬底主体一侧键合薄膜顶层以形成复合衬底的步骤包括：
提供一衬底主体；
采用PVD磁控溅射机台，对所述衬底主体进行溅射以在所述衬底主体上沉积可腐蚀牺牲层；
使用键合机将薄膜顶层底部表面预键合至所述可腐蚀牺牲层远离所述衬底主体一侧表面，得到预键合复合衬底，并将所述预键合的复合衬底进行高温键合以得到复合衬底；
其中，磁控溅射采用直流电，溅射功率为800～4000W，溅射气压可为0.2～1pa，高温键合温度为900-1200℃。
8.根据权利要求7所述的外延片制备方法，其特征在于，所述氮化物功能层包括缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层。
9.一种外延片，其特征在于，所述外延片由权利要求1至8中任一项所述的外延片制备方法制备得到，所述外延片包括：
复合衬底；
依次层叠在所述复合衬底上的缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层；
其中，所述复合衬底包括依次层叠设置的衬底主体、可腐蚀牺牲层以及薄膜顶层，所述缓冲层、三维成核层、二维恢复层、未掺杂的GaN层、N型GaN层、多量子阱层、P型电子阻挡层、P型非掺杂GaN层、P型掺杂GaN层以及P型接触层依次层叠在所述薄膜顶层上。
10.一种LED芯片，其特征在于，包括权利要求9中所述的外延片。
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Cited By (1)
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|---|---|---|---|---|
| CN116799113A (zh) * | 2023-08-23 | 2023-09-22 | 江西兆驰半导体有限公司 | 一种衬底制备方法及衬底、外延片、led芯片 |
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