CN115274422A - 半导体器件的制造方法及半导体器件 - Google Patents

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Abstract

本申请公开了一种半导体器件的制造方法及半导体器件，该半导体器件的制造方法包括:提供一基底；形成覆盖于基底上的热氧化层；在热氧化层的预设区域上形成具有预设图案的光阻层；以光阻层为掩膜对热氧化层进行蚀刻，从而得到与基底的接触面为平面的场板。本方案可以提高半导体器件的性能。

Description

半导体器件的制造方法及半导体器件
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件的制造方法及半导体器件。
背景技术
BCD（Bipolar-CMOS-DMOS）工艺把双极（Bipolar）器件、互补金属氧化物半导体（Complementary Metal OxideSemiconductor，CMOS）器件和双扩散金属-氧化物半导体（Double-diffusion Metal Oxide Semiconductor，DMOS）器件同时制作在同一芯片上，它综合了双极器件高跨导、强负载驱动能力和CMOS集成度高、低功耗的优点，使其互相取长补短，发挥各自的优点。其中，DMOS器件是BCD电路中的核心所在，为了更好的与集成电路（Integrated Circuit，IC）成熟制程进行工艺集成，一般采用横向DMOS，即LDMOS（LateralDouble-diffusion Metal Oxide Semiconductor）。其中，场板是LDMOS的核心所在。为了达到LDMOS耐压的要求，需要采用热氧化层作为场板。
然而，通过现有技术得到的场板与衬底之间的接触面不平整，导致LDMOS的导通电阻增大，从而降低了LDMOS的性能。
发明内容
本申请提供了一种半导体器件的制造方法及半导体器件，可以提高半导体器件的性能。
本申请提供了一种半导体器件的制造方法，包括：
提供一基底；
形成覆盖于所述基底上的热氧化层；
在所述热氧化层的预设区域上形成具有预设图案的光阻层；
以所述光阻层为掩膜对所述热氧化层进行蚀刻，从而得到与所述基底的接触面为平面的场板。
在本申请提供的半导体的制造方法中，所述以所述光阻层为掩膜对所述热氧化层进行蚀刻，从而得到与所述基底的接触面为平面的场板，包括：
以所述光阻层为掩膜对所述热氧化层进行第一蚀刻；
去除所述光阻层，并对第一蚀刻后的所述热氧化层进行第二蚀刻，以得到与所述基底的接触面为平面的场板。
在本申请提供的半导体的制造方法中，所述以所述光阻层为掩膜对所述热氧化层进行第一蚀刻，包括：
以所述光阻层为掩膜，并采用四氟化碳作为蚀刻气体对所述热氧化层进行干法蚀刻工艺。
在本申请提供的半导体的制造方法中，对第一蚀刻后的所述热氧化层进行第二蚀刻，包括：
采用氢氟酸作为蚀刻液对第一蚀刻后的所述热氧化层进行湿法蚀刻工艺。
在本申请提供的半导体的制造方法中，第一蚀刻后的所述热氧化层非预设区域的厚度为100Å~500Å，第一蚀刻后的所述热氧化层的侧壁与所述基底之间的夹角为45°~75°。
在本申请提供的半导体的制造方法中，所述场板非预设区域的厚度为0，所述场板的侧壁与所述基底之间的夹角为40°~70°。
在本申请提供的半导体的制造方法中，所述光阻层的材料为I-line类型的正光阻。
在本申请提供的半导体的制造方法中，所述光阻层的厚度为500Å~20000Å。
在本申请提供的半导体的制造方法中，所述光阻层的关键尺寸为0.3um~1.2um。
本申请提供了一种半导体器件，所述半导体器件采用上述的半导体器件的制造方法制成，所述半导体器件包括：
基底；
场板，所述场板设置于所述基底上，所述场板与所述基底的接触面为平面。
综上，本申请提供的半导体器件的制造方法包括提供一基底；形成覆盖于基底上的热氧化层；在热氧化层的预设区域上形成具有预设图案的光阻层；以所述光阻层为掩膜对所述热氧化层进行蚀刻，从而得到与所述基底的接触面为平面的场板。通过本方案可以得到与基底的接触面为平面的场板，从而避免出现由于场板与基底的接触面不平整，从而导致半导体器件的导通电阻增大的情况。也即，本方案可以降低半导体器件的导通电阻，从而增加半导体器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的半导体器件的制造方法的流程示意图。
图2-图6是本申请提供的半导体器件的中间件的结构示意图。
图7是本申请提供的半导体器件的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。
以下对本申请涉及的实施例进行具体描述，需要说明的是，在本申请中对实施例的描述顺序不作为对实施例优先顺序的限定。
以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
场板是LDMOS的核心所在。为了达到LDMOS耐压的要求，需要采用热氧化层作为场板。目前，场板的形成方式一般是通过两次热氧化工艺生成垫氧化层和垫氮化硅层作为衬垫，然后通过光刻定义出场板的生长区域和形状，之后通过热生长得到场板，最后再去除垫氧化层和垫氮化硅层。
然而，通过上述方式形成的场板与栅极、衬底之间会形成“鸟嘴”，多个方向的电场线会集中到“鸟嘴”区域，使得该区域的电场强度较强，容易发生击穿。因此，由于“鸟嘴”的存在，使得LDMOS的击穿电压较低。
并且，由于场板与基底的接触面不平整，会导致LDMOS的导通电阻增大，从而降低了LDMOS的性能。
还有，在去除垫氧化层和垫氮化硅层的过程中，存在由于垫氧化层和垫氮化硅层去除不完全的情况，容易受到白带效应（Kooi effect）的影响，容易导致LDMOS存在缺陷，影响LDMOS的性能。
基于此，本申请提供了一种半导体器件的制造方法，请参阅图1，图1是本申请提供的半导体器件的制造方法的流程示意图。该半导体器件的制造方法的具体流程可以如下：
101、提供一基底10。
在一些实施例中，该基底10可以为半导体衬底。在另一实施例中，该基底10可以包括半导体衬底、埋层和外延层。其中，埋层和外延层依次层叠设置于半导体衬底上。可以理解的是，当该基底10为半导体衬底时，有源区设置于该半导体衬底内。当该基底10包括半导体衬底、埋层和外延层时，有源区设置于该外延层内。
在具体实施过程中，埋层可以通过对半导体衬底的上表层进行第一导电类型的离子注入而形成。比如，可以对半导体衬底的上表层进行Sb离子注入以得到埋层。外延层的形成方法有多种，比如，物理气相沉积、化学气相沉积或者其他适合的方法。
其中，半导体衬底的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底还可以是锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底，例如，可以在单晶硅中注入P原子形成N型导电的半导体衬底，也可以在单晶硅中注入B原子形成P型导电的半导体衬底。
102、形成覆盖于基底10上的热氧化层20。
具体的，可以采用热氧化工艺在基底10上形成覆盖基底10的热氧化层20，如图2所示。
在本申请实施例中，该热氧化层20的厚度为1000Å~1500Å。该热氧化层20的生长温度为850℃~1200℃。该热氧化工艺在氧气和氢气的混合气体氛围下进行。其中，氧气和氢气的体积比为1:3~4:1。
需要说明的是，热氧化可以是干氧氧化(氧气氧化）或者湿氧氧化（水汽氧化）。在本实施例中，采用炉管工艺进行热氧化工艺。
其中，炉管为半导体制程中广泛应用的热处理设备。可以应用于扩散工艺（diffusion）、阱区驱入工艺（drive-in）、氧化工艺（oxidation）、沉积工艺（deposition）和烧结生产工艺（sintering）等制程。炉管可以分为水平式和垂直式两种，在本实施例中，不对其进行限制。
在将基底10置入炉管之前，该基底10的表面会具有自然氧化层、表面颗粒、金属离子等。若直接将该基底10置入炉管进行氧化，该基底10的表面会形成多种氧化物，导致热氧化层20不纯净。并且，基底10的表面具有颗粒，容易导致热氧化层20的表面不平整，出现氧化层缺陷或缺失的情况，严重影响热氧化层20的可靠性。
为了解决以上问题，在将基底10置入炉管之前，可以采用湿法清洗工艺对该基底10进行清洗。例如，采用化学试剂对基底10进行清洗，以去除基底10表面的自然氧化层、表面颗粒、金属离子等。
其中，该化学试剂可以包括硫酸、盐酸、硝酸、氢氟酸中的一种或多种的组合。也就是说，该酸性溶液可以包括上述各种溶液中的任一种，或者，也可以包括上述各种溶液中的任意两种或两种以上溶液的组合，本实施例在此不对其进行限制。
103、在热氧化层20的预设区域21上形成具有预设图案的光阻层30。
在一些实施例中，如图3所示，该热氧化层20可以包括预设区域21和非预设区域22。
具体的，可以在热氧化层20的预设区域21上涂布光阻材料，形成光阻层30。然后，对该光阻层30进行光刻，得到具有预设图案的光阻层30。其中，对光阻层30进行光刻可以包括：在光阻层30上涂布光刻胶层；对所述光刻胶层进行曝光显影，形成预设图案图形；以该光刻胶层为掩模，沿预设图案蚀刻光阻层30，从而得到具有预设图案的光阻层30；最后，去除该光刻胶层。
在一些实施例中，在形成具有预设图案的光阻层30之后，可以对该光阻层30进行固化处理。比如，采用紫外线对该光阻层30进行固化处理、采用烘烤工艺对该光阻层30进行固化处理等。
在本申请实施例中，该光阻层30的材料为I-line（光源365nm）类型的正光阻。该光阻层30的厚度为500Å~20000Å。该光阻层30的关键尺寸（Critical Dimension，CD）为0.3um~1.2um。
104、以光阻层30为掩膜对热氧化层20进行蚀刻，从而得到与基底10的接触面为平面的场板23。
在一些实施例中，可以直接采用干法蚀刻工艺或湿法蚀刻工艺，以光阻层30为掩膜对热氧化层20进行蚀刻，然后去除光阻层30，从而得到与基底10的接触面为平面的场板23。
然而，直接采用干法蚀刻工艺(非等向性蚀刻)容易损伤晶圆而导致漏电。直接采用湿法蚀刻工艺(等向性蚀刻)会在场板23侧壁形成斜角凸台，增加层间电容。因此，在本实施例中，为了避免出现上述情况。本实施例采用干法蚀刻工艺和湿法蚀刻工艺相互配合的方式对热氧化层20进行蚀刻。
具体的，可以以光阻层30为掩膜对热氧化层20进行第一蚀刻；然后，去除光阻层30，并对第一蚀刻后的热氧化层20进行第二蚀刻，以得到与基底10的接触面为平面的场板23。
其中，该第一蚀刻为干法蚀刻工艺。在一些实施例中，可以以光阻层30为掩膜，并采用四氟化碳作为蚀刻气体对热氧化层20进行干法蚀刻工艺，得到如图4所示结构。
其中，第二蚀刻为湿法蚀刻工艺。在一些实施例中，在去除该光阻层30之后，可以采用氢氟酸作为蚀刻液对第一蚀刻后的热氧化层20进行湿法蚀刻工艺，从而得到与基底10的接触面为平面的场板23，具体可以如图5所示。
可以理解的是，第二蚀刻后的热氧化层20即为场板23。在一些实施例中，可以采用灰化工艺去除该光阻层30。
综上，本实施例可以避免直接采用干法蚀刻工艺损伤晶圆而导致的漏电，以及有效避免直接采用湿法蚀刻工艺在场板侧壁形成的斜角凸台，从而减小层间电容。
需要说明的是，第一蚀刻后的热氧化层20的非预设区域22的厚度为100Å~500Å。此时，热氧化层20两边的侧壁与基底10之间的夹角为45°~75°。
在第二蚀刻后，该热氧化层20的非预设区域22被完全蚀刻。即，第二蚀刻后的热氧化层20的非预设区域22的厚度为0。也即，场板23的非预设区域22的厚度为0。其中，场板23两边的侧壁与基底10之间的夹角为40°~70°。
由上可知，湿法蚀刻工艺所形成的侧壁与基底10之间的夹角小于干法蚀刻工艺所形成的侧壁与基底10之间的夹角。也即，对比干法蚀刻工艺所形成的侧壁与基底10之间的夹角而言，湿法蚀刻工艺所形成的侧壁与基底10之间的夹角更加圆滑。也即，先采用第一蚀刻，后采用第二蚀刻可以使得侧壁与基底10之间的夹角更加圆滑，从而降低该夹角处的电场强度，使得电场分布更加均匀，进而提升该半导体器件的击穿电压。
在本实施例中，基底10仅在形成热氧化层20时有所消耗，并且由于热氧化层20覆盖于基底10上。因此，在热氧化层20的形成过程中，基底10朝向热氧化层20的一面消耗均匀，基底10与热氧化层20的接触面为平面。因此，本实施例所提供的半导体器件不会出现“鸟嘴”，从而避免现有技术中，由于“鸟嘴”的存在，使得半导体器件的击穿电压较低的问题。也即，本实施例可以提高半导体器件的击穿电压，提高该半导体器件的可靠性。
并且，与现有技术相比，由于场板与基底10的接触面为平面，可以减少半导体器件电流的导通路径，从而降低其导通电阻，提高半导体器件的性能。
还有，与现有技术相比，本申请实施例减少了垫氧化层和垫氮化硅层的形成流程。也即，本申请实施例可以减少两次热氧化工艺，从而减低半导体器件的制造成本和时间成本。并且，由于本申请实施例无需形成垫氧化层和垫氮化硅层，从而可以避免由于垫氧化层和垫氮化硅层去除不完全，导致半导体器件存在缺陷，影响半导体器件的性能。
在一些实施例中，在形成场板之后，可以对基底10进行离子注入，形成如图6所示的漂移区11等离子注入区。比如，沟道区、源极区、漏极区、深阱区等。
需要说明的是，当该基底10为半导体衬底时，漂移区、沟道区、源极区、漏极区、深阱区等离子注入区位于半导体衬底内。当该基底10包括半导体衬底、埋层和外延层时，漂移区、沟道区、源极区、漏极区、深阱区等离子注入区位于半导体衬底内位于外延层内。
在一些实施例中，沟道区可以为第一导电类型沟道区，漂移区可以为第二导电类型漂移区，源极区可以为第二导电类型源极区，漏极区可以为第二导电类型漏极区，埋层可以为第一导电类型埋层，外延层可以为第二导电类型外延层。需要说明的是，第一导电类型为P型，第二导电类型为N型；或第一导电类型为N型，第二导电类型为P型。
在一些实施例中，可以如图7所示，在形成如图6所示的离子注入区后，可以在场板两侧的基底10上形成栅氧层40。之后，再形成覆盖场板一侧栅氧层40和部分场板的栅极层50。
综上，本申请提供的半导体器件的制造方法包括提供一基底10；形成覆盖于基底10上的热氧化层20；在热氧化层20的预设区域21上形成具有预设图案的光阻层30；以光阻层30为掩膜对热氧化层20进行蚀刻，从而得到与基底10的接触面为平面的场板。本方案可以提高半导体器件的可靠性和性能。
请参阅图5，本申请提供了一种半导体器件，该半导体器件包括基底10和场板23。其中，该场板23设置于基底10上。场板23与基底10的接触面为平面。
在本实施例中，基底10仅在形成热氧化层20时有所消耗，并且由于热氧化层20覆盖于基底10上。因此，在热氧化层20的形成过程中，基底10朝向热氧化层20的一面消耗均匀，基底10与热氧化层20的接触面为平面。因此，本实施例所提供的半导体器件不会出现“鸟嘴”，从而避免现有技术中，由于“鸟嘴”的存在，使得半导体器件的击穿电压较低的问题。也即，本实施例可以提高半导体器件的击穿电压，提高该半导体器件的可靠性。
并且，与现有技术相比，由于场板23与基底10的接触面为平面，可以减少半导体器件电流的导通路径，从而降低其导通电阻，提高半导体器件的性能。
该半导体器件的具体制程可以参阅上述半导体器件的制造方法中的各个实施例，在此不作赘述。需要说明的是，其中名词的含义与上述半导体器件的制造方法中相同，具体实现细节可以参考方法实施例中的说明。
以上对本申请所提供的半导体器件的制造方法及半导体器件进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一基底；
形成覆盖于所述基底上的热氧化层；
在所述热氧化层的预设区域上形成具有预设图案的光阻层；
以所述光阻层为掩膜对所述热氧化层进行蚀刻，从而得到与所述基底的接触面为平面的场板。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述以所述光阻层为掩膜对所述热氧化层进行蚀刻，从而得到与所述基底的接触面为平面的场板，包括：
以所述光阻层为掩膜对所述热氧化层进行第一蚀刻；
去除所述光阻层，并对第一蚀刻后的所述热氧化层进行第二蚀刻，以得到与所述基底的接触面为平面的场板。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述以所述光阻层为掩膜对所述热氧化层进行第一蚀刻，包括：
以所述光阻层为掩膜，并采用四氟化碳作为蚀刻气体对所述热氧化层进行干法蚀刻工艺。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，对第一蚀刻后的所述热氧化层进行第二蚀刻，包括：
采用氢氟酸作为蚀刻液对第一蚀刻后的所述热氧化层进行湿法蚀刻工艺。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，第一蚀刻后的所述热氧化层非预设区域的厚度为100Å~500Å，第一蚀刻后的所述热氧化层的侧壁与所述基底之间的夹角为45°~75°。
6.如权利要求2所述的半导体器件的制造方法，其特征在于，所述场板非预设区域的厚度为0，所述场板的侧壁与所述基底之间的夹角为40°~70°。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述光阻层的材料为I-line类型的正光阻。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述光阻层的厚度为500Å~20000Å。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述光阻层的关键尺寸为0.3um~1.2um。
10.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至9任一项所述半导体器件的制造方法制成，所述半导体器件包括：
基底；
场板，所述场板设置于所述基底上，所述场板与所述基底的接触面为平面。
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