CN1152471C - I2c逻辑的电流舵结构数模转换器 - Google Patents

Abstract

一种I2C逻辑的电流舵结构的数模转换器，包括：锁存输入信号的数字输入锁存器，其输出端分别输出最高2位、次高3位、次次高3位以及最低4位；对2位使能译码的使能译码器；对次高3位译码的列译码器；对次次高3位译码的行译码器；4LSB电流开关单元；256电流开关矩阵，响应于以上译码器的输出，把其电流输出与4LSB电流开关单元的输出叠加后输出到互补电流输出级；衰减输出电流的电流比例转换器；把此输出电流转换成电压的电流-电压转换器。

Description

I2C逻辑的电流舵结构数模转换器

技术领域

本发明涉及一种数模转换器，尤其是涉及应用I2C逻辑的电流舵结构的数模转换器。

背景技术

数模转换器(以下简称DAC)是模拟集成电路设计领域的一个重要课题。传统的电流舵结构的DAC，需要精密电流源群的配合才能达到12位的精度。同时，由于CMOS结构逻辑电路的高噪声，对电流转换开关造成不应有的噪声和毛刺。DAC是典型的模拟集成电路，但随着数字信号处理(DSP)功能的增强和速度的提高，利用与DSP相同的数字集成电路加工工艺，将DAC与DSP集成在同一个芯片上，不仅可以降低成本，并且提高了系统的性能。

图1为现有技术实现DAC的原理图。此原理图来自于美国加州大学洛杉矶分校1998年的博士论文集。

在图1中，10位DAC实现方案主要包括以下几个模块：数字输入锁存器1、行译码器2a、列译码器2b、256电流开关矩阵3、2LSB电流开关单元4和时钟信号缓冲器5。

该电路的工作原理为：10位数字输入被锁存后分为3段进行译码，最高的4位(4MSB)进行列译码，次高的4位(4MSB)进行行译码，最低的2位(2LSB)不进行译码，直接控制2LSB电流开关单元4的电流输出。行列译码器2a、2b的输出对256电流开关矩阵3进行16×16的电流输出选择，256电流开关矩阵3的电流输出与2LSB电流开关单元4的输出叠加后输出到Iop和Ion互补输出级。

在图1中，设有需要进行数据转换的数字信号输入以及时钟信号输入，Iop和Ion为两个互补的电流输出级。时钟信号对各个模块进行时序控制，它对电路的影响贯彻到每个电流开关单元。由于时钟信号包含有丰富的频率分量，所以，时钟信号的直通干扰必须利用单独的隔离等方式进行保护。

数字输入锁存器1用于对数字输入进行时序调整，减少数字信号因为不同的延迟造成的错误译码。

在图1中，对256电流开关矩阵3的控制是通过行列译码器2a、2b进行的。在电流开关矩阵的每一个电流开关单元中，都需要有一个控制模块对电流的输出方向进行判断。在图2中对电流开关单元的控制进行了简要的说明。

图2是行列译码器2a、2b的工作示意图。在图2中，从256电流开关矩阵3中抽取16个单元，对行列译码器2a、2b的工作进行简要说明。当第1排和第1列的译码器输出为有效时，单元11的电流加入Iop端口，否则，加入Ion端口。当第2列和第2排译码器的输出为有效时，单元11、单元12、单元21和单元22的电流加入Iop端口，否则，视第1列和第1排的译码器输出决定。依此类推，第4列和第4排的译码器输出为有效时，16个单元的电流输出加入Iop端口，否则，视第3列和第3排的译码器输出决定；当第16列和第16排的译码器输出为有效时，256个单元的电流加入Iop端口，否则，视第15列和第15排的译码器输出决定。

行列译码器2a、2b的作用是使得被控制导通的电流开关单元的个数与数字信号的输入成2次幂的对应关系。以4位数据为例，当输入为1000时，导通的电流开关单元个数为8个，输入为0100时，导通的电流开关单元个数为4个，当输入为0010时，导通的电流开关单元个数为2个，输入为0001时，导通的电流开关单元个数为1个。从而使得整个矩阵的输出成1--2--4--8--的幂次关系。

为了满足对电流开关矩阵中每个单元的控制要求，在图3中示出了其控制电路的原理图。从图3中可以得到，当高1位的列信号column+1为有效时，其输出的控制信号为1；否则，列信号column和行信号row都为1时，输出的控制信号也为1。因此以上电路可以满足在上文中提到的对幂次关系的逻辑控制。

图4简要绘出了电流开关矩阵中每个单元的电路图。在图4中，COL+1为高1列的控制信号，COL和ROW为译码器输出的行列控制信号。控制信号经过解码单元后，加入锁存器，然后控制由VBN偏置构成的电流的走向，当控制信号为有效时，电流加入IOP端口，否则，电流加入ION端口。

以上电路存在的缺陷为：

(1)较大的瞬时功耗

由两个反相器构成的锁存器单元，其输出电平在从1到0和从0到1的转换过程中，其翻转是通过一端的输出接地实现的，由于电路的响应存在一定的延迟，将会有较大的瞬时电流流经锁存器，所以，瞬时功耗和高频噪声都会较大。解码单元，锁存器单元的数字地线与电流开关单元的地线不能够共享。

(2)重复的解码单元

每一个电流开关都需要附加一个相同的解码单元和锁存器单元，256矩阵则需要增加256个重复的电路结构。

(3)较低的锁存器转换电平

锁存器在从0到1的转换电平较低，所以在数字信号输入不同时，其响应的速度也是不同的，从而造成输出的不平衡。

(4)较大的时钟直通影响

图4中的时钟信号是具有丰富频域成分的高频信号，当考虑时钟接入的晶体管的寄生电容效应时，如图中Cgs1和Cgs2所示，则时钟信号对锁存器的输入级和输出级、解码器的输出级、电流开关的控制栅极都会有直通带来的影响。当时钟信号为1时，必须先给寄生电容Cgs1和Cgs2充分充电才会为高电平；同样，当时钟信号为0时，必须先使寄生电容充分放电才会为低电平。如果在最恶劣的情况下，电流开关单元的寄生电容因为分压的关系，使得开关不能够完全关断和导通，则会导致DNL和INL等电路的关键指标下降，影响整个DAC的性能。

图5给出了64电流开关矩阵的随机化布局示意图。根据前面提到的译码器逻辑，对应的行列电流开关单元的导通和关断是由行列译码器的输出决定的。在图5的随机化布局中，打破了正常的矩阵排列顺序，按照随机化的原则排列每一列的顺序，按照与列相反的顺序来定行的序号，构成一个随机化排列的矩阵。随机化矩阵能够对随机误差进行有效的抑制，对于系统误差，其抑制能力明显减弱。同时，由于电源及地线，时钟信号深入到每一个单元，系统误差是不能够忽略的。

发明内容

因此，本发明的一个目的在于提供一种电流舵结构的数模转换器，这种数模转换器配合数模混合集成电路的设计，利用与数字集成电路相同的加工工艺，有效地解决了以上对传统数模转换器所述的问题。

本发明提供了一种电流舵结构的数模转换器，它包括：锁存输入的数字信号的数字输入锁存器，所述锁存器具有四个输出端分别输出输入信号的最高的至少2位、次高的至少3位、次次高的至少3位以及最低的4位；用于对输入信号的所述最高的至少2位进行使能译码的使能译码器，其输出分别控制以下的列译码器、行译码器和256电流开关矩阵；用于对输入信号的所述次高的至少3位进行译码的列译码器；对输入信号的所述次次高的至少3位进行译码的行译码器；其电流输出直接由输入信号的最低4位控制的4LSB电流开关单元；由256个电流开关单元构成的256电流开关矩阵，响应于所述使能译码器、列译码器和行译码器对所述电流开关矩阵的电流输出选择，把其电流输出与所述4LSB电流开关单元的输出叠加后输出到所述数模转换器的两个互补电流输出级；用于对来自所述两个互补电流输出级的输出电流进行衰减的电流比例转换器；以及把电流比例转换器的经衰减的输出电流转换成电压而在所述数模转换器的互补电压输出级输出的电流-电压转换器。

本发明的数模转换器具有以下优点：

1.互补式输出

在传统的电流舵DAC输出级中，所采用的电流-电压转换单元使用运放构成的电压跟随器形式。对于10位DAC来说，对运放的带宽、转换速率等性能有较高的要求。而在本发明中采用电压互补式输出，其优点是抑制电源噪声、时钟直通、偶次谐波失真。这种电压输出结构的抗干扰能力强。

2.利用I2C逻辑结构简化电路的译码电路及降低噪声

传统DAC电路中的译码电路一般采用普通的组合逻辑电路来实现，这种方法由于系统设计的局限，每一个电流开关单元都带有一个译码电路。这对12位DAC来说，译码电路较为复杂，电路面积大大增加，而且噪声性能也一般。而在本发明的译码器设计中采用I2C逻辑结构，使译码电路全部集中于译码电路模块中。在减小电路面积的同时，这种结构的噪声性能也较普通的组合逻辑电路好。

3.利用电流比例转换器提高系统的DNL和INL性能

一般12位电流舵结构的DAC电路的结构是由8位的256个单位电流开关矩阵，其余4位构成1/2、1/4、1/8、1/16单位电流的加权矩阵，1/2、1/4、1/8、1/16单位电流分别由2、4、8、16个相同的MOS管串联起来，以相同的偏置电压产生的。在本发明的设计中，加入了电流比例转换器，在以下两个方面使得系统性能得到改善。由于电流比例转换器的转换比例为16∶1，所以电路的功耗得以降低；而且步进线性误差和全程线性误差被压缩了16倍，即系统的DNL和INL提高了近22dB。

从以下描述并结合附图，将使本发明的目的和特征变得更加明显起来。

附图说明

图1是示出已有技术的10位数模转换器电路的方框图。

图2是图1所示10位数模转换器中行列译码器的工作示意图。

图3是图1所示10位数模转换器的256电流开关矩阵中每个电流开关单元的逻辑控制图。

图4是示出图3所示电流开关单元的电路的示意图。

图5是示出实例的8×8电流开关矩阵的随机化布局示意图。

图6是示出传统的8位数模转换器的HSPICE仿真结果图。

图7是示出本发明的12位数模转换器的HSPICE仿真结果图。

图8是依据本发明一个实施例的12位数模转换器的电路的方框图。

图9是依据本发明的12位数模转换器的系统结构方框图。

图10是依据本发明的12位数模转换器中电流开关单元的电路图。

图11是图10所示电流开关单元中的延迟单元对电路响应的比较示意图。

图12是示出列译码器电路的示意图。

图13是示出行译码器电路的示意图。

图14是最高2MSB解码器电路的示意图。

图15是依据本发明的12位数模转换器中电流比例转换器及其对通道性能改善的示意图。

图16是依据本发明的数模转换器中电流-电压转换电路的示意图。

图17是依据本发明的数模转换器的系统简化框图。

图18是16∶1电流比例转换器的布局及DUMMY单元示意图。

图19是256电流开关矩阵的CENTROID布局及DUMMUY单元示意图。

图20是256电流开关矩阵的另一个CENTROID布局及DUMMY单元示意图。

图21是电流源配置提高系统响应速度的示意图。

图22是CMOS结构与I2C结构这两种短路的结构原理图。

图23是CMOS和I2C导向器的电流与输入电压关系的比较。

具体实施方式

以下参考附图对本发明的DAC进行更详细的描述。

图8是本发明的12位DAC的方框图。本发明的DAC主要包括以下几个模块：整流器100、数字输入锁存器101、行译码器102a、列译码器102b、使能译码器102c、4个64电流开关矩阵103a、103b、103c和103d(即，256电流开关矩阵)、4LSB电流开关单元104、电流比例转换器105和电流-电压转换器106。在图8中，设有数字数据输入和时钟信号输入，Iop和Ion为互补的电流输出端，VOP和VON为互补的电压输出端。

数字数据被划分为4段进行译码。最高的2MSB进行使能译码，在使能译码器102c的输出端，4位输出分别控制行译码器102a、列译码器102b及256电流开关矩阵。其作用为当输入数据的最高2位DAC_b11和DAC_b10为11时，直接使能3个64电流开关矩阵：64电流开关矩阵103b、64电流开关矩阵103c、64电流开关矩阵103d；当输入数据为10时，直接使能2个电流开关矩阵：64电流开关矩阵103b、64电流开关矩阵103c；当输入数据为01时，直接使能1个电流开关矩阵：64电流开关矩阵103b；当输入数据为00时，将其对电流源开关矩阵的控制权转交给行列译码器102a和102b。

次高的3MSB和次次高的3MSB分别进列译码和行译码。行列译码器102a和102b的输入分别为3位，输出分别为8位。它们所控制的电流开关单元的个数为64个。另外，计入2MSB使能译码器102c的输出，最高的8MSB对电流开关单元的控制个数为4×8×8＝256个。

如上所述，最低的4LSB在一般情况下不需要进行译码操作。4LSB电流开关单元可以直接控制8，4，2，1加权矩阵，从而得到与其数据相对应的模拟信号输出。

电流开关矩阵的输出为电流。在Iop和Ion端口，输出的电流被收集在一起，从而使得输出的电流与输入的数据相对应。Iop与数据中的1(加权)相对应；Ion与数据中的0(加权)相对应。

电流经过电流比例转换器后，其输出的电流是输入电流的衰减量。如衰减量为1/16，则在输出端口，P端的电流为Iop/16；N端的电流为Ion/16。

电流在相应的输出端口，被转换为电压。即，VOP的输出与Iop相对应，与数据中的1(加权)成比例，VON的输出与Ion相对应，与数据中的0(加权)成比例。

以下将对本发明的DAC结构进行更详细地说明。

图9是依据本发明的系统结构方框图。在图9中，DAC_b0、DAC_b1、DAC_b2、DAC_b3、DAC_b4、DAC_b5、DAC_b6、DAC_b7、DAC_b8、DAC_b9、DAC_b10、DAC_b11为数模转换器的数字信号输入，voutP(VOP)和voutN(VON)为互补的电压输出级。

数字信号的最高2位MSB数字信号(DAC_b11，DAC_b10)进入使能译码器102c(2-4译码器电路)，该译码器电路有4个输出，前3个输出分别接入3个64电流开关矩阵，最后1位输出作为使能信号接入由DAC_b9、DAC_b8和DAC_b7构成的列译码器102b(3-8译码器电路)进行使能控制。

数字信号输入DAC_b9、DAC_b8和DAC_b7接入列译码器102b，列译码器使用3-8译码器电路。列译码器102b有8个输出端口，每一个输出接入一个8×8电流开关矩阵的列进行开关控制。

数字信号输入DAC_b6、DAC_b5和DAC_b4接入行译码器102a，行译码器使用另一个3-8译码器电路。行译码器102b有8个输出端口，每一个输出接入此8×8电流开关矩阵的第1列的对应行进行电流走向的开关控制。

数字信号输入的最低4LSB(DAC_b3、DAC_b2、DAC_b1和DAC_b0)直接接入加权电流开关矩阵，分别控制8×1，4×1，2×1和1×1电流开关矩阵，并对电流的走向进行直接操作。

每一个电流开关单元都有两个电流输出级，Iop和Ion。当控制信号为1时，单元中的电流流入Iop端口，否则，流入Ion端口。

图9中的虚线为收集ION端口电流的节点，粗实线为收集IOP端口电流的节点。节点在收集电流时是针对每一个电流开关单元进行的。

在两个电压互补输出级，voutP和voutN是分别与IOP和ION对应的电压输出。

在下表I中示出输入数据与所对应的电流开关单元的关系。

表I

输入数据	对应的最少的电流开关单元的个数	对应的电流值	对应精度要求
				DAC_b11	128(均权矩阵)	200uA	0.01％
DAC_b10	64	100uA	0.02％
				DAC_b9	32	50uA	0.04％
DAC_b8	16	25uA	0.08％
				DAC_b7	8	12.5uA	0.16％
DAC_b6	4	6.25uA	0.32％
				DAC_b5	2	3.125uA	0.64％
DAC_b4	1	1.5625uA	1.28％
				DAC_b3	8(加权矩阵)	1.5625uA/2	2.56％
DAC_b2	4	1.5626uA/4	5.12％
				DAC_b1	2	1.5625uA/8	10.24％
DAC_b0	1	1.5625uA/16	20.48％

在图9中，2-4译码器的输出能够直接控制128和64正态分布均权矩阵，当最高2位MSB的输入为00时，它将只能使能低6位数据构成的两个3-8译码器，依靠剩余的一个64正态分布均权矩阵获得输出。

DAC_b9、DAC_b8和DAC_b7构成一个3-8译码器，其作用是从第二列起，依次多使能相邻的一列，及输入数据为001时，使能第二列，输入数据为010时，使能第2、3列，依此类推，输入数据为111时，使能第2、3、4、5、6、7和8列。

DAC_b6、DAC_b5和DAC_b4构成的3-8译码器，只对第一列起控制作用。输入数据为000时，仅仅使能第一列的Swunit0，输入数据为001时，使能SWunit0和SWunit1，依此类推，输入数据为111时，使能SWunit0到SWunit7。

DAC_b3、DAC_b2、DAC_b1和DAC_b0对应的是简单的加权矩阵，直接利用输入数据控制其输出的电流成比例变化。

SWunitx是基本的呈正态分布的电流开关单元。

16∶1电流比例转换器和16∶1电流比例转换器将收集到的电流按照比例进行处理，使输出的电流与输入数据成比例关系。电流-电压转换器将输入的互补电流转换为互补电压，并调整输出的直流工作点。

以下将参考图10和11进一步描述依据本发明的DAC中的电流开关。

在DAC中，电流开关主要用于提供内部开关单元的偏置电流，及电流的基本单位。这部分由精确匹配的电流镜群构成，匹配精度达到60dB。内部电流开关单元矩阵服从正态分布，99％的单元在设计指标内，通过仿真达到了很好的效果。

图10是此电流开关的示意图。在图10中，开关由两个NMOS晶体管构成，Iunit单元来自正态分布矩阵，延迟单元可以降低开关信号在转换过程中的噪声。当SW＝’1’时，outP＝Iunit，outN＝0；当SW＝’0’时，outP＝0，outN＝Iunit。

在图10中，延迟单元的接入可以有效地防止两个NMOS开关在低电平交叉点的电流走向控制。其作用如图11所示。图11是图10所示延迟单元对电路响应的比较示意图。在图11中可以看到，电路走向控制信号P在从低到高的转换过程中，伴随着控制信号N从高到低的转换过程。在无延迟单元的情况下，两个控制电平的转换点较低，从而造成电路的走向变化很快，如果控制信号的控制范围为64电流开关矩阵的同时导通或关断，则会造成较大的电流尖峰凸起，影响系统的动态响应性能。

在接入延迟单元后，电流走向转换点明显得到提高，从而有效地抑制了电流尖峰的凸起效应。

以上说明了控制信号P从低到高的转换过程，对控制信号N从高到低的转换过程，即电流走向从outP到outN转换时，同样适用。

以下对本发明DAC中的列译码器102b进行描述。列译码器采用3-8译码电路及逻辑单元。下表II为该电路的单元真值表。

表II

输入			输出
											IN2	IN1	IN1	out0	out1	out2	out3	out4	out5	out6	out7
0	0	0	0	0	0	0	0	0	0	0
											0	0	1	1	0	0	0	0	0	0	0
0	1	0	1	1	0	0	0	0	0	0
											0	1	1	1	1	1	0	0	0	0	0
1	0	0	1	1	1	1	0	0	0	0
											1	0	1	1	1	1	1	1	0	0	0
1	1	0	1	1	1	1	1	1	0	0
											1	1	1	1	1	1	1	1	1	1	0

图12为列译码器的电路图。在图12中，IN2、IN1和IN0为3个数字信号输入端口，OUT0、OUT1、OUT2、OUT3、OUT4、OUT5、OUT6和OUT7为8个数字输出端口。enable信号为模块的使能信号，当enable＝0时，模块的输出全部为0；当enable＝1时，模块处于正常工作状态。在电路设计中采用了I2C逻辑结构，所以电路的噪声低，同时，解码电路也被大大简化。

以下参考图13的电路图来描述行译码器102a。行译码器采用3-8译码电路及逻辑单元。电路的逻辑真值表如表III所示。

表III

输入			输出
											IN2	IN1	IN1	out0	out1	out2	out3	out4	out5	out6	out7
0	0	0	1	0	0	0	0	0	0	0
											0	0	1	1	1	0	0	0	0	0	0
0	1	0	1	1	1	0	0	0	0	0
											0	1	1	1	1	1	1	0	0	0	0
1	0	0	1	1	1	1	1	0	0	0
											1	0	1	1	1	1	1	1	1	0	0
1	1	0	1	1	1	1	1	1	1	0
											1	1	1	1	1	1	1	1	1	1	1

在图13中，IN2、IN1和IN0为3个数字信号输入端口，OUT0、OUT1、OUT2、OUT3、OUT4、OUT5、OUT6和OUT7为8个数字输出端口。enable信号为模块的使能信号，当enable＝0时，模块的输出全部为0，当enable＝1时，模块处于正常工作状态。在电路设计中采用了I2C逻辑结构，所以电路的噪声低，同时，解码电路也被大大简化。

以下参考图14来描述使能译码器102c。使能译码器采用2-4译码电路及逻辑单元。该电路的真值表如下表IV所示。

表IV

输入		输出
						IN1	IN0	out0	out1	out2	out3
0	0	1	0	0	0
						0	1	1	1	0	0
1	0	1	1	1	0
						1	1	1	1	1	1

在图14中，IN0和IN0为两个数字信号输入端口，OUT0、OUT1、OUT2和OUT3为4个数字输出端口。其余为电源及电压偏置。

图14中方块内电路为2-4译码器，其他为反相器。

当数字输入IN1＝0，IN0＝0时，反相器I1的输入为1，其余反相器输入为0，因此得到OUT0＝1，OUT1＝0，OUT2＝0，OUT3＝0。当数字输入为IN1＝0，IN0＝1时，反相器I2的输出为0，强迫反相器I1的输出跟随变化，所以，得到输出为OUT0＝1，OUT1＝1，OUT2＝0，OUT3＝0；依此类推，当数字输入为IN1＝1，IN0＝1时，反相器IN4的输出为0，强迫反相器I3、I2和I1的输出跟随变化，得到输出为OUT0＝1，OUT1＝1，OUT2＝1，OUT3＝1。

在以上所述的电路中，由于采用I2C电路结构，逻辑单元得到简化，并且具备低噪声的特点。

本领域内的技术人员因理解，对于12位以上的数模转换器，可对译码电路、矩阵构成上进行一些变化来实现。

如图9所示，在DAC中存在两个电流比例转换器，均为16∶1。

电流比例转换器由高精度的电流镜构成，匹配精度为1％即可。

当开关工作在两个极限状态时，电流比例转换器中的电流非常小，此时会引入较大的噪声。在设计中，由于采用差分输出，在输入端加入两个偏置电流源Iadd，可以提高通道的信噪比，同时，在输出端，加入的电流源对输出是不可见的。

图15中示出电流源偏置改善通道性能的原理图。在图15中，设定Iadd是相等的，输入为inP和inN，输出为outP和outN可以得到：

outP＝(inP+Iadd)/16-(inN+Iadd)/16＝(inP-inN)/16    (1)

outN＝(inN+Iadd)/16-(inP+Iadd)/16＝(inN-inP)/16    (2)

在以上分析中，加入的电流源Iadd在输出端已经被抵销了。

以上是理想状态的分析，在实际应用中，由于各种偏差的存在，电流输出会出现直流和交流的误差。

OUTP＝(inP+Iadd_P)*K_16-1P-(inN+Iadd_N)*K_16-1N*K_1-1N  (3)

OUTN＝(inN+Iadd_N)*K_16-1N-(inP+Iadd_P)*K_16-1P*K_1-1P  (4)

在公式(3)和(4)中，K为电流在通道中的增益。Iadd_P为在inP端口加入的偏置电流，Iadd_N为在inN端口加入的偏置电流。K_16-1P为inP电流在16∶1转换中的电流增益，K_1-1P为inP电流在1∶1转换中的电流增益；K_16-1N为inN电流在16∶1转换中的电流增益，K_1-1N为inN电流在1∶1转换中的增益。

在实际应用中，关心的是电流的差量，即

OUTP-OUTN＝(inP+Iadd_P)*K_16-1P*(1+K_1-1P)-(inN+Iadd_N)*K_16-1N*(1+K_1-1N)

                                                             ...(5)

对于公式(5)差值中的直流分量，后级电路中可以采用隔直电容消除其影响，并且，直流偏置电流Iadd_P，Iadd_N的精度可以设计在60dB，经过16∶1的转换后，其差值的变化精度可以控制在80dB以上，所以直流偏置的误差效应可以忽略不计。

对于交流误差，可以得到

$\mathrm{\Δ}{(\mathrm{OUTP}-\mathrm{OUTN})}_{\mathrm{AC}}=2(\mathrm{inP}*\mathrm{\Δ}{K}_{16-1P}+\mathrm{inN}*\mathrm{\Δ}{K}_{16-1N})+\frac{1}{16}(\mathrm{inP}*\mathrm{\Δ}{K}_{1-1P}+\mathrm{inN}*\mathrm{\Δ}{K}_{1-1N})\·\·\·\left(6\right)$

在公式(6)中，后一项可以忽略不计，所以，系统的精度主要体现在两个16∶1的电流比例转换器上。由于都是inP和inN电流的一次项，所以，电流比例转换器的误差对系统的相对DNL和INL性能没有影响。

以下参考图16来描述本发明DAC中的电流-电压转换器106。

图16是电流-电压转换器的电路图。在图16中，Idc为进行直流偏置而加入的电流源，IinP和IinN为互补电流输入。同时，在节点IinP，IinN，可以得到电压输出。

V(IinP)＝R_loadP*(Idc+IinP)                                     (7)

V(IinN)＝R_loadN*(Idc+IinN)                                     (8)

在DAC的设计中，关心的是线性及数据转换速率，因此，电阻负载的关键是两个电阻的匹配，要选择匹配性能好的电阻，如多晶硅电阻，并且，要对电阻利用激光等手段进行微调。

以上对电流到电压转换电路的分析也是在理想状态下进行的。在实际设计中，由于匹配等因素，可能会导致与理想状态存在偏差。同时，在设计及应用中，关心的是两个互补输出端的电压差。

V_IinP-V_IinN＝R_loadP*(I_dc+I_inP)-R_loadN*(I_dc+I_inN)                (9)

由于直流偏置电流Idc的偏差只能导致直流电压的偏差，在后级电流中可以利用隔直电容等措施消除直流偏差的影响，同时，在本级电路中，直流偏差只会导致直流工作点的些微偏离，适当设计电路的动态范围，可以消除或有效地减弱工作点偏移引起的交流信号的变化。

Δ(V_IinP-V_IinN)_AC＝I_inP*ΔR_loadP+I_inN*ΔR_loadN+I_inP*R_loadP+I_inN*R_loadN

                                                              ...(10)

在公式(10)中，交流分量的变化有两个来源，来自于负载的变化，来自于交流电流本身的变化。交流电流的变化来自于电流比例转换器。根据前面对交流电流变化的分析，忽略高次效应，可以得到：

Δ(V_inP-V_inN)_AC＝I_inP*ΔR_loadP+I_inN*ΔR_loadN+2*R_load(P，N)*(inP*ΔK_16-P+inN*ΔK_16-1N)

                                                                  ...(11)

在公式(11)中，以下关系式成立

I_inP＝inP/16，I_inN＝inN/16                                           (12)

在公式(12)中，忽略了电流比例转换器中转换比例的偏差。

$\mathrm{\Δ}{(V_{\mathrm{inP}}-V_{\mathrm{inN}})}_{\mathrm{AC}}=\mathrm{inP}*(\frac{1}{16}*\mathrm{\Δ}{R}_{\mathrm{loadP}}+2R_{\mathrm{loadP}}*{\mathrm{\ΔK}}_{16-1P})+\mathrm{inN}*(\frac{1}{16}*{\mathrm{\ΔR}}_{\mathrm{loadN}}+{2R}_{\mathrm{loadN}}*{\mathrm{\ΔK}}_{16-1N})\·\·\·\left(13\right)$

公式(13)中示出了互补电压示出的偏差与电流转换器的输入电流，电阻负载变化及电流转换器转换比例偏差之间的关系。

以下描述整体电路中的电压输出与温度，电源电压的非相关性设计。图17是本发明的数模转换器的系统方框图。在图17中，示出了简单的系统框图。设定在电流开关矩阵中对电流走向的控制是完全的，可以得到

$\mathrm{inP}=\frac{V_{\mathrm{in}}}{R_1}*K_{4-1}*K_{1-1}*K_P------\left(14\right)$

$\mathrm{inN}=\frac{V_{\mathrm{in}}}{R_1}*K_{4-1}*K_{1-1}*K_N-------\left(15\right)$

在公式(14)和(15)中，K4-1为4-1电流转换器的增益，K_1-1为1-1电流转换器的增益，K_P为电流开关矩阵对应的译码输入为1的个数，K_N为电流开关矩阵译码输入为0的个数。

在互补电压输出端，可以得到

$V_{\mathrm{outP}}=((\frac{V_{\mathrm{in}}}{R_1}*K_{4-1}*K_{1-1}*K_P*K_{16-1})+I_{\mathrm{dc}})*R2---\left(16\right)$

$V_{\mathrm{outN}}=((\frac{V_{\mathrm{in}}}{R_1}*K_{4-1}*K_{1-1}*K_N*K_{16-1})+I_{\mathrm{dc}})*R3---\left(17\right)$

为了取得更好的温度及电源电压抑制性能，可以使得电阻R1，R2，R3在同样的隔离区中进行匹配，同时，使直流偏置电流Idc与Vin/R1联系起来。

设定以下关系成立

$I_{\mathrm{dc}}=K_{\mathrm{dc}}*\frac{V_{\mathrm{in}}}{R_1}------\left(18\right)$

R1＝R2＝R3                                               (19)

可以得到电路的温度性能为

$\frac{{\mathrm{dV}}_{\mathrm{out}(P,N)}}{V_{\mathrm{out}(P,N)}*\mathrm{dT}}=\frac{{\mathrm{dV}}_{\mathrm{in}}}{V_{\mathrm{in}}*\mathrm{dT}}------\left(20\right)$

从公式(20)可以得到，电路的温度特性只与输入电压Vin的温度特性有关。当输入电压Vin是外加电压或带隙基准电压时，电路的温度性能将会大大提高。在理想状态，当输入电压与温度的相关性为0时，互补电压的示出与温度的相关性也为0，即电路的性能与温度是不相关的。因此，电路可以工作在一个较宽的温度范围内。

电路的电源电压抑制性能为

$\frac{{\mathrm{dV}}_{\mathrm{out}(P,N)}}{V_{\mathrm{out}(P,N)}*{\mathrm{dV}}_{\mathrm{cc}}}=\frac{{\mathrm{dV}}_{\mathrm{in}}}{V_{\mathrm{in}}*{\mathrm{dV}}_{\mathrm{cc}}}-----\left(21\right)$

从公式(21)可以得到，电路的电源电压抑制性能只与输入电压的电源电压抑制性能有关。在理想状态下，设定输入电压与电源电压的抑制性能为无穷大，则电压的互补输出与电源电压是非相关的。

在以上分析中，忽略了晶体管的沟道长度调制效应。在实际的电路设计中，适当调整晶体管的沟道长度，固定漏源电压，可以有效地提高电路的电源电压抑制比。

以下讨论电路的小信号工作状态。从以上分析可以得到，输出电压的微小偏差与信号通道内的匹配有关。

${\mathrm{\ΔV}}_{\mathrm{outP}}=2*V_{\mathrm{in}}*K_P*\frac{R_2}{R_1}*(\frac{{\mathrm{\ΔK}}_{4-1}}{K_{4-1}}+2\frac{{\mathrm{\ΔK}}_{1-1}}{K_{1-1}}+\frac{{\mathrm{\ΔK}}_{16-1P}}{K_{16-1P}})------\left(22\right)$

${\mathrm{\ΔV}}_{\mathrm{outN}}=2*V_{\mathrm{in}}*K_N*\frac{R_3}{R_1}*(\frac{{\mathrm{\ΔK}}_{4-1}}{K_{4-1}}+2\frac{{\mathrm{\ΔK}}_{1-1}}{K_{1-1}}+\frac{{\mathrm{\ΔK}}_{16-1N}}{K_{16-1N}})----\left(23\right)$

从公式(22)和(23)中可以得到，偏差电压主要来自于：电阻的匹配，4--1电流转换器的精度，1--1电流转换器的精度，16--1电流转换器的精度。

电阻的匹配精度可以通过激光校正等手段进行解决。对于电流转换器的精度，可以利用与电流源矩阵相同的方法进行校正。在实际的设计中，4--1电流转换器利用16--4实现，1--1电流转换器利用8--8实现，16--1电流转换器利用64--4实现。

集成电路制造中的器件匹配问题利用以上方法校正后，对于12位精度的DAC(数模转换器)，其DNL和INL都在0.5LSB内，能够满足应用的要求。

以下参考图18-20来描述在布局中采用CENTROID结构及DUMMY单元的优化。

图18示出16--1(64--4)电流转换器的布局及DUMMY单元。在图18中，简要地示出了16--1电流比例转换器的布局。利用此布局，可以有效地较低由掺杂浓度的梯度变化，氧化层厚度的梯度变化，温度的梯度变化等导致的输出偏差。一般情况下，上述布局可以提高器件的匹配精度大约8--16倍。

图19示出256电流源矩阵的CENTROID布局及DUMMY单元。在图19中，示出了一种256电流源矩阵的CENTROID布局。在该图中，DUMMY因子1单元和DUMMY因子2单元是完全不同的。

DUMMY因子2单元的电路结构与1，2，8，16，32等电流开关单元完全一样，此DUMMY因子镶嵌于18*18矩阵中，使得每一个与之相邻的可操作电流开关单元的工作环境完全一样，从而减少器件匹配引起的偏移。

DUMMY1因子可以是几个简单的晶体管，但是，晶体管的物理尺寸及性能应该与之相邻的可操作电流开关单元的边缘器件完全一样，其内部和外部的器件间尺寸也应该与矩阵内的单元尽可能保持一致，只有这样，才能使得器件的匹配问题减少。

由于电流开关单元的4个边缘的器件在器件的性质，器件的物理尺寸等方面可能不一样，所以，DUMMY1因子在4个边线上的电路结构可能也不一样。在上图中，DUMMY1因子被表示为同样的符号，只是为了电路表示的简便。

利用此布局，可以有效地较低由掺杂浓度的梯度变化，氧化层厚度的梯度变化，温度的梯度变化等导致的输出偏差。一般情况下，上述布局，对于128比例因子项，可以提高器件的匹配精度大约20--64倍。对于64比例因子项，器件的匹配精度可以提高大约10--30倍。

利用图形对称理论，以下的CENTROID布局和DUMMY因子的排列同样是正确的，在实际电路中，要根据集成电路内部大功率器件的位置进行选择和优化。

在图20中还示出另一种满足要求的布局。

以下描述电流源偏置对通道信噪比和动态性能的改善。

对于一个MOS晶体管，其噪声可以表示为：

$\frac{{V_i}^2}{\mathrm{\Δf}}=4\mathrm{KT}*\frac{2}{3}*\frac{1}{g_m}+\frac{K_f}{{\mathrm{WLC}}_{\mathrm{ax}}f}------\left(24\right)$

$\frac{i_i^2}{\mathrm{\Δf}}=2q{I}_G+\frac{{\mathrm{\ω}}^2{C}_{\mathrm{gs}}^2}{g_m^2}(4\mathrm{KT}\frac{2}{3}\frac{1}{g_m}+K\frac{I_D^a}{f})-----\left(25\right)$

在公式(24)和(25)中，K_f是常数，其标称值为3*exp(-12)VVpF，I_G为MOS晶体管的漏电流，K为波尔兹曼常数，T为绝对温度，q为电子的电量，f为范围频率，I_D为MOS晶体管的电流。

从公式(24)和(25)中可以得到，适当增大MOS晶体管的电流，可以使信噪比得到改善。当电流非常小时，由于g较小，输入的等效电压及电流都会较大；当输入的电流非常大时，由闪烁噪声为主的输入等效噪声较大。因此，适当选取偏置电流，可以在一定的工作频率内，降低相同的噪声。实际电路中，在4个MOS晶体管中加入200uA的偏置电流，信噪比可以在微弱电流的极限状态下提高40dB。

加入偏置电流同样可以提高系统的动态响应性能。以图21所示的简化电路为例。

设定晶体管M1和M2，M3和M4的尺寸相等，则其对寄生电容的贡献是等同的，计算公式为

$C_{\mathrm{GS}}=\frac{2}{3}*W*L*\frac{{\mathrm{\ϵ}}_{\mathrm{ax}}}{t_{\mathrm{ax}}}------\left(26\right)$

公式(26)中，W为晶体管宽度，L为晶体管长度，其余两个参数分别为氧化层的介电常数和氧化层厚度。

在无恒流源偏置时，晶体管M1，M2从关断到导通，电容上电压的变化范围为1.2V，则系统的响应延迟为

Δt＝C*ΔV/I＝C*1.2/I                                     (27)

当晶体管尺寸为100um*10um，电流I为50uA时，响应的延迟为84ns。当电流经过另外一条支路输出时，由于要经过Cgs2的冲放电过程，响应延迟在寄生电容等同的条件下是基本相同的。以上分析只计算了寄生电容的充电，如要计入寄生电容的放电过程，响应延迟会更大。

当加入恒流源偏置时，寄生电容上的电压变化由于没有晶体管的关断过程，所以响应速度会大大提高。

设定恒流源偏置为Ibias＝50uA，I＝50uA，则晶体管M5和M6在关断和导通过程中切换电流时，寄生电容的冲放电幅度只有0.1V左右。

通过以上分析，在电路结构及其他参数不变的条件下，加入偏置电流，可以适当电路的动态响应性能提高10倍。

该种结构DAC的特点是采用I2C结构，系统噪声低；采用正态分布的电流开关，线性度好，准确。所用MOS晶体管数量为5000个左右，功耗25mW，面积约为2×2mm²。

以下再参考图23对图22所示的CMOS与I2C结构进行比较。CMOS结构的电路与I2C总线结构不仅在设计上有较大的差异，在性能上也明显不同，对以下电路，其性能列示于下。

以下参考图6和7来描述本发明的仿真结果。在图6中，列出了8位MSB的互补电流输出波形(1M数据输入速率)。数据输入是从FF到00渐变的，在互补电流的输出端，P端电流从0到-3.22mA呈线性变化，N端电流从-3.2mA到0呈线性变化，两条直线相交于输入为80或7F处，完全满足线性编码的要求。

图中的毛刺是由数据的突变沿产生的，频谱在100Mz以上。由于DAC的输出端一般要加入滤波器，因此，高频毛刺对系统的影响是很小的。

图7给出了DAC的最终互补电压输出波形(数据输入速率为5M)。在设计中，由于电源电压为3.3V，为了使系统工作在较大的线性区间，直流工作点被设定在1.65V，DAC的AC输出被设定在1.65+/-0.5V的范围内以取得低失真工作区。当数据输入从FFF到000变化时，P端输出从2.15V变化到1.15V，而N端输出从1.15V变化到2.15V。仿真中，数据速率为5MHz，图中所示为409.6us的一个线性变化区间的波形。

因为低噪声的要求，设计中将I2C逻辑结构引入了DAC的设计中。由于I2C结构的噪声是一般CMOS结构电路的10％或更小，通过HSPICE仿真，验证了I2C结构可以在DAC中有效降低噪声的影响。

高精密度的电流源群一直是设计的重点，12位的精度要求电流源群的误差在0.01％，按照目前的集成电路设计及加工的匹配，只能达到0.1％--0.5％。在改进设计中，充分考虑了工艺及器件引入的误差，包括器件尺寸匹配，OFFSET的影响，沟道长度调制效应，稳定性分析，输出的响应速度等。由于集成电路的成品率是一个概率的分布，精密电流源群也是一样。在精密电流源群的设计中，引入了正态分布的概念，对精密电流源群进行设计优化。在优化过程中，对数据输入的最高MSB，利用至少128个电流源群进行误差调整，精度调整到0.01％；对次MSB，利用64个电流源群进行优化，将其精度调整到0.02％；对再次的MSB，利用32个电流源群进行优化，将误差调整到0.04％....在设计及优化完成后，利用HSPICE进行仿真，验证了优化方案是可行的，99％的仿真结果落在设定的误差范围内，从而可以有效的保证成品率。

在电流比率转换器中，当数据输入在接近两个极端的时候，系统中的一端由于转换的电流很小，对输出级引入了较大的噪声。考虑到系统的要求，在电流转换器中加入了一对电流源，使电流转换器中始终存在一个电流偏置，提高系统的通道性能，降低通道噪声。在互补输出端，将引入的电流偏置进行抵销。因此，在提高系统性能的同时，电流偏置在系统的输出端是不可见的。对后级子系统电路不产生任何影响。

在译码器设计中，原先的方案由于系统设计的局限，每一个电流开关单元都带有一个译码电路，从而大大增加了电路的面积。在本设计中，译码电路全部集中于译码电路模块中，同时，利用低噪声的I2C结构，在降低晶体管个数的同时，降低了数字电路对模拟部分的干扰。

在原先的设计中，电流开关单元由于CMOS电路的高噪声及高的瞬时开关电流，电流在电流舵中转换时有较大的尖峰，尤其在MSB的电流舵中，信号变换导致电流的转移时更加严重，从而使得动态响应的性能降低。在新设计的电路中，加入了恒流源偏置，提高了电路的响应速度和动态性能。

在布线布局中，将开关单元按照行列的编排进行任意化定位的方案不能够解决在集成电路制造过程中带来的随机分布偏差的影响。在新设计方案中，利用重心对称理论，对开关电流单元进行布局，大大提高了系统的步进线性误差和全程线性误差的性能。

在电流开关单元电路中，针对CMOS电路高低电平转换点低的特点，在控制电路中加入延迟单元，在使得电平转换点获得提高的同时，有效地降低了在MSB的电流转换中电流的尖峰。

在新设计中，加入了电流比例转换器，在以下两个方面使得系统性能得到改善。电路的功耗得到降低；由于电流比例转换器的转换比例为16∶1，所以系统的响应中，步进线性误差和全程线性误差被压缩了16倍，即系统的DNL和INL提高了近22dB。

针对电路中行列译码器的译码电路复杂的缺陷，新设计利用I2C逻辑电路的特点进行简化，并且去除了每一个电流源开关单元中附加的译码电路，从而大大简化了电路的结构，提高了系统的性能。

在新设计的电路中，利用集成电路制造中器件匹配性能好而绝对性能差的特点，对电路的工作点进行优化，使得电路的平衡输出与温度，制造过程中的随机偏差等的相关性得到降低，性能改善约40dB。

DAC是集成电路领域的常用器件，在电信、电视、DVD等诸多方面有广泛的应用。在设计过程中，由于在逻辑电路部分常用I2C结构，在5M数据输入速率的情况下，输出的线性范围和动态范围都很好。通过对逻辑电路的电流进行适当的调整，DAC可以工作在10-50MHz的数据输入速率下，适用于ADSL、VDSL、DVD、VCD、HDTV等设备。

Claims (8)

1.一种电流舵结构的数模转换器，其特征在于包括：锁存输入的数字信号的数字输入锁存器，所述锁存器具有四个输出端分别输出输入信号的最高的至少2位、次高的至少3位、次次高的至少3位以及最低的4位；用于对输入信号的所述最高的至少2位进行使能译码的使能译码器，其输出分别控制以下的列译码器、行译码器和256电流开关矩阵；用于对输入信号的所述次高的至少3位进行译码的列译码器；对输入信号的所述次次高的至少3位进行译码的行译码器；其电流输出直接由输入信号的最低4位控制的4LSB电流开关单元；由256个电流开关单元构成的256电流开关矩阵，响应于所述使能译码器、列译码器和行译码器对所述电流开关矩阵的电流输出选择，把其电流输出与所述4LSB电流开关单元的输出叠加后输出到所述数模转换器的两个互补电流输出级；用于对来自所述两个互补电流输出级的输出电流进行衰减的电流比例转换器；以及把电流比例转换器的经衰减的输出电流转换成电压而在所述数模转换器的互补电压输出级输出的电流-电压转换器。

2.如权利要求1所述的数模转换器，其特征在于所述使能译码器为2-4译码器。

3.如权利要求1所述的数模转换器，其特征在于所述行译码器为3-8译码器。

4.如权利要求1所述的数模转换器，其特征在于所述列译码器为3-8译码器。

5.如权利要求1所述的数模转换器，其特征在于所述电流开关矩阵中的每个电流开关单元包括延迟装置。

6.如权利要求1所述的数模转换器，其特征在于所述电流比例转换器为两个16∶1电流比例转换器。

7.如权利要求1所述的数模转换器，其特征在于所述数模转换器中的行译码器和列译码器采用I2C逻辑结构。

8.如权利要求1所述的数模转换器，其特征在于所述数模转换器中的256电流开关矩阵采用CENTROID结构。

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