CN115244454B - 显示基板和显示面板 - Google Patents

Abstract

一种显示基板和显示面板，所述显示基板可以包括衬底基板以及位于显示基板上的多个子像素、多条数据线和多条数据走线，所述多条数据走线包括周期排布的第一数据走线、第二数据走线和第三数据走线，其中第一数据走线位于第一导体层、第二数据走线位于第二导体层，第三数据走线位于第三导体层，至少一条第一数据走线的一部分在衬底基板的正投影与至少一条第三数据走线的一部分在衬底基板的正投影重叠。

Description

显示基板和显示面板

技术领域

本公开涉及显示技术领域，具体涉及一种显示基板和显示面板。

背景技术

随着显示技术的发展，越来越多的电子设备中对边框的尺寸要求更严希望越来越窄，因此需要显示基板中的走线在满足电学和工艺的要求的同时占用尽可能小的空间。传统方法是减小走线的线宽，但是随着走线线宽的减小，在工艺上实现难度越来越大。

发明内容

根据本公开的一方面，提供了一种显示基板，包括

衬底基板，包括显示区和围绕所述显示区域的周边区；

多个子像素，位于所述显示区中；

多条数据线，位于所述显示区中，沿第一方向排列并且沿第二方向延伸，所述多条数据线连接至所述多个子像素；

多条数据走线，位于所述周边区中，沿所述第二方向位于所述显示区的一侧，所述多条数据走线分别与所述多条数据线连接，

其中，所述多条数据走线包括周期排布的第一数据走线、第二数据走线和第三数据走线，其中第一数据走线位于第一导体层、第二数据走线位于第二导体层，第三数据走线位于第三导体层，其中所述第一导体层位于所述衬底基板面向所述多个子像素的一侧，所述第二导体层位于所述第一导体层远离所述衬底基板的一侧，所述第三导体层位于所述第二导体层远离所述衬底基板的一侧，至少一条第一数据走线的一部分在衬底基板的正投影与至少一条第三数据走线的一部分在衬底基板的正投影重叠。

例如，所述周边区中设有弯折区，所述弯折区沿所述第二方向位于所述多条数据走线远离所述显示区的一侧，所述显示基板还包括：多条图案化走线，位于所述弯折区中，所述多条图案化走线与所述多条数据走线对应地连接。

例如，所述数据走线包括数据走线第一子线、数据走线第二子线和数据走线第三子线，所述数据走线第一子线与所述多条数据线中的至少一条数据线连接，所述数据走线第三子线与所述多条图案化走线中的至少一条图案化走线连接，所述数据走线第二子线连接在所述数据走线第一子线和所述数据走线第三子线之间，

其中至少一条第一数据走线的数据走线第二子线在衬底基板的正投影与至少一条第三数据走线的数据走线第二子线在衬底基板的正投影至少部分重叠。

例如，显示基板还包括：多条连接走线，位于所述周边区，沿所述第二方向位于所述弯折区远离所述显示区的一侧，所述多条连接走线与所述多条图案化走线对应地连接，

其中，所述多条连接走线包括周期排布的第一连接走线、第二连接走线和第三连接走线，其中第一连接走线位于所述第一导体层、第二连接走线位于所述第二导体层，第三连接走线位于所述第三导体层。

例如，每条第一数据走线通过一条图案化走线连接至一条第三连接走线，每条第二数据走线通过一条图案化走线连接至一条第三连接走线，每条第三数据走线通过一条图案化走线连接至一条第一连接走线或第二连接走线。

例如，任意相邻的两条第三数据走线中，一条第三数据走线通过一条图案化走线与第一连接走线连接，另一条第三数据走线通过一条图案化走线与第二连接走线连接。

例如，每条连接走线包括连接走线第一子线和连接走线第二子线，所述连接走线第一子线连接所述多条图案化走线中的一条图案化走线，所述连接走线第二子线与所述连接走线第一子线连接，

其中所述多条连接走线中至少一条连接走线的连接走线第一子线呈折线形延伸至相应的图案化线走线。

例如，显示基板还包括：辅助电路，位于所述周边区，沿所述第二方向位于所述多条连接走线远离所述显示区的一侧，

所述连接走线还包括连接走线第三子线，所述连接走线第三子线与所述辅助电路连接，所述连接走线第二子线连接在所述连接走线第一子线和所述连接走线第三子线之间。

例如，所述辅助电路包括静电放电电路，所述静电放电电路包括多个静电放电单元，所述多个静电放电单元与所述多条连接走线的连接走线第三子线一一对应地连接。

例如，所述多条数据走线被划分为多组数据走线，其中分别属于相邻两组且彼此相邻的两条数据走线的数据走线第三子线在第一方向上相距第一距离，属于同一组且彼此相邻的两条数据走线的数据走线第三子线在第一方向上相距第二距离，所述第二距离小于第一距离。

例如，所述多条连接走线被划分为多组连接走线，其中分别属于相邻两组且彼此相邻的两条连接走线的连接走线第一子线在第一方向上相距第三距离，属于同一组且彼此相邻的两条连接走线的连接走线第一子线在第一方向上相距第四距离，所述第四距离小于第三距离。

例如，至少一组连接走线被划分为第一子组连接走线、第二子组连接走线和第三子组连接走线，所述第一子组连接走线和所述第三子组走线走线沿第一方向位于所述第二子组连接走线两侧，

其中，

在所述第一子组连接走线中，各个第一连接走线和第二连接走线的连接走线第一子线呈折线形延伸至图案化线走线，且各个第一连接走线和第二连接走线的折线形延伸部分的长度沿着第一方向逐渐减小；

在所述第三子组连接走线中，各个第一连接走线和第二连接走线的连接走线第一子线呈折线形延伸至图案化线走线，且各个第一连接走线和第二连接走线的连接走线第一子线的折线形延伸部分的长度沿着第一方向逐渐增大。

例如，所述多个子像素中至少一个包括：

薄膜晶体管，所述薄膜晶体管具有栅极、源极和漏极；

层间绝缘层，所述层间绝缘层位于所述栅极与所述源极和所述漏极之间；

第一栅绝缘层，所述第一栅绝缘层位于所述层间绝缘层面向所述衬底基板的一侧；

第二栅绝缘层，所述第二栅绝缘层位于所述层间绝缘层与所述第一栅绝缘层之间；以及

电容，所述电容的第一极与所述栅极同层设置，所述电容的第二极设置在所述层间绝缘层与所述第二栅绝缘层之间，

其中，所述第一数据走线与所述栅极同层设置，所述第二数据走线与所述电容的第二极同层设置，所述第三数据走线与所述源极或漏极同层设置。

例如，至少一个静电放电单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极和第一极、所述第二晶体管的栅极和第一极、所述第三晶体管T3的第二极和所述第四晶体管的第二极与相应的一条连接走线第三子线连接，所述第一晶体管的第二极和所述第二晶体管的第二极连接低电压信号线，所述第三晶体管的栅极和第一极和所述第四晶体管的栅极和第一极连接高电压信号线。

例如，所述辅助电路还包括单元测试电路，所述单元测试电路包括多个单元测试子电路，所述多个单元测试子电路与所述多条连接走线的连接走线第三子线一一对应地连接。

例如，至少一条第一数据走线的数据走线第二子线在衬底基板的正投影与至少一条第三数据走线的数据走线第二子线在衬底基板的正投影完全重叠，至少一条第二数据走线的数据走线第二子线在衬底基板的正投影与至少一条第一数据走线的数据走线第二子线在衬底基板的正投影以及至少一条第三数据走线的数据走线第二子线在衬底基板的正投影不重叠。

例如，所述多组数据走线包括沿第一方向排列的第一组数据走线、第二组数据走线、第三组数据走线、第四组数据走线、第五组数据走线和第六组数据走线，其中所述第一组数据走线与第六组数据走线相对于显示基板在第二方向上的对称轴而对称设置，所述第二组数据走线与所述第五组数据走线相对于所述对称轴而对称设置，所述第三组数据走线与第四组数据走线相对于所述对称轴而对称设置。

例如，所述多组连接走线包括沿第一方向排列的第一组连接走线、第二组连接走线、第三组连接走线、第四组连接走线、第五组连接走线和第六组连接走线，其中所述第一组连接走线与第六组连接走线相对于显示基板在第二方向上的对称轴而对称设置，所述第二组连接走线与所述第五组连接走线相对于所述对称轴而对称设置，所述第三组连接走线与第四组连接走线相对于所述对称轴而对称设置。

根据本公开另一方面，提供了一种显示面板，包括如上所述的显示基板。

附图说明

图1示出了根据本公开实施例的显示基板的显示区的示意图；

图2示出了根据本公开一实施例的显示基板的平面示意图；

图3示出了根据本公开实施例的数据走线的示意图；

图4示出了图2中区域A1的示意图；

图5示出了图4中沿X-X’线的截面图；

图6示出了图2中区域A1的布局图；

图7示出了根据本公开实施例的连接走线的示意图；

图8示出了图2中区域A2的示意图；

图9示出了图2中区域A2的布局图；

图10示出了根据本公开实施例的静电放电电路的示意图；

图11示出了根据本公开实施例的静电放电电路中的静电放电单元的电路图；

图12A示出了图2中区域A3的布局图；

图12B示出了图12A中的静电放电电路的局部放大图；

图13示出了根据本公开另一实施例的显示基板的平面示意图；

图14示出了图13中区域B1的示意图；

图15示出了图13中区域B2的示意图；

图16示出了图13中区域B3的示意图；

图17示出了图13中区域B3的布局图；

图18A至18C分别示出了组GC1至GC3的第一子组连接走线的布局图；

图19示出了根据本公开实施例的显示基板的子像素结构的示意图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。在可能导致对本公开的理解造成混淆时，将省略常规结构或配置。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。

除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。

此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。

图1示出了根据本公开实施例的显示基板的显示区的示意图。

如图1所示，显示基板100包括衬底基板110和多个子像素Px1。衬底基板110包括显示区AA和围绕所述显示区域AA的周边区PA。多个子像素Pxl位于显示区AA中。显示区AA中还设置有多条数据线DATA。多条数据线DATA沿第一方向(图1中为x方向)排列并且沿第二方向(图1中为y方向)延伸，并且连接至所述多个子像素Pxl。显示区AA中还设置有多条栅极线GATE，多条栅极线GATE沿x方向延伸并且沿y方向排列。在图1中，每条栅极线GATE与至少一行子像素Px1连接，每条数据线DATA与至少一列子像素Pxl连接。在工作时，栅极线GATE处的栅极驱动信号将与其连接的一行子像素开启，与该行子像素连接的数据线DATA处的数据信号分别输入该行子像素Px1，从而使该行子像素发光。

虽然上文中以每条数据线连接一列子像素并且每条栅极线连接一行子像素为例进行了说明，然而本公开的实施例不限于此。数据线和栅极线可以根据需要以任何其他方式连接各个子像素，例如每条栅极线连接两行或更多行子像素，或者每条数据线连接两列或更多列子像素，等等。

图2示出了根据本公开一实施例的显示基板的平面示意图。如图2所示，显示基板200包括衬底基板110，以上针对衬底基板110的描述同样适用于图2的衬底基板110。衬底基板110的周边区PA中设置有多条数据走线DL。多条数据走线DL沿y方向位于显示区AA的一侧，并且分别与显示区AA中的多条数据线DATA连接。

在一些实施例中，周边区PA中设置有弯折区120，弯折区120沿y方向位于多条数据走线DL远离显示区AA的一侧。弯折区120中可以设置有多条图案化走线，所述多条图案化走线与所述多条数据走线对应地连接，下文将对此进一步详细说明。

在一些实施例中，周边区PA中还可以设置有多条连接走线CL。多条连接走线CL沿y方向位于弯折区120远离所述显示区的一侧，所述多条连接走线与弯折区120中的多条图案化走线对应地连接，下文将对此进一步详细说明。

在一些实施例中，周边区PA中还可以设置有辅助电路，辅助电路包括但不限于静电放电电路130和单元测试电路140。如图2所示，静电放电电路130沿y方向位于多条连接走线CL远离显示区AA的一侧，单元测试电路140沿y方向位于静电放电电路130远离显示区AA的一侧。每条连接走线CL一端连接弯折区120内的图案化连接线，另一端连接静电放电电路130和单元测试电路140中的至少一者。静电放电电路130用于释放连接走线CL上的静电。单元测试电路140用于通过连接走线CL和数据走线DL对显示区AA内的子像素进行测试。在一些实施例中，静电放电电路130可以包括多个静电放电单元，多个静电放电单元与多条连接走线CL一一对应地连接。类似地，在一些实施例中，单元测试电路140可以包括多个单元测试子电路，所述多个单元测试子电路也与所述多条连接走线CL一一对应地连接。

在一些实施例中，周边区PA中还可以设置有多个引脚(在图2中位于由方框150表示的区域内)。区域150内的多个引脚分别通过多个引脚走线FL连接至辅助电路，例如连接至静电放电电路130和单元测试电路140中的至少一者。区域150内的多个引脚可以与驱动IC上的引脚连接，使得驱动IC提供的数据信号可以通过引脚走线FL、连接走线CL和数据走线DL提供至显示区AA内的子像素。

图3示出了根据本公开实施例的数据走线的示意图。

如图3所示，多条数据走线DL包括第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c。第一数据走线DL_a位于第一导体层，第二数据走线DL_b位于第二导体层，第三数据走线DL_C位于第三导体层，图3中为了区分三种不同的导体层，将位于第一导体层的第一数据走线DL_a用灰色粗线表示，将位于第二导体层的第二数据走线DL_b用黑色粗线表示，将位于第三导体层的第三数据走线DL_c用黑色细线表示。本领域技术人员应理解，图3中表示第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c的不同粗细的线条仅用于区分不同的数据走线，而不旨在限制数据走线的实际线宽。

第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c各自包括数据走线第一子线F1、数据走线第二子线F2和数据走线第三子线F3。数据走线第一子线F1和数据走线第三子线F3沿y方向延伸，数据走线第二子线F2相对于y方向成一定角度延伸。数据走线第二子线F2连接在数据走线第一子线F1和数据走线第三子线F3之间。对于不同数据走线来说，数据走线第二子线F2相对于y方向的角度可以不同。虽然图3中数据走线第二子线F2被绘制为直线，然而本公开的实施例不限于此。在实践中，数据走线第二子线F2可以根据需要被设计成曲线形状。

结合图1和2，数据走线第一子线F1与显示区AA内的至少一条数据线DATA连接，数据走线第三子线F3与弯折区120中的至少一条图案化走线连接，下文将对此进一步详细说明。

图4示出了图2中区域A1的示意图。图5示出了图4中沿X-X’线的截面图。

如图4和图5所示，第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c呈周期排布。第一数据走线DL_a位于第一导体层，第一导体层位于衬底基板110面向子像素的一侧。第二数据走线DL_b位于第二导体层，第二导体层位于第一数据走线DL_a所在的第一导体层远离衬底基板110的一侧。第三数据走线DL_c位于第三导体层，第三导体层位于第二数据走线DL_b所在的第二导体层远离衬底基板110的一侧。在一些实施例中，第一导体层可以与子像素中薄膜晶体管的栅极同层设置，第二导体层可以与子像素中电容的第二极同层设置，第三导体层可以与子像素中薄膜晶体管的源极和/或漏极同层设置，下文将对此进一步详细说明。第一导体层和第二导体层的材料包括但不限于Mo，第三导体层的材料包括但不限于Ti和Al中的至少之一，例如第三导体层可以设置成Ti-Al-Ti三层结构。

显示基板还包括缓冲层510、第一栅绝缘层520、第二栅绝缘层530和层间介质层540，其中缓冲层510位于衬底基板110面向子像素的一侧，第一栅绝缘层520位于缓冲层510远离衬底基板110的一侧，第一数据走线DL_a位于第一栅绝缘层520远离衬底基板110的一侧，并且被第二栅绝缘层530覆盖。第二数据走线DL_b位于第二栅绝缘层530远离衬底基板110的一侧，并且被层间介质层540覆盖。第三数据走线DL_c位于层间介质层540远离衬底基板110的一侧。

如图4和图5所示，至少一条第一数据走线DL_a的一部分在衬底基板110的正投影与至少一条第三数据走线DL_c的一部分在衬底基板110的正投影重叠。例如第一数据走线DL_a的数据走线第二子线F2与第三数据走线DL_c的数据走线第二子线F2在衬底基板110的正投影至少部分重叠，例如二者中心轴重合，这里所谓走线的中心轴可以指的是在走线延伸方向上的中心轴，中心轴到走线两侧边缘的距离相等。第二数据走线DL_b的数据走线第二子线F2在衬底基板110上的正投影可与第一数据走线DL_a和第三数据走线DL_c各自的数据走线第二子线F2在衬底基板110的正投影均不重叠。

在图4和图5所示的实施例中，第一数据走线DL_a的线宽与第三数据走线DL_c的线宽相同，这里所谓线宽可以指的是垂直于走线延伸方向上的尺寸。然而本公开的实施例不限于此，在一些实施例中可以尽可能减小第三数据走线DL_c的线宽，同时尽可能增大第一数据走线DL_a和第二数据走线DL_b的线宽。例如第三数据走线DL_c的线宽可以为1.8μm±α，第一数据走线DL_a和第二数据走线DL_b的线宽可以为2.2μm±α，其中α表示可允许的误差。

根据本公开的实施例，通过将数据走线DL设置在三个不同的导体层，并使得位于第一导体层的数据走线与位于第三导体层的数据走线在衬底基板的正投影至少部分重叠，可以减小数据走线占用空间，例如与传统的非重叠式结构相比，可以使数据走线第二子线F2整体上占用的空间减小1/3。另外，第一导体层与第三导体层之间可以设置多层介质，例如第一栅绝缘层530和层间介质层540，这些介质的存在可以减小位于第一导体层的数据走线与位于第三导体层的数据走线之间的相互串扰。

图6示出了图2中区域A1的布局图。如图6所示，弯折区120内设置有多条图案化走线BL。在第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c中任意一条数据走线中，第一子线F1和数据走线第一子线F3沿y方向延伸，数据走线第二子线F2的延伸方向相对于数据走线第一子线F1和数据走线第一子线F3呈一定的角度，数据走线第一子线F1与显示区AA内的至少一条数据线DATA连接，数据走线第三子线F3与弯折区120内的至少一条图案化走线BL连接。

图7示出了根据本公开实施例的连接走线的示意图。

如图7所示，多条连接走线CL包括第一连接走线CL_a、第二连接走线CL_b和第三连接走线CL_c。第一连接走线CL_a位于第一导体层，第二连接走线CL_b位于第二导体层，第三连接走线CL_C位于第三导体层，类似于图3，图7中将位于第一导体层的第一连接走线CL_a用灰色粗线表示，将位于第二导体层的第二连接走线CL_b用黑色粗线表示，将位于第三导体层的第三连接走线CL_c用黑色细线表示。第一连接走线CL_a、第二连接走线CL_b和第三连接走线CL_c各自包括连接走线第一子线K1和连接走线第二子线K2。在一些实施例中，第一连接走线CL_a、第二连接走线CL_b和第三连接走线CL_c各自还可以包括连接走线第三子线K3。连接走线第一子线K1和连接走线第三子线K3沿y方向延伸，连接走线第二子线K2相对于y方向成一定角度延伸。连接走线第二子线K2连接在连接走线第一子线K1和连接走线第三子线K3之间。对于不同连接走线来说，连接走线第二子线K2相对于y方向的角度可以不同。虽然图7中连接走线第二子线K2被绘制为直线，然而本公开的实施例不限于此。在实践中，连接走线第二子线K2可以根据需要被设计成曲线形状。

图8示出了图2中区域A2的示意图。图9示出了图2中区域A2的布局图。

如图8和图9所示，多条数据走线DL(包括第一数据走线DL_a、第二数据走线DL_b和第三数据走线DL_c)可以与多条图案化走线BL一一对应地连接，而多条图案化走线BL可以与多条连接走线CL(包括第一连接走线CL_a、第二连接走线CL_b和第三连接走线CL_c)一一对应地连接。第一连接走线CL_a、第二连接走线CL_b和第三连接走线CL_c呈周期排布，使得例如每条第一数据走线DL_a通过一条图案化走线BL连接至一条第三连接走线CL_c，每条第二数据走线DL_b通过一条图案化走线BL连接至一条第三连接走线DL_c，每条第三数据走线DL_c通过一条图案化走线BL连接至一条第一连接走线CL_a或第二连接走线CL_b。

在一些实施例中，如图8和图9所示，数据走线第三子线F3按照DL_a、DL_c、DL_b的顺序周期排布，连接走线按照CL_c、CL_a、CL_c、CL_c、CL_b、CL_c的顺序周期排布，任意相邻的两条第三数据走线DL_c(例如图8中虚线框所示的两条相邻的第三数据走线DL_c)中，一条第三数据走线DL_c与第一连接走线CL_a连接，另一条第三数据走线DL_c与第二连接走线CL_b连接。这里所谓相邻的两条第三数据走线指的是多条第三数据走线中在y方向上距离最近的两条第三数据走线，例如图8中虚线框所示的两条第三数据走线DL_c。

图10示出了根据本公开实施例的静电放电电路的示意图。图11示出了根据本公开实施例的静电放电电路中的静电放电单元的电路图。

如图10所示，图2中的静电放电电路130与多条连接走线CL连接。静电放电电路130可以包括多个静电放电单元ESD1，ESD2，...，ESDh，多个静电放电单元ESD1，ESD2，...，ESDh与多条连接走线CL一一对应地连接。

如图11所示，静电放电单元ESD1，ESD2，...，ESDh中的每一个包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1和第二晶体管T2各自的栅极和第一极以及第三晶体管T3和第四晶体管T4各自的第二极与相应的一条连接走线CL连接，第一晶体管T1和第二晶体管T2各自的第二极连接低电压信号线VGL，第三晶体管T3和第四晶体管T4各自的栅极和第一极连接高电压信号线VGH。

晶体管T1至T4可以均为P型晶体管。当连接走线CL上的信号高电平高于预设高电平值时，第三晶体管T3和第四晶体管T4中的至少之一导通以将连接走线CL上控制在高电压信号线VGH的电位，从而使过高电平通过第三晶体管T3和第四晶体管T4中的至少之一释放。当连接走线CL上的信号低电平低于预设低电平值时，第一晶体管T1和第二晶体管T2中的至少之一导通以将连接走线CL控制在低电压信号线VGL的电位，从而使过低电平通过第一晶体管T1和第二晶体管T2中的至少之一释放。

虽然图11中的静电放电单元具有特定的电路结构，然而本公开的实施例不限于此，静电放电单元可以根据需要而具有其他电路结构，例如包括更多或更少的晶体管，或者以其他方式连接的任意数量的晶体管。

图12A示出了图2中区域A3的布局图。图12B示出了图12A中的静电放电电路130的局部放大图。

如图12A和12B所示，静电放电电路130可以包括多个静电放电单元ESD1，ESD2，...，ESDh，图12B中为了简明起见仅标注了其中两个静电放电单元ESDi和ESD(i+1)。多个静电放电单元ESD1，ESD2，...，ESDh与多条连接走线CL一一对应地连接。静电放电单元ESD1，ESD2，...，ESDh中的每一个包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。与图11所示的静电放电单元的电路结构不同的是，图12B中第一晶体管T1和第二晶体管T2串联连接在连接走线CL与低电压信号线VGL之间，第三晶体管T3和第四晶体管T4串联在连接走线CL与高电压信号线VGH之间。

图13示出了根据本公开另一实施例的显示基板的平面示意图。图13的显示基板与图2类似，区别至少在于数据走线DL和连接走线CL均分成多个组。

在图13中，多条数据走线DL被划分为多组，沿x方向从左至右分别为第一组数据走线GB1、第二组数据走线GB2、第三组数据走线GB3、第四组数据走线GB4、第五组数据走线GB5和第六组数据走线GB6(下文统称数据走线组GB)。以显示基板110沿y方向的中心线为对称轴，第一组数据走线GB1与第六组数据走线GB6对称，第二组数据走线GB2与第五组数据走线GB5对称，第三组数据走线GB3分别与第四组数据走线GB4对称。以类似的方式，多条连接走线CL被划分为第一组连接走线GC1至第六组连接走线GC6(下文统称连接走线组GC)。

根据本公开的实施例，相邻两组GB之间的距离大于组GB内相邻数据走线之间的距离，相邻两组GC之间的距离大于组GC内相邻连接走线之间的距离，下文将参考图14和图15进行详细说明。

图14示出了图13中区域B1的示意图。图15示出了图13中区域B2的示意图。

如图14所示，分别属于组GB1和GB2且彼此相邻的两条数据走线DL的数据走线第三子线F3在x方向上相距第一距离d1(下文也称作相邻组之间的距离)。属于同一组(例如属于GB1或者属于GB2且彼此相邻的两条数据走线DL的数据走线第三子线F3相距第二距离d2，其中第二距离d2小于第一距离d1。相邻组之间的距离可以根据需要来设置，例如组GB1和GB2之间的距离d1可以与GB2和GB3之间的距离d1’相等，也可以不等。在一些实施例中，如图13所示，组GB3和GB4之间的距离大于组GB1和GB2之间的距离。

类似地，如图15所示，分别属于组GC1和GC2且彼此相邻的两条连接走线CL的连接走线第一子线K1在x方向上相距第三距离d3，属于同一组(例如属于GC1或者属于GC2)且彼此相邻的两条连接走线CL的连接走线第一子线K1在x方向上相距第四距离d4，所述第四距离d4小于第三距离d3。在一些实施例中，相邻两组连接走线之间的距离可以等于与之连接的相邻两组数据走线之间的距离，例如组GC1和GC2之间的距离d3可以等于组GB1和GB2之间的距离d1。

图16示出了图13中区域B3的示意图。图17示出了图13中区域B3的布局图。

如图16和17所示，图13中的连接走线组GC3可以被划分为第一子组连接走线GC3_1、第二子组连接走线GC3_2和第三子组连接走线GC3_3，第一子组连接走线GC3_1和第三子组走线走线GC3_3沿x方向位于第二子组连接走线GC3_2两侧。

在第一子组连接走线GC3_1和第三子组连接走线GC3_3中，各个第一连接走线CL_a和第二连接走线CL_b的连接走线第一子线K1呈折线形延伸至图案化线走线。在第二子组连接走线GC3_2中，各个连接走线(包括CL_a、CL_b和CL_c)的连接走线第一子线K1均呈直线形延伸。

第一子组连接走线GC3_1和第三子组连接走线GC3_3中，不同连接走线的折线形延伸部分的长度可以是变化的。在一些实施例中，与第一子组连接走线GC3_1电连接的第一组数据走线GB3_1d的长度从左到右逐渐减小，相应地在第一子组连接走线GC3_1中，各个第一连接走线CL_a和第二连接走线CL_b的折线形延伸部分的长度从左到右(即沿着x方向)也逐渐减小，从而补偿与之连接的数据走线的长度变化。例如在图16中，位于最左侧的第一连接走线CL_a的折线形延伸部分的长度大于其右侧的第二连接走线CL_b的折线形延伸部分的长度，以此类推。

类似地，在第三子组连接走线GC3_3中，各个第一连接走线CL_a和第二连接走线CL_b的连接走线第一子线K1的折线形延伸部分的长度可以沿着x方向逐渐增大，例如位于最右侧的第一连接走线CL_a的折线形延伸部分的长度小于其左侧的第二连接走线CL_b的折线形延伸部分的长度，以此类推。

在图16中，第一子组连接走线GC3_1中各个折线延伸部分形成的图案与第三子组连接走线GC3_3中各个折线延伸部分形成的图案是对称的，即，两个子组中的折线形延伸部分以相同的斜率递减或递增。然而本公开的实施例不限于此，在一些实施例中，第一子组连接走线GC3_1中从左至右各个折线延伸部分的长度以一定斜率递减，而第三子组连接走线GC3_3中从左至右各个折线延伸部分的长度以小于该斜率的另一斜率递增(取决于与第三子组连接走线GC3_3连接的数据走线的长度变化)，从而第一子组连接走线GC3_1和第三子组连接走线GC3_3形成的图案是不对称的。在另一些实施例中，第三子组连接走线GC3_3均不具有折线形延伸部分。

其他连接走线组GC1、GC2、GC4、GC5和GC6具有类似的结构，这里不再赘述。

由于不同导体层的材料具有不同的电阻率，因此位于不同导体层的走线在长度相同的情况下可能电阻不同。例如第三导体层的材料的电阻率可能低于第一导体层和第二导体层的材料的电阻率。本公开的实施例通过将位于第一导体层和第二导体层的连接走线的一部分设置成折线形状，可以增加这些连接走线的长度，从而补偿由于与这些连接走线连接的数据走线的低电阻。通过这种方式，使得各个数据信号的传输路径的电阻可以基本相同。

在一些实施例中，不同组内连接走线的折线形延伸部分的长度的渐变程度可以不同，下面将参考图18A至图18C来详细说明。

图18A至18C分别示出了组GC1至GC3的第一子组连接走线的布局。组GC4至GC6与组GC1至GC3对称设置，因此这里不再赘述。

如图18A所示，在组GC1的第一子组GC1_1中，相邻两个折线形延伸部分的长度不同，使得各个折线形延伸部分的长度以第一斜率逐渐减小，从而形成如虚线所示的三角形图案。类似地，如图18B所示，在组GC2的第一子组GC2_1中，各个折线形延伸部分的长度以第二斜率逐渐减小，从而形成如虚线所示的三角形图案；如图18C所示，在组GC3的第一子组GC3_1中，各个折线形延伸部分的长度以第三斜率逐渐减小，从而形成如虚线所示的三角形图案。

从图18A至图18C可以看出，第一斜率大于第二斜率，第二斜率大于第三斜率，也就是说，组GC1内相邻两个折线形延伸部分的长度差大于组GC2内相邻的折线形延伸部分的长度差，而组GC2内相邻的折线形延伸部分的长度差大于组GC2内相邻的折线形延伸部分的长度差。

图19示出了根据本公开实施例的显示基板的子像素结构的示意图。

如图19所示，显示基板中多个子像素中的至少一个包括薄膜晶体管和电容，所述薄膜晶体管具有栅极G、源极S和漏极D，所述电容具有第一极ED1和第二极ED2。薄膜晶体管的有源层P-Si位于缓冲层510与第一栅绝缘层520之间，并且与源极S和漏极D连接。层间绝缘层540位于栅极G与源极S和漏极D之间。第一栅绝缘层520位于层间绝缘层540面向衬底基板110的一侧。第二栅绝缘层530位于层间绝缘层540与第一栅绝缘层520之间。电容的第一极ED1与薄膜晶体管的栅极G同层设置，电容的第二极ED2设置在层间绝缘层540与第二栅绝缘层530之间。

子像素还可以包括钝化层1901、第一平坦层1902、转接电极1903和第二平坦层1904。钝化层1901位于层间介质层540远离衬底基板110的一侧。第一平坦层1902位于钝化层1901远离衬底基板110的一侧。转接电极1903位于第一平坦层1902远离衬底基板110的一侧，并且通过设置在第一平坦层1902和钝化层1901中的过孔与薄膜晶体管的源极S连接。第二平坦层1904设置在转接电极1903远离衬底基板110的一侧并且至少部分覆盖转接电极1903。

子像素还可以包括像素界定层1905和发光元件，所述发光元件包括阳极1906、发光层1907和阴极1908。像素界定层1905位于第二平坦层1904远离衬底基板110的一侧。阳极1906位于转接电极1903远离衬底基板110的一侧并且与转接电极1903连接。发光层1907位于阳极1906远离衬底基板110的一侧并且部分地覆盖阳极1906。阴极1908位于发光层1907远离衬底基板110的一侧。

子像素还可以包括封装层1909，其位于阴极1908远离衬底基板110的一侧。在一些实施例中，封装层1909可以包括依次堆叠的第一无机封装层、有机封装层和第二无机封装层。

上述实施例中的第一数据走线DL_a和第一连接走线CL_a可以与薄膜晶体管的栅极G同层设置，第二数据走线DL_b和第二连接走线CL_b可以与电容的第二极ED2同层设置，第三数据走线DL_c和第三连接走线CL_c可以与源极S和/或漏极D同层设置。图案化走线BL可以与转接电极1903同层设置。

本公开的实施例还提供了一种显示面板，可以包括上述任意实施例的显示基板。在一些实施例中，该显示面板可以为有源矩阵有机发光二极管(AMOLED，Active-MatrixOrganic Lighting-Emitting Diode)显示面板。

应当注意的是，在以上的描述中，仅以示例的方式，示出了本公开实施例的技术方案，但并不意味着本公开实施例局限于上述步骤和结构。在可能的情形下，可以根据需要对步骤和结构进行调整和取舍。因此，某些步骤和单元并非实施本公开实施例的总体发明思想所必需的元素。

至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开实施例的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开实施例的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (16)

1.一种显示基板，包括

衬底基板，包括显示区和围绕所述显示区的周边区；

多个子像素，位于所述显示区中；

多条数据线，位于所述显示区中，沿第一方向排列并且沿第二方向延伸，所述多条数据线连接至所述多个子像素；

多条数据走线，位于所述周边区中，沿所述第二方向位于所述显示区的一侧，所述多条数据走线分别与所述多条数据线连接，

其中，所述多条数据走线包括周期排布的第一数据走线、第二数据走线和第三数据走线，其中第一数据走线位于第一导体层、第二数据走线位于第二导体层，第三数据走线位于第三导体层，其中所述第一导体层位于所述衬底基板面向所述多个子像素的一侧，所述第二导体层位于所述第一导体层远离所述衬底基板的一侧，所述第三导体层位于所述第二导体层远离所述衬底基板的一侧，至少一条第一数据走线的一部分在衬底基板的正投影与至少一条第三数据走线的一部分在衬底基板的正投影重叠；

所述显示基板还包括

弯折区，位于所述周边区中，所述弯折区沿所述第二方向位于所述多条数据走线远离所述显示区的一侧，所述显示基板还包括：多条图案化走线，位于所述弯折区中，所述多条图案化走线与所述多条数据走线对应地连接；

多条连接走线，位于所述周边区，沿所述第二方向位于所述弯折区远离所述显示区的一侧，所述多条连接走线与所述多条图案化走线对应地连接，

其中，所述多条连接走线包括周期排布的第一连接走线、第二连接走线和第三连接走线，其中第一连接走线位于所述第一导体层、第二连接走线位于所述第二导体层，第三连接走线位于所述第三导体层，

其中，所述连接走线包括连接走线第一子线和连接走线第二子线，所述连接走线第一子线连接所述多条图案化走线中的一条图案化走线，所述连接走线第二子线与所述连接走线第一子线连接，

其中，所述多条连接走线中至少一条连接走线的连接走线第一子线呈折线形延伸至相应的图案化线走线。

2.根据权利要求1所述的显示基板，其中，所述数据走线包括数据走线第一子线、数据走线第二子线和数据走线第三子线，所述数据走线第一子线与所述多条数据线中的至少一条数据线连接，所述数据走线第三子线与所述多条图案化走线中的至少一条图案化走线连接，所述数据走线第二子线连接在所述数据走线第一子线和所述数据走线第三子线之间，

其中至少一条第一数据走线的数据走线第二子线在衬底基板的正投影与至少一条第三数据走线的数据走线第二子线在衬底基板的正投影至少部分重叠。

3.根据权利要求1所述的显示基板，其中，每条第一数据走线通过一条图案化走线连接至一条第三连接走线，每条第二数据走线通过一条图案化走线连接至一条第三连接走线，每条第三数据走线通过一条图案化走线连接至一条第一连接走线或第二连接走线。

4.根据权利要求3所述的显示基板，其中，任意相邻的两条第三数据走线中，一条第三数据走线通过一条图案化走线与第一连接走线连接，另一条第三数据走线通过一条图案化走线与第二连接走线连接。

5.根据权利要求4所述的显示基板，还包括：辅助电路，位于所述周边区，沿所述第二方向位于所述多条连接走线远离所述显示区的一侧，

所述连接走线还包括连接走线第三子线，所述连接走线第三子线与所述辅助电路连接，所述连接走线第二子线连接在所述连接走线第一子线和连接走线第三子线之间。

6.根据权利要求5所述的显示基板，其中，所述辅助电路包括静电放电电路，所述静电放电电路包括多个静电放电单元，所述多个静电放电单元与所述多条连接走线的连接走线第三子线一一对应地连接。

7.根据权利要求2所述的显示基板，其中，所述多条数据走线被划分为多组数据走线，其中分别属于相邻两组且彼此相邻的两条数据走线的数据走线第三子线在第一方向上相距第一距离，属于同一组且彼此相邻的两条数据走线的数据走线第三子线在第一方向上相距第二距离，所述第二距离小于第一距离。

8.根据权利要求4所述的显示基板，其中，所述多条连接走线被划分为多组连接走线，其中分别属于相邻两组且彼此相邻的两条连接走线的连接走线第一子线在第一方向上相距第三距离，属于同一组且彼此相邻的两条连接走线的连接走线第一子线在第一方向上相距第四距离，所述第四距离小于第三距离。

9.根据权利要求8所述的显示基板，其中，至少一组连接走线被划分为第一子组连接走线、第二子组连接走线和第三子组连接走线，所述第一子组连接走线和所述第三子组连接走线沿第一方向位于所述第二子组连接走线两侧，

其中，

在所述第一子组连接走线中，各个第一连接走线和第二连接走线的连接走线第一子线呈折线形延伸至图案化线走线，且各个第一连接走线和第二连接走线的折线形延伸部分的长度沿着第一方向逐渐减小；

在所述第三子组连接走线中，各个第一连接走线和第二连接走线的连接走线第一子线呈折线形延伸至图案化线走线，且各个第一连接走线和第二连接走线的连接走线第一子线的折线形延伸部分的长度沿着第一方向逐渐增大。

10.根据权利要求1至9中任一项权利要求所述的显示基板，其中，所述多个子像素中至少一个包括：

薄膜晶体管，所述薄膜晶体管具有栅极、源极和漏极；

层间绝缘层，所述层间绝缘层位于所述栅极与所述源极和所述漏极之间；

第一栅绝缘层，所述第一栅绝缘层位于所述层间绝缘层面向所述衬底基板的一侧；

第二栅绝缘层，所述第二栅绝缘层位于所述层间绝缘层与所述第一栅绝缘层之间；以及

电容，所述电容的第一极与所述栅极同层设置，所述电容的第二极设置在所述层间绝缘层与所述第二栅绝缘层之间，

其中，所述第一数据走线与所述栅极同层设置，所述第二数据走线与所述电容的第二极同层设置，所述第三数据走线与所述源极或所述漏极同层设置。

11.根据权利要求6所述的显示基板，其中，至少一个静电放电单元包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第一晶体管的栅极和第一极、所述第二晶体管的栅极和第一极、所述第三晶体管的第二极和所述第四晶体管的第二极与相应的一条连接走线第三子线连接，所述第一晶体管的第二极和所述第二晶体管的第二极连接低电压信号线，所述第三晶体管的栅极和第一极和所述第四晶体管的栅极和第一极连接高电压信号线。

12.根据权利要求6所述的显示基板，其中，所述辅助电路还包括单元测试电路，所述单元测试电路包括多个单元测试子电路，所述多个单元测试子电路与所述多条连接走线的连接走线第三子线一一对应地连接。

13.根据权利要求2所述的显示基板，其中，至少一条第一数据走线的数据走线第二子线在衬底基板的正投影与至少一条第三数据走线的数据走线第二子线在衬底基板的正投影完全重叠，至少一条第二数据走线的数据走线第二子线在衬底基板的正投影与至少一条第一数据走线的数据走线第二子线在衬底基板的正投影以及至少一条第三数据走线的数据走线第二子线在衬底基板的正投影不重叠。

14.根据权利要求7所述的显示基板，其中，所述多组数据走线包括沿第一方向排列的第一组数据走线、第二组数据走线、第三组数据走线、第四组数据走线、第五组数据走线和第六组数据走线，其中所述第一组数据走线与第六组数据走线相对于显示基板在第二方向上的对称轴而对称设置，所述第二组数据走线与所述第五组数据走线相对于所述对称轴而对称设置，所述第三组数据走线与第四组数据走线相对于所述对称轴而对称设置。

15.根据权利要求8所述的显示基板，其中，所述多组连接走线包括沿第一方向排列的第一组连接走线、第二组连接走线、第三组连接走线、第四组连接走线、第五组连接走线和第六组连接走线，其中所述第一组连接走线与第六组连接走线相对于显示基板在第二方向上的对称轴而对称设置，所述第二组连接走线与所述第五组连接走线相对于所述对称轴而对称设置，所述第三组连接走线与第四组连接走线相对于所述对称轴而对称设置。

16.一种显示面板，包括根据权利要求1至15中任一项权利要求所述的显示基板。