CN115238321A - 签名验证方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种签名验证方法、存储器存储装置及存储器控制电路单元。所述方法包括：从存储器存储装置中读取第一数据、签名信息及第一验证信息；根据签名信息与第一验证信息执行第一验证操作；根据第一数据产生第二验证信息；根据第一验证信息与第二验证信息执行第二验证操作；以及根据第一验证操作的操作结果及第二验证操作的操作结果，对第一数据执行对应处理。由此，通过提早执行第一验证操作，可提升签名的验证效率。

Description

签名验证方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种用于存储器的签名验证技术，且尤其涉及一种签名验证方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

传统上，数据与对应的签名(signature)信息会被存储在存储器模块中。在进行数据与签名验证时，数据与对应的签名信息会被从存储器模块中读取出来。读取出来的数据会先被用于计算验证信息。尔后，所读取的签名信息及所计算的验证信息会被送入至签名验证模块进行验证。若通过验证，则表示这笔数据与对应的签名信息是正确的。反之，则表示这笔数据和/或签名信息可能经过伪造或窜改。但是，如上所述，传统的数据与签名验证流程必须要等到验证信息被即时计算出来后，签名验证模块才能接续执行签名验证，导致签名的验证效率低落。

发明内容

有鉴于此，本发明提供一种签名验证方法、存储器存储装置及存储器控制电路单元，可改善上述问题和/或提高签名的验证效率。

本发明的范例实施例提供一种签名验证方法，其用于可复写式非易失性存储器模块，所述签名验证方法包括：从所述可复写式非易失性存储器模块中读取第一数据、签名信息及第一验证信息；根据所述签名信息与所述第一验证信息执行第一验证操作；根据所述第一数据产生第二验证信息；根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

在本发明的一范例实施例中，执行所述第一验证操作的时间点与根据所述第一数据产生所述第二验证信息的时间点相互重叠。

在本发明的一范例实施例中，所述的签名验证方法还包括：在从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及将所述签名信息存储至所述存储器存储装置中。

在本发明的一范例实施例中，根据所述签名信息与所述第一验证信息执行所述第一验证操作的步骤包括：根据第二金钥信息、所述签名信息及所述第一验证信息执行所述第一验证操作，以获得所述第一验证操作的所述操作结果，其中所述第一金钥信息与所述第二金钥信息相互匹配。

在本发明的一范例实施例中，所述的签名验证方法还包括：在从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列(hash)运算，以产生所述第一验证信息；以及将所述第一验证信息存储至所述可复写式非易失性存储器模块中。

在本发明的一范例实施例中，根据所述第一验证信息与所述第二验证信息执行所述第二验证操作包括：比对所述第一验证信息与所述第二验证信息，以获得所述第二验证操作的所述操作结果。

在本发明的一范例实施例中，从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息的步骤包括：从所述存储器存储装置中读取所述签名信息与所述第一验证信息；以及在根据所述签名信息与所述第一验证信息执行所述第一验证操作的期间，从所述存储器存储装置中读取所述第一数据。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以：从所述可复写式非易失性存储器模块中读取第一数据、签名信息及第一验证信息；根据所述签名信息与所述第一验证信息执行第一验证操作；根据所述第一数据产生第二验证信息；根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

在本发明的一范例实施例中，所述存储器控制电路单元还用以：在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及将所述签名信息存储至所述可复写式非易失性存储器模块中。

在本发明的一范例实施例中，所述存储器控制电路单元还用以：在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列运算，以产生所述第一验证信息；以及将所述第一验证信息存储至所述可复写式非易失性存储器模块中。

在本发明的一范例实施例中，从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息的操作包括：从所述可复写式非易失性存储器模块中读取所述签名信息与所述第一验证信息；以及在根据所述签名信息与所述第一验证信息执行所述第一验证操作的期间，从所述可复写式非易失性存储器模块中读取所述第一数据。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，所述存储器控制电路单元包括主机接口、存储器接口及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口与所述存储器接口。所述存储器管理电路用以：从所述可复写式非易失性存储器模块中读取第一数据、签名信息及第一验证信息；根据所述签名信息与所述第一验证信息执行第一验证操作；根据所述第一数据产生第二验证信息；根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

在本发明的一范例实施例中，所述存储器管理电路还用以：在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及将所述签名信息存储至所述可复写式非易失性存储器模块中。

在本发明的一范例实施例中，所述存储器管理电路还用以：在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列运算，以产生所述第一验证信息；以及将所述第一验证信息存储至所述可复写式非易失性存储器模块中。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块存储有第一数据、签名信息及第一验证信息。所述签名信息包含对应于所述第一数据的数字签名，且所述第一验证信息是通过对所述第一数据执行散列运算而产生。

在本发明的一范例实施例中，所述第一验证信息用以在从所述可复写式非易失性存储器模块读取所述第一数据时，对所述签名信息进行验证。

在本发明的一范例实施例中，所述存储器控制电路单元用以将所述第一数据、所述签名信息及所述第一验证信息存储于所述可复写式非易失性存储器模块中。

基于上述，第一数据、签名信息及第一验证信息可从存储器存储装置或可复写式非易失性存储器模块中读取出来。根据所读取的签名信息与第一验证信息，第一验证操作可被执行。另一方面，第二验证信息可根据第一数据而产生，且第二验证操作可根据所读取的第一验证信息与动态产生的第二验证信息而执行。尔后，根据第一验证操作及第二验证操作的操作结果，可对第一数据执行对应处理。由此，通过提早执行第一验证操作，可提升签名的验证效率。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的同时存储签名信息及验证信息的数据结构的示意图；

图8是根据本发明的范例实施例所示出的读取数据并执行签名验证的示意图；

图9是根据本发明的范例实施例所示出的读取数据并执行签名验证的示意图；

图10是根据本发明的范例实施例所示出的签名验证方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42与可复写式非易失性存储器模块43。

连接接口单元41用以将存储器存储装置10连接主机系统11。存储器存储装置10可经由连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于外设部件互连局部总线(Peripheral Component Interconnect Express,PCI Express)标准。在一范例实施例中，连接接口单元41亦可以是符合串行高级技术附件(SerialAdvanced Technology Attachment,SATA)标准、并行高级技术附件(Parallel AdvancedTechnology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electricaland Electronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被使能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会经由存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟块(VB)。一个虚拟块可包括多个实体地址或多个实体程序化单元。

存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

图7是根据本发明的范例实施例所示出的同时存储签名信息及验证信息的数据结构的示意图。请参照图7，数据结构70包括数据(亦称为第一数据)71、签名信息72及验证信息(亦称为第一验证信息)73。数据结构70可存储于图6中的一或多个实体单元中。

在一范例实施例中，存储器管理电路51可将数据71、签名信息72及验证信息73以数据结构70的形式存储于可复写式非易失性存储器模块43中。数据71可包括程序码、固件码或任意数据。签名信息72包含对应于数据71的数字签名(digital signature)。验证信息73可通过对数据71执行散列(hash)运算而产生。例如，所述散列运算可采用安全散列算法(Secure Hash Algorithm,SHA)或者其他类型的散列算法，本发明不加以限制。特别是，验证信息73可用以在从可复写式非易失性存储器模块43读取数据71时，对签名信息72进行验证。

在一范例实施例中，当欲存储数据71时，存储器管理电路51可对数据71执行所述散列运算，以产生验证信息73。换言之，验证信息73可反映对数据71执行所述散列运算的运算结果。在获得验证信息73后，存储器管理电路51可将验证信息73作为数据结构70的一部分而存储至可复写式非易失性存储器模块43中。

另一方面，在获得验证信息73后，存储器管理电路51可根据验证信息73与金钥信息(亦称为第一金钥信息)产生签名信息72。例如，第一金钥信息可包括公开金钥密码学(Public-key cryptography)或非对称式密码学(Asymmetric cryptography)中的私钥(private key)。存储器管理电路51可根据公开金钥密码学或非对称式密码学中的椭圆曲线(Elliptic Curve)加密算法或类似的非对称式加密算法来对验证信息73与第一金钥信息进行运算，以产生签名信息72。由此，签名信息72在使用上的概念类似于数据71的拥有者使用其私钥对数据71进行亲笔签名。须注意的是，使用椭圆曲线加密算法等各式非对称式加密算法来产生数字签名属于已知常识，故在此不多加赘述。在获得签名信息72后，存储器管理电路51可将签名信息72作为数据结构70的一部分而存储至可复写式非易失性存储器模块43中。

传统上，当欲存储数据71时，数据71可与签名信息72一并存储，但验证信息73不会事先被存储。也就是说，传统上的数据结构70不会包含验证信息73。传统上，当欲读取数据71时，验证信息73会在读取数据71的过程中，根据对数据71进行散列运算的即时运算结果而获得。在获得验证信息73后，才能根据签名信息72与验证信息73进行非对称式加密算法的验证运算，以对签名信息72进行验证。换言之，传统上在读取数据71时，非对称式加密算法的验证运算需要等到对数据71进行的散列运算完成(即经过计算而获得验证信息73)后才能执行，导致签名验证的执行时间很长。

然而，在图7的范例实施例中，当欲读取数据结构70中的数据71时，数据结构70中的签名信息72及验证信息73可直接用于非对称式加密算法的验证运算，使签名信息72的验证可至少部分地与数据71的散列运算同步执行。尔后，再利用数据71的散列运算的即时运算结果来对验证信息73的有效性进行验证。由此，可有效缩短执行签名验证的时间和/或提高签名的验证效率。

图8是根据本发明的范例实施例所示出的读取数据并执行签名验证的示意图。须注意的是，在图8中，横轴方向代表时间。

请参照图7与图8，在一范例实施例中，当欲读取数据71(即第一数据)时，在方块81～83中，存储器管理电路51可依序从可复写式非易失性存储器模块43中读取数据71、签名信息72及验证信息73(即第一验证信息)。

在读取数据71后，在方块84中，存储器管理电路51可根据所读取的数据71产生另一验证信息(亦称为第二验证信息)。例如，存储器管理电路51可对第一数据执行所述散列运算，以产生第二验证信息。换言之，第二验证信息可反映对数据71执行所述散列运算的运算结果。

另一方面，在读取签名信息72与验证信息73后，在方块85中，存储器管理电路51可根据所读取的签名信息72与验证信息73执行一个验证操作(亦称为第一验证操作)。例如，签名信息72与验证信息73可被送入存储器管理电路51所运行的签名验证模块中。签名验证模块可根据签名信息72与验证信息73执行第一验证操作。例如，所述签名验证模块可采用公开金钥密码学或非对称式密码学中的椭圆曲线数字签名算法(Elliptic Curve DigitalSignature Algorithm,ECDSA)或类似的数字签名算法，以根据验证信息73对签名信息72进行验证。在一范例实施例中，第一验证操作亦称为签名验证操作。此签名验证操作可用以验证签名信息72(即数字签名)。

在一范例实施例中，在方块85中，存储器管理电路51(或签名验证模块)可根据另一金钥信息(亦称为第二金钥信息)、签名信息72及验证信息73执行第一验证操作。例如，第二金钥信息可包括公开金钥密码学或非对称式密码学中的公钥(public key)，且此公钥与先前用来产生签名信息72的私钥相互对应(例如相互匹配)。例如，存储器管理电路51(或签名验证模块)可根据椭圆曲线数字签名算法来对第二金钥信息、签名信息72及验证信息73进行运算，以获得第一验证操作的操作结果。须注意的是，使用椭圆曲线数字签名算法等各式签名验证算法来对数字签名进行验证属于已知常识，故在此不多加赘述。

在一范例实施例中，若第一验证操作的操作结果为正，表示所读取的签名信息72通过所述签名验证模块的验证。相反的，若第一验证操作的操作结果为负，则表示所读取的签名信息72未通过所述签名验证模块的验证。若签名信息72未通过所述签名验证模块的验证，表示签名信息72可能经过伪造或窜改，且数据71的正确性或安全性可能也有疑虑。

须注意的是，如图8所示，执行第一验证操作的时间点与根据第一数据产生第二验证信息的时间点可至少部分相互重叠。由此，可有效缩短执行签名验证的整体时间和/或提高签名的验证效率。

此外，在取得动态产生的第二验证信息后，在方块86中，存储器管理电路51可根据从可复写式非易失性存储器模块43中读取的验证信息73与所述第二验证信息执行与数据71有关的另一验证操作(亦称为第二验证操作)。例如，在第二验证操作中，存储器管理电路51可将第二验证信息与从可复写式非易失性存储器模块43中读取的验证信息73进行比对。

在一范例实施例中，若第二验证信息与验证信息73的比对结果反映第二验证信息相同于验证信息73，存储器管理电路51可判定第二验证操作的操作结果为正。反之，若第二验证信息与验证信息73的比对结果反映第二验证信息不同于验证信息73，则存储器管理电路51可判定第二验证操作的操作结果为负。换言之，第二验证信息与验证信息73的比对结果(即第二验证操作的操作结果)可反映出第二验证信息是否相同于先前存储的验证信息73。

在一范例实施例中，若第二验证操作的操作结果为正，表示第二验证信息相同于验证信息73。因此，存储器管理电路51可判定基于验证信息73执行的第一验证操作是有效的。反之，若第二验证操作的操作结果为负，表示第二验证信息不同于验证信息73。因此，存储器管理电路51可判定基于验证信息73执行的第一验证操作是无效的。

在完成第一验证操作与第二验证操作后，存储器管理电路51可根据第一验证操作及第二验证操作的操作结果，对所读取的数据71执行对应处理。例如，若第一验证操作及第二验证操作的操作结果皆为正，表示签名信息72有通过签名验证模块的验证且基于验证信息73执行的第一验证操作是有效的。因此，存储器管理电路51可接续执行对应于数据71的预设操作。例如，假设数据71是主机系统11所欲读取的数据，则存储器管理电路51可将数据71传送给主机系统11。或者，假设数据71是存储器存储装置10开机时所运行的固件码，则存储器管理电路51可接续执行数据71，以执行开机程序。

在一范例实施例中，若第一验证操作的操作结果为正，但第二验证操作的操作结果为负，表示虽然签名信息72有通过签名验证模块的验证，但是验证信息73并不能代表实际上要使用的验证信息(即第二验证信息)。因此，存储器管理电路51可执行预设的错误处理程序。例如，所述错误处理程序可包括传送错误讯息给主机系统11，以反映对应于数据71的数字签名发生问题。

在一范例实施例中，若第一验证操作的操作结果为负，但第二验证操作的操作结果为正，表示虽然基于验证信息73执行的第一验证操作是有效的(即第二验证操作的操作结果为正)，但是签名信息72未通过签名验证模块的验证(即第一验证操作的操作结果为负)。因此，存储器管理电路51同样可执行预设的错误处理程序。同理，若第一验证操作与第二验证操作的操作结果皆为负，则存储器管理电路51同样可执行预设的错误处理程序。

在一范例实施例中，若第一验证操作的操作结果和/或第二验证操作的操作结果为负，则存储器管理电路51可使用当前计算出的第二验证信息来取代先前输入至签名验证模块的验证信息53，来重新执行签名验证操作。通过使用第二验证信息来重新对签名信息72进行验证，可确保签名验证操作的准确性。

须注意的是，在图8的范例实施例中，是从可复写式非易失性存储器模块43中连续读取数据71、签名信息72及验证信息73后，才开始执行第二验证信息的计算及第一验证操作。然而，在另一范例实施例中，第一验证操作和/或第二验证信息的计算亦可以是随着数据71的读取而同步执行，由此更进一步提高数据与签名的验证效率。

图9是根据本发明的范例实施例所示出的读取数据并执行签名验证的示意图。在图9中，横轴方向也代表时间。

请参照图7与图9，在一范例实施例中，当欲读取数据71(即第一数据)时，在方块91与92中，存储器管理电路51可先从可复写式非易失性存储器模块43中读取签名信息72及验证信息73(即第一验证信息)。然后，在方块93中，存储器管理电路51可根据所读取的签名信息72与验证信息73执行第一验证操作。例如，签名信息72与验证信息73可被送入存储器管理电路51所运行的签名验证模块中，以对签名信息72与验证信息73执行第一验证操作。

另一方面，在读取签名信息72与验证信息73后，在方块94中，存储器管理电路51可从可复写式非易失性存储器模块43中读取数据71(即第一数据)。在方块95中，根据所读取的数据71，存储器管理电路51可逐步产生第二验证信息。例如，图9中标记为1～8的数据段可用以表示第一数据中的多个数据段，而标记为A～H的数据段则可用以表示第二验证信息中的多个信息段。存储器管理电路51可逐一从复写式非易失性存储器模块43中读取第一数据中的数据段1～8，并根据所读取的数据段逐一产生第二验证信息中的数据段A～H。

须注意的是，类似于图8的范例实施例，在图9的范例实施例中，执行第一验证操作的时间点与根据第一数据产生第二验证信息的时间点同样可至少部分相互重叠。由此，可有效缩短执行签名验证的整体时间和/或提高签名的验证效率。特别是，相较于图8的范例实施例，在图9的范例实施例中，第一验证操作及第二验证信息的计算皆是随着数据71的读取而同步执行，由此更进一步缩短执行签名验证的整体时间和/或提高签名的验证效率。

在取得第二验证信息后，在方块96中，存储器管理电路51可根据从可复写式非易失性存储器模块43中读取的验证信息73与所述第二验证信息执行第二验证操作。接着，根据第一验证操作及第二验证操作的操作结果，存储器管理电路51可对所读取的数据71执行对应处理。须注意的是，图9的范例实施例中的第一验证操作、第二验证信息的计算及第二验证操作的相关操作细节皆可参照图8的范例实施例，在此不重复赘述。

图10是根据本发明的范例实施例所示出的签名验证方法的流程图。请参照图10，在步骤S1001中，从可复写式非易失性存储器模块或存储器存储装置中读取第一数据、签名信息及第一验证信息。在步骤S1002中，根据签名信息与第一验证信息执行第一验证操作。在步骤S1003中，根据第一数据产生第二验证信息。在步骤S1004中，根据第一验证信息与第二验证信息执行第二验证操作。在步骤S1005中，根据第一验证操作的操作结果及第二验证操作的操作结果，对第一数据执行对应处理。

然而，图10中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明所提出的范例实施例可通过事先将可用于验证数字签名的第一验证信息存储于可复写式非易失性存储器模块或存储器存储装置中。尔后，当欲读取数据时，这个事先存储的第一验证信息即可用于提前执行对于数字签名的签名验证操作(即第一验证操作)，而不需要等待第二验证信息的产生。由此，可有效提高对签名(即数字签名)的验证效率。此外，通过执行第二验证操作，亦可确保提前执行的签名验证操作的有效性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (24)

1.一种签名验证方法，用于存储器存储装置，所述签名验证方法包括：

从所述存储器存储装置中读取第一数据、签名信息及第一验证信息；

根据所述签名信息与所述第一验证信息执行第一验证操作；

根据所述第一数据产生第二验证信息；

根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及

根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

2.根据权利要求1所述的签名验证方法，其中执行所述第一验证操作的时间点与根据所述第一数据产生所述第二验证信息的时间点相互重叠。

3.根据权利要求1所述的签名验证方法，还包括：

在从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及

将所述签名信息存储至所述存储器存储装置中。

4.根据权利要求3所述的签名验证方法，其中根据所述签名信息与所述第一验证信息执行所述第一验证操作的步骤包括：

根据第二金钥信息、所述签名信息及所述第一验证信息执行所述第一验证操作，以获得所述第一验证操作的所述操作结果，

其中所述第一金钥信息与所述第二金钥信息相互匹配。

5.根据权利要求1所述的签名验证方法，还包括：

在从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列运算，以产生所述第一验证信息；以及

将所述第一验证信息存储至可复写式非易失性存储器模块中。

6.根据权利要求1所述的签名验证方法，其中根据所述第一验证信息与所述第二验证信息执行所述第二验证操作包括：

比对所述第一验证信息与所述第二验证信息，以获得所述第二验证操作的所述操作结果。

7.根据权利要求1所述的签名验证方法，其中从所述存储器存储装置中读取所述第一数据、所述签名信息及所述第一验证信息的步骤包括：

从所述存储器存储装置中读取所述签名信息与所述第一验证信息；以及

在根据所述签名信息与所述第一验证信息执行所述第一验证操作的期间，从所述存储器存储装置中读取所述第一数据。

8.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以：

从所述可复写式非易失性存储器模块中读取第一数据、签名信息及第一验证信息；

根据所述签名信息与所述第一验证信息执行第一验证操作；

根据所述第一数据产生第二验证信息；

根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及

根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

9.根据权利要求8所述的存储器存储装置，其中执行所述第一验证操作的时间点与根据所述第一数据产生所述第二验证信息的时间点相互重叠。

10.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：

在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及

将所述签名信息存储至所述可复写式非易失性存储器模块中。

11.根据权利要求10所述的存储器存储装置，其中根据所述签名信息与所述第一验证信息执行所述第一验证操作包括：

根据第二金钥信息、所述签名信息及所述第一验证信息执行所述第一验证操作，以获得所述第一验证操作的所述操作结果，

其中所述第一金钥信息与所述第二金钥信息相互匹配。

12.根据权利要求8所述的存储器存储装置，其中所述存储器控制电路单元还用以：

在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列运算，以产生所述第一验证信息；以及

将所述第一验证信息存储至所述可复写式非易失性存储器模块中。

13.根据权利要求8所述的存储器存储装置，其中根据所述第一验证信息与所述第二验证信息执行所述第二验证操作包括：

比对所述第一验证信息与所述第二验证信息，以获得所述第二验证操作的所述操作结果。

14.根据权利要求8所述的存储器存储装置，其中从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息的操作包括：

从所述可复写式非易失性存储器模块中读取所述签名信息与所述第一验证信息；以及

在根据所述签名信息与所述第一验证信息执行所述第一验证操作的期间，从所述可复写式非易失性存储器模块中读取所述第一数据。

15.一种存储器控制电路单元，用以控制可复写式非易失性存储器模块，所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以：

从所述可复写式非易失性存储器模块中读取第一数据、签名信息及第一验证信息；

根据所述签名信息与所述第一验证信息执行第一验证操作；

根据所述第一数据产生第二验证信息；

根据所述第一验证信息与所述第二验证信息执行第二验证操作；以及

根据所述第一验证操作的操作结果及所述第二验证操作的操作结果，对所述第一数据执行对应处理。

16.根据权利要求15所述的存储器控制电路单元，其中执行所述第一验证操作的时间点与根据所述第一数据产生所述第二验证信息的时间点相互重叠。

17.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以：

在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，根据所述第一验证信息与第一金钥信息，产生所述签名信息；以及

将所述签名信息存储至所述可复写式非易失性存储器模块中。

18.根据权利要求17所述的存储器控制电路单元，其中根据所述签名信息与所述第一验证信息执行所述第一验证操作包括：

根据第二金钥信息、所述签名信息及所述第一验证信息执行所述第一验证操作，以获得所述第一验证操作的所述操作结果，

其中所述第一金钥信息与所述第二金钥信息相互匹配。

19.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以：

在从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息之前，对所述第一数据执行散列运算，以产生所述第一验证信息；以及

将所述第一验证信息存储至所述可复写式非易失性存储器模块中。

20.根据权利要求15所述的存储器控制电路单元，其中根据所述第一验证信息与所述第二验证信息执行所述第二验证操作包括：

比对所述第一验证信息与所述第二验证信息，以获得所述第二验证操作的所述操作结果。

21.根据权利要求15所述的存储器控制电路单元，其中从所述可复写式非易失性存储器模块中读取所述第一数据、所述签名信息及所述第一验证信息的操作包括：

从所述可复写式非易失性存储器模块中读取所述签名信息与所述第一验证信息；以及

在根据所述签名信息与所述第一验证信息执行所述第一验证操作的期间，从所述可复写式非易失性存储器模块中读取所述第一数据。

22.一种存储器存储装置，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述可复写式非易失性存储器模块存储有第一数据、签名信息及第一验证信息，

所述签名信息包含对应于所述第一数据的数字签名，且所述第一验证信息是通过对所述第一数据执行散列运算而产生。

23.根据权利要求22所述的存储器存储装置，其中所述第一验证信息用以在从所述可复写式非易失性存储器模块读取所述第一数据时，对所述签名信息进行验证。

24.根据权利要求22所述的存储器存储装置，其中所述存储器控制电路单元用以将所述第一数据、所述签名信息及所述第一验证信息存储于所述可复写式非易失性存储器模块中。

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