CN115206792A - 改善晶圆翘曲的方法 - Google Patents
改善晶圆翘曲的方法 Download PDFInfo
- Publication number
- CN115206792A CN115206792A CN202210899597.2A CN202210899597A CN115206792A CN 115206792 A CN115206792 A CN 115206792A CN 202210899597 A CN202210899597 A CN 202210899597A CN 115206792 A CN115206792 A CN 115206792A
- Authority
- CN
- China
- Prior art keywords
- temperature
- film layer
- thin film
- substrate
- improving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000010409 thin film Substances 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 230000008021 deposition Effects 0.000 claims abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000010408 film Substances 0.000 claims 2
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000013307 optical fiber Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
Abstract
本发明提供一种改善晶圆翘曲的方法，提供形成有沟槽的衬底和沉积机台，衬底上形成有硬掩膜层，将衬底置于沉积机台的工艺腔室中；在工艺腔室内的温度调节为第一温度，之后在衬底上沉积填充沟槽的第一薄膜层；在工艺腔室内的温度升高至第二温度，之后在第一薄膜层上沉积第二薄膜层。本发明在低温时沉积一定厚度的栅极层，实现沟槽填充；再将炉管升温沉积剩余厚度的栅极层；改善SGT产品翘曲的同时提升了产能。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种改善晶圆翘曲的方法。
背景技术
立式炉管机台是半导体生产线前道工序的重要工艺设备之一，用于大规模集成电路、分立器件、电力电子、光电器件和光导纤维等行业的扩散、氧化、退火及合金等工序。
SGT(Shielded Gate Transistor,屏蔽栅极沟槽)由于槽深存在应力大的问题，在栅极层作业时容易触发警报和造成晶圆损坏。
目前SGT栅极(12KA)填充采用三步分布沉积，降低了破片风险；但是降低了FAB的产能。
未解决上述问题，需要一种新型的改善晶圆翘曲的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善晶圆翘曲的方法，用于解决现有技术中SGT器件由于槽深存在应力大的问题，在栅极层作业时容易触发警报和造成晶圆损坏，目前SGT栅极填充采用三步分布沉积，降低了破片风险；但是降低了FAB的产能的问题。
为实现上述目的及其他相关目的，本发明提供一种改善晶圆翘曲的方法，包括：
步骤一、提供形成有沟槽的衬底和沉积机台，所述衬底上形成有硬掩膜层，将所述衬底置于所述沉积机台的工艺腔室中；
步骤二、在所述工艺腔室内的温度调节为第一温度，之后在所述衬底上沉积填充所述沟槽的第一薄膜层；
步骤三、在所述工艺腔室内的温度升高至第二温度，之后在所述第一薄膜层上沉积第二薄膜层。
优选地，步骤一中的所述衬底为硅衬底。
优选地，步骤一中所述硬掩膜层的材料为二氧化硅。
优选地，步骤二中所述第一薄膜层的材料为多晶硅。
优选地，步骤二中所述第一温度为510至550摄氏度。
优选地，步骤二中所述第一薄膜层的厚度为3000至5000埃。
优选地，步骤三中所述第二薄膜层的材料为多晶硅。
优选地，步骤三中所述第二温度为560至595摄氏度。
优选地，步骤三中所述第二薄膜层的厚度为7000至9000埃。
优选地，步骤一中所述沉积机台为化学气相沉积机台。
优选地，所述方法用于屏蔽栅沟槽型器件的制造。
优选地，所述屏蔽栅沟槽型器件的栅极层厚度为12000埃。
如上所述，本发明的改善晶圆翘曲的方法，具有以下有益效果：
本发明在低温时沉积一定厚度的栅极层，实现沟槽填充；再将炉管升温沉积剩余厚度的栅极层；改善SGT产品翘曲的同时提升了产能。
附图说明
图1显示为本发明的工艺流程示意图；
图2显示为本发明的衬底示意图；
图3显示为本发明的形成第一薄膜层示意图；
图4显示为本发明的形成第二薄膜层示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1，本发明提供一种改善晶圆翘曲的方法，包括：
步骤一，提供形成有沟槽的衬底01和沉积机台，衬底01上形成有硬掩膜层02，将衬底01置于沉积机台的工艺腔室中，用于之后的沉积；
在本发明的实施例中，步骤一中的衬底01为硅衬底01。
在本发明的实施例中，步骤一中硬掩膜层02的材料为二氧化硅，通常情况下可将硅衬底01置于高温炉管中，硅衬底01表面的硅高温氧化为一层二氧化硅。
在本发明的实施例中，步骤一中沉积机台为化学气相沉积机台。
步骤二，在工艺腔室内的温度调节为第一温度，之后在衬底01上沉积填充沟槽的第一薄膜层03；
在本发明的实施例中，步骤二中第一薄膜层03的材料为多晶硅，可通过化学气相沉积机台形成第一薄膜层03。
在本发明的实施例中，步骤二中第一温度为510至550摄氏度，具体地，第一温度可为510摄氏度、520摄氏度、530摄氏度、540摄氏度或550摄氏度，即首先以较低的温度沉积第一薄膜层03至填充沟槽。
在本发明的实施例中，步骤二中第一薄膜层03的厚度为3000至5000埃，具体地，第一薄膜层的厚度可为3000埃、3500埃、4000埃、4500埃或5000埃，需要说明的是，第一薄膜层03的厚度由沟槽的大小决定，此步骤中第一薄膜层03需填充沟槽。
步骤三，在工艺腔室内的温度升高至第二温度，通过升温，能够将沟槽周围的应力释放，之后在第一薄膜层03上沉积第二薄膜层04，通过连续两步的沉积，相对于现有技术中连续沉积三次，不仅改善了衬底01的翘曲，也提升了产能。
在本发明的实施例中，步骤三中第二薄膜层04的材料为多晶硅。
在本发明的实施例中，步骤三中第二温度为560至595摄氏度，具体地，第二温度可为560摄氏度、570摄氏度、580摄氏度或590摄氏度。
在本发明的实施例中，步骤三中第二薄膜层04的厚度为7000至9000埃，具体地，第二薄膜层的厚度可为7000埃、7500埃、8000埃、8500埃或9000埃。
在本发明的实施例中，上述任意的方法用于屏蔽栅沟槽型器件的制造，屏蔽栅沟槽型器件由于槽深存在应力大的问题，在栅极层作业时容易触发警报和造成晶圆损坏。
在本发明的实施例中，屏蔽栅沟槽型器件的栅极层厚度为12000埃，也就是说，第一、二多晶硅薄膜层沉积的总厚度约为12000埃，通过连续的两步沉积，能够在改善翘曲的同时提升产能。。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明在低温时沉积一定厚度的栅极层，实现沟槽填充；再将炉管升温沉积剩余厚度的栅极层；改善SGT产品翘曲的同时提升了产能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种改善晶圆翘曲的方法，其特征在于，至少包括：
步骤一、提供形成有沟槽的衬底和沉积机台，所述衬底上形成有硬掩膜层，将所述衬底置于所述沉积机台的工艺腔室中；
步骤二、在所述工艺腔室内的温度调节为第一温度，之后在所述衬底上沉积填充所述沟槽的第一薄膜层；
步骤三、在所述工艺腔室内的温度升高至第二温度，之后在所述第一薄膜层上沉积第二薄膜层。
2.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：步骤一中的所述衬底为硅衬底。
3.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：步骤一中所述硬掩膜层的材料为二氧化硅。
4.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：步骤二中所述第一薄膜层的材料为多晶硅。
5.根据权利要求4所述的改善晶圆翘曲的方法，其特征在于：步骤二中所述第一温度为510至550摄氏度。
6.根据权利要求5所述的改善晶圆翘曲的方法，其特征在于：步骤二中所述第一薄膜层的厚度为3000至5000埃。
7.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：步骤三中所述第二薄膜层的材料为多晶硅。
8.根据权利要求7所述的改善晶圆翘曲的方法，其特征在于：步骤三中所述第二温度为560至595摄氏度。
9.根据权利要求8所述的改善晶圆翘曲的方法，其特征在于：步骤三中所述第二薄膜层的厚度为7000至9000埃。
10.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：步骤一中所述沉积机台为化学气相沉积机台。
11.根据权利要求1所述的改善晶圆翘曲的方法，其特征在于：所述方法用于屏蔽栅沟槽型器件的制造。
12.根据权利要求11所述的改善晶圆翘曲的方法，其特征在于：所述屏蔽栅沟槽型器件的栅极层厚度为12000埃。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210899597.2A CN115206792A (zh) | 2022-07-28 | 2022-07-28 | 改善晶圆翘曲的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210899597.2A CN115206792A (zh) | 2022-07-28 | 2022-07-28 | 改善晶圆翘曲的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115206792A true CN115206792A (zh) | 2022-10-18 |
Family
ID=83584284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210899597.2A Pending CN115206792A (zh) | 2022-07-28 | 2022-07-28 | 改善晶圆翘曲的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115206792A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116108728A (zh) * | 2023-04-12 | 2023-05-12 | 粤芯半导体技术股份有限公司 | 晶圆热应力仿真模型的建模方法 |
-
2022
- 2022-07-28 CN CN202210899597.2A patent/CN115206792A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116108728A (zh) * | 2023-04-12 | 2023-05-12 | 粤芯半导体技术股份有限公司 | 晶圆热应力仿真模型的建模方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US12014928B2 (en) | Multi-layer feature fill | |
| JP6554438B2 (ja) | シリコン膜の形成方法および形成装置 | |
| US20150037970A1 (en) | Silicon Film Forming Method, Thin Film Forming Method and Cross-Sectional Shape Control Method | |
| JP6640596B2 (ja) | 成膜方法 | |
| US10858736B2 (en) | Atomic layer deposition method | |
| JP2010034580A (ja) | 成膜装置及び成膜方法 | |
| CN109983155A (zh) | 用于选择性沉积的选择性改良的原位预清洁 | |
| CN115206792A (zh) | 改善晶圆翘曲的方法 | |
| US8785303B2 (en) | Methods for depositing amorphous silicon | |
| US9824919B2 (en) | Recess filling method and processing apparatus | |
| TWI773668B (zh) | 鍺與矽化鍺奈米線裝置之形成方法 | |
| WO2023035640A1 (zh) | 半导体结构制作方法及半导体结构处理设备 | |
| CN111312590B (zh) | 一种改善鳍型场效应晶体管栅高均匀性的方法 | |
| JP4351161B2 (ja) | 半導体素子の製造装置及びこれを用いた半導体素子の製造方法 | |
| CN110379709A (zh) | 氧化铪薄膜的制造方法 | |
| JP4218360B2 (ja) | 熱処理装置及び熱処理方法 | |
| CN114606476A (zh) | 薄膜的炉管沉积方法 | |
| CN112899646A (zh) | 一种基于乙酰丙酮银制备Ag2S薄膜的方法 | |
| WO2023035639A1 (zh) | 半导体结构制作方法及半导体结构处理设备 | |
| JP2014197685A (ja) | 凹状部分を有した被処理体上へのシリコン膜の成膜方法 | |
| CN104465346B (zh) | 形成栅极的方法 | |
| US20230129550A1 (en) | Carbon gap fill processes | |
| KR20080110119A (ko) | 반도체 소자 및 그의 제조 방법 | |
| CN114121631A (zh) | Sgt的屏蔽栅的制作方法 | |
| CN117947402A (zh) | Lpcvd原位掺杂多晶硅薄膜的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |