CN115206219A - 栅驱动器和包括栅驱动器的显示装置 - Google Patents

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Abstract

本发明提供了栅驱动器和包括栅驱动器的显示装置。该栅驱动器包括至少一个级，该至少一个级包括：第一输出电路，被配置为将第一电源的电压或第二电源的电压供应到第一输出端子，并且包括连接在第二节点与第一输出端子之间的第四电容器；第二输出电路，被配置为将被供应到第四输入端子的信号或第二电源的电压供应到第二输出端子；输入电路，被配置为控制第二节点的电压；第一信号处理器，被配置为控制第一节点的电压；第二信号处理器，被配置为控制第三节点的电压；以及第三信号处理器，连接在第一节点与第三节点之间并且被配置为控制第一节点的电压。

Description

栅驱动器和包括栅驱动器的显示装置
技术领域
一个或多个实施例总体上涉及显示装置，并且更具体地，涉及能够提供各种栅信号的栅驱动器和包括栅驱动器的显示装置。
背景技术
显示装置可以包括用于显示图像的显示面板和用于控制经由显示面板显示的图像的驱动器。驱动器可以包括将数据电压提供到显示面板的数据驱动器和/或将栅信号提供到显示面板的栅驱动器等。栅驱动器可以包括用于将栅信号分别供应到显示面板的多个级。级中的每一个可以包括多个晶体管和多个电容器。
在该部分中公开的以上信息仅用于理解本发明构思的背景，并且因此，其可能包含不形成现有技术的信息。
发明内容
一个或多个实施例提供了能够提供正常的补偿栅信号的栅驱动器。
一个或多个实施例提供了能够防止暗线的识别的显示装置。
附加方面将在下面的详细描述中阐述，并且部分地根据本公开将是显而易见的或者可以通过实践本发明构思获知。
根据实施例，栅驱动器包括至少一个级。该至少一个级包括第一输出电路、第二输出电路、输入电路、第一信号处理器、第二信号处理器和第三信号处理器。第一输出电路被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子。第一输出电路包括连接在第二节点与第一输出端子之间的第四电容器。第二输出电路被配置为响应于第一节点的电压和第二节点的电压来将被供应到第四输入端子的信号或第二电源的电压供应到第二输出端子。输入电路被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制第二节点的电压。第一信号处理器被配置为响应于第二节点的电压来控制第一节点的电压。第二信号处理器被配置为响应于被供应到第一输入端子的信号来控制第三节点的电压。第三信号处理器连接在第一节点与第三节点之间。第三信号处理器被配置为响应于第二信号处理器的输出电压和被供应到第三输入端子的信号来控制第一节点的电压。
根据实施例，显示装置包括显示面板和栅驱动器。显示面板包括被配置为以第一频率驱动的第一显示区域、被配置为以与第一频率不同的第二频率驱动的第二显示区域以及位于第一显示区域与第二显示区域之间的第三显示区域。栅驱动器包括被配置为将第一栅信号提供到第一显示区域的至少一个第一级、被配置为将第一栅信号提供到第二显示区域的至少一个第二级以及被配置为将第一栅信号提供到第三显示区域的至少一个第三级。至少一个第一级、至少一个第二级和至少一个第三级中的每一个包括第一输出电路、第二输出电路、输入电路、第一信号处理器、第二信号处理器和第三信号处理器。第一输出电路被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子。第二输出电路被配置为响应于第一节点的电压和第二节点的电压来将被供应到第四输入端子的信号或第二电源的电压供应到第二输出端子。输入电路被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制第二节点的电压。第一信号处理器被配置为响应于第二节点的电压来控制第一节点的电压。第二信号处理器被配置为响应于被供应到第一输入端子的信号来控制第三节点的电压。第三信号处理器连接在第一节点与第三节点之间。第三信号处理器被配置为响应于第二信号处理器的输出电压和被供应到第三输入端子的信号来控制第一节点的电压。至少一个第三级的第一输出电路包括连接在第二节点与第一输出端子之间的第四电容器。
根据实施例，显示装置包括显示面板和栅驱动器。显示面板包括被配置为以第一频率驱动的第一显示区域、被配置为以与第一频率不同的第二频率驱动的第二显示区域以及位于第一显示区域与第二显示区域之间的第三显示区域。栅驱动器包括被配置为将第一栅信号提供到第一显示区域的至少一个第一级、被配置为将第一栅信号提供到第二显示区域的至少一个第二级以及被配置为将第一栅信号提供到第三显示区域的至少一个第三级。至少一个第一级、至少一个第二级和至少一个第三级中的每一个包括第一输出电路、第二输出电路、输入电路、第一信号处理器、第二信号处理器和第三信号处理器。第一输出电路被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子。第二输出电路被配置为响应于第一节点的电压和第二节点的电压来将被供应到第四输入端子的信号或第二电源的电压供应到第二输出端子。输入电路被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制第二节点的电压。第一信号处理器被配置为响应于第二节点的电压来控制第一节点的电压。第二信号处理器被配置为响应于被供应到第一输入端子的信号来控制第三节点的电压。第二信号处理器包括连接在第一电源与第二节点之间的第三电容器。第三信号处理器连接在第一节点与第三节点之间。第三信号处理器被配置为响应于第二信号处理器的输出电压和被供应到第三输入端子的信号来控制第一节点的电压。至少一个第三级的第三电容器的电容大于至少一个第一级和至少一个第二级中的每一个的第三电容器的电容。
根据各种实施例，在初始化栅信号保持栅截止电平的同时，补偿栅信号的栅截止电平可以被保持而不升高，从而将正常的补偿栅信号提供到第三显示区域。
根据各种实施例，正常的补偿栅信号可以被提供，从而防止暗线在第三显示区域中被识别。
前面的总体描述和下面的详细描述是示例性和解释性的，并且旨在提供对所要求保护的主题的进一步解释。
附图说明
被包括以提供对本发明构思的进一步理解并且被并入本说明书中并构成本说明书的一部分的附图示出了本发明构思的实施例，并且与描述一起用于解释本发明构思的原理。
图1是示出根据实施例的显示装置的框图。
图2是示出根据实施例的图1中的显示装置的显示面板和第二栅驱动器的框图。
图3是示出根据实施例的显示面板的像素的电路图。
图4是示出根据实施例的第二栅驱动器的第一级的电路图。
图5是示出根据实施例的图4中的第一级的布局图。
图6是根据实施例的沿图5中的剖面线I-I'截取的截面图。
图7是示出根据实施例的第二栅驱动器的第三级的电路图。
图8是示出根据实施例的图7中的第三级的示例的布局图。
图9是示出根据实施例的图7中的第三级的另一示例的布局图。
图10是根据实施例的沿图9中的剖面线II-II'截取的截面图。
图11是示出根据实施例的图7中的第三级的又一示例的布局图。
图12是根据实施例的沿图11中的剖面线III-III'截取的截面图。
图13是示出根据实施例的第二栅驱动器的第三级的电路图。
图14是示出根据实施例的图13中的第三级的示例的布局图。
图15是根据实施例的沿图14中的剖面线IV-IV'截取的截面图。
图16是示出根据实施例的图13中的第三级的另一示例的布局图。
图17是根据实施例的沿图16中的剖面线V-V'截取的截面图。
图18是示出根据实施例的第二栅驱动器的第三级的电路图。
具体实施方式
在下面的描述中，出于解释的目的，阐述了许多特定细节以便提供对各种实施例的透彻理解。如在本文中使用的，术语“实施例”和“实施方式”可以可互换地使用，并且是采用在本文中公开的本发明构思中的一个或多个发明构思的非限制性示例。然而，显而易见的是，可以在没有这些特定细节或者具有一个或多个等同布置的情况下实践各种实施例。在其它情况下，众所周知的结构和装置以框图形式示出以避免不必要地混淆各种实施例。此外，各种实施例可以不同，但不一定是排他性的。例如，在不脱离本发明构思的情况下，实施例的特定形状、配置和特征可以在另一实施例中使用或实现。
除非另外指明，否则所示的实施例应被理解为提供了一些实施例的不同细节的示例特征。因此，除非另外指明，否则在不脱离本发明构思的情况下，各种图示的特征、部件、模块、层、膜、面板、区、方面等(在下文中单独地或总体被称为“元件”)可以以其它方式组合、分离、互换和/或重新布置。
在附图中交叉影线和/或阴影的使用通常被提供以阐明相邻元件之间的边界。因此，除非指明，否则交叉影线或阴影的存在或者不存在均不表达或表明对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。此外，在附图中，出于清楚和/或描述的目的，元件的大小以及相对大小可以被放大。因此，各个元件的大小和相对大小不一定限于附图中所示的大小和相对大小。当实施例可以被不同地实现时，特定的工艺顺序可以与所描述的顺序不同地被执行。例如，两个连续地描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。同样，相同的附图标记表示相同的元件。
当诸如层的元件被称为“在”另一元件“上”、“连接到”或“耦接到”另一元件时，该元件可以直接在该另一元件上、直接连接到或耦接到该另一元件，或者可以存在居间元件。然而，当元件被称为“直接在”另一元件“上”、“直接连接到”或“直接耦接到”另一元件时，则不存在居间元件。用于描述元件之间的关系的其它术语和/或短语(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”等)应以类似方式解释。此外，术语“连接”可以指物理连接、电连接和/或流体连接。另外，第一方向DR1的轴、第二方向DR2的轴和第三方向DR3的轴不限于直角坐标系的三个轴，并且可以以更广泛的意义解释。例如，第一方向DR1的轴、第二方向DR2的轴和第三方向DR3的轴可以彼此垂直，或者可表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”以及“选自由X、Y和Z组成的组中的至少一个”可以被解释为仅X、仅Y、仅Z，或者X、Y和Z中的两个或更多个的任何组合，诸如例如，XYZ、XYY、YZ和ZZ。如在本文中使用的，术语“和/或”包括相关列出项中的一个或多个的任何和所有组合。
尽管在本文中术语“第一”、“第二”等可以用于描述各种元件，但是这些元件不应被这些术语限制。这些术语用于将一个元件与另一元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被叫做第二元件。
在本文中，诸如“下面”、“下方”、“之下”、“下”、“上方”、“上”、“之上”、“较高”、“侧”(例如，如在“侧壁”中)等的空间上相对的术语可以用于描述性目的，并且从而用于描述如附图中所示一个元件与另一(一些)元件的关系。除了附图中描绘的定向之外，空间上相对的术语旨在包含设备在使用、操作和/或制造中的不同定向。例如，如果附图中的设备被翻转，那么被描述为在其它元件或特征“下方”或“下面”的元件将随之被定向为在其它元件或特征“上方”。因此，术语“下方”可以包括上方和下方两种定向。进一步，设备可以以其它方式定向(例如，旋转90度或者以其它定向)，并且因此，在本文中使用的空间上相对的描述语应被相应地解释。
在本文中使用的术语是出于描述一些实施例的目的，并且不旨在是限制性的。如在本文中使用的，单数形式“一”和“该(所述)”也旨在包括复数形式，除非上下文另外清楚地指出。此外，当在本说明书中使用时，术语“包括”、“包含”、“含有”和/或“具有”指明所述的特征、整体、步骤、操作、元件、部件和/或它们的组的存在，但是不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组。还要注意的是，如在本文中使用的，术语“基本上”、“大约”以及其它类似术语被用作近似术语而不是程度术语，并且同样地，被用来说明本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
在本文中参考是理想化实施例和/或中间结构的示意性图示的截面图、轴测图、透视图、平面图和/或分解图示来描述各种实施例。因此，由于例如制造技术和/或公差而导致的图示形状的变化是预期的。因此，在本文中公开的实施例不应被解释为限于区的特定图示形状，而将包括例如由制造导致的形状偏差。为此，在附图中示出的区本质上可以是示意性的，并且这些区的形状可以不反映装置的区的实际形状，并且因此不旨在是限制性的。
除非另外定义，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本公开是其一部分的领域的普通技术人员通常理解的含义相同的含义。诸如在常用词典中定义的那些术语的术语应被解释为具有与它们在相关领域的背景中的含义一致的含义，并且将不以理想化或过于正式的意义被解释，除非在本文中明确如此定义。
如本领域中的惯例，在附图中按照功能块、单元和/或模块描述和示出了一些实施例。本领域的技术人员将理解，这些块、单元和/或模块由可以使用基于半导体的制造技术或其它制造技术形成的电子(或光学)电路(诸如逻辑电路、离散部件、微处理器、硬布线电路、存储器元件和布线连接等)物理地实现。在块、单元和/或模块由微处理器或其它类似硬件实现的情况下，这些块、单元和/或模块可以使用软件(例如，微代码)被编程和控制以执行在本文中讨论的各种功能，并且可选地可以由固件和/或软件驱动。还预期每个块、单元和/或模块可以由专用硬件实现，或者可以被实现为执行一些功能的专用硬件和执行其它功能的处理器(例如，一个或多个被编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的情况下，一些实施例的每个块、单元和/或模块可以被物理地分离成两个或更多个交互且离散的块、单元和/或模块。此外，在不脱离本发明构思的情况下，一些实施例的块、单元和/或模块可以被物理地组合成更加复杂的块、单元和/或模块。
在下文中，将参考附图详细地解释各种实施例。
图1是示出根据实施例的显示装置的框图。
参考图1，显示装置可以包括显示面板10、第一栅驱动器20、第二栅驱动器30、发射控制驱动器40、数据驱动器50和时序控制器60。多个像素可以设置在显示面板10中。像素可以布置在第一方向DR1和与第一方向DR1交叉的第二方向DR2上。在实施例中，第一方向DR1可以是像素行方向，并且第二方向DR2可以是像素列方向。第三方向DR3可以垂直于第一方向DR1和第二方向DR2，并且以这种方式，可以表示例如显示面板10的厚度方向。
显示面板10可以包括多个像素行。在实施例中，显示面板10可以包括第一像素行至第2560像素行。然而，实施例不限于此，并且显示面板10可以包括任何合适数量的像素行。
显示面板10可以包括第一显示区域11、第二显示区域12和第三显示区域13。第二显示区域12可以位于从第一显示区域11开始的第二方向DR2上。第三显示区域13可以位于第一显示区域11与第二显示区域12之间。
第一显示区域11、第二显示区域12和第三显示区域13中的每一个可以包括至少一个像素行。在实施例中，第一显示区域11可以包括第一像素行至第1270像素行，第二显示区域12可以包括第1281像素行至第2560像素行，并且第三显示区域13可以包括第1271像素行至第1280像素行。然而，实施例不限于此，并且第一显示区域11、第二显示区域12和第三显示区域13中的每一个可以包括任何合适数量的像素行。
第一显示区域11可以以第一频率被驱动。第二显示区域12可以以与第一频率不同的第二频率被驱动。在实施例中，第一频率可以大于第二频率。例如，第一频率可以是120Hz，并且第二频率可以是1Hz。
在实施例中，第三显示区域13可以以第一频率被驱动。换句话说，第三显示区域13的驱动频率可以与第一显示区域11的驱动频率相同，但是实施例不限于此。
时序控制器60可以接收图像数据VDATA、水平同步信号Hsync、垂直同步信号Vsync和时钟信号CLK。时序控制器60可以处理图像数据VDATA，以产生被补偿以适于经由显示面板10进行图像显示的图像数据VDATA'。时序控制器60可以将补偿后的图像数据VDATA'提供到数据驱动器50。此外，时序控制器60可以基于水平同步信号Hsync、垂直同步信号Vsync和时钟信号CLK产生用于控制第一栅驱动器20、第二栅驱动器30、发射控制驱动器40和数据驱动器50的驱动的驱动控制信号GCS1、GCS2、ECS和DCS。例如，时序控制器60可以产生第一栅驱动控制信号GCS1并将第一栅驱动控制信号GCS1供应到第一栅驱动器20，可以产生第二栅驱动控制信号GCS2并将第二栅驱动控制信号GCS2供应到第二栅驱动器30，可以产生发射驱动控制信号ECS并将发射驱动控制信号ECS供应到发射控制驱动器40，并且可以产生数据驱动控制信号DCS并将数据驱动控制信号DCS供应到数据驱动器50。
第一栅驱动器20可以基于第一栅驱动控制信号GCS1产生写入栅信号GW。第一栅驱动器20可以将写入栅信号GW提供到显示面板10。第一栅驱动器20可以包括在第二方向DR2上布置的多个级。
第二栅驱动器30可以基于第二栅驱动控制信号GCS2产生第一栅信号GC和第二栅信号GI。第二栅驱动器30可以将第一栅信号GC和第二栅信号GI提供到显示面板10。在实施例中，第一栅信号GC和第二栅信号GI可以分别是补偿栅信号GC和初始化栅信号GI。第二栅驱动器30可以包括在第二方向DR2上布置的多个级。
发射控制驱动器40可以基于发射驱动控制信号ECS产生发射控制信号EM。发射控制驱动器40可以将发射控制信号EM提供到显示面板10。发射控制驱动器40可以包括在第二方向DR2上布置的多个级。
数据驱动器50可以基于补偿后的图像数据VDATA'和数据驱动控制信号DCS产生数据电压DATA。数据驱动器50可以将数据电压DATA提供到显示面板10。
图2是示出根据实施例的图1中的显示装置的显示面板10和第二栅驱动器30的框图。在图2中，为了便于描述，仅示出了显示面板10的第1269像素行至第1282像素行以及第二栅驱动器30的将补偿栅信号GC供应到这些像素行的级ST1、ST2和ST3。
参考图1和图2，第二栅驱动器30可以包括至少一个第一级ST1、至少一个第二级ST2和至少一个第三级ST3。第一级ST1可以将补偿栅信号GC提供到第一显示区域11，并且可以将初始化栅信号GI提供到第一显示区域11和第三显示区域13。第二级ST2可以将补偿栅信号GC提供到第二显示区域12，并且可以将初始化栅信号GI提供到第二显示区域12。第三级ST3可以将补偿栅信号GC提供到第三显示区域13，并且可以将初始化栅信号GI提供到第二显示区域12。
级ST1、ST2、ST3中的每一个可以包括第一输入端子101、第二输入端子102、第三输入端子103、第四输入端子104、第一输出端子105和第二输出端子106。
第一输入端子101可以接收前一级的补偿栅信号GC或初始化栅信号GI。第一级ST1和第三级ST3中的每一个的第一输入端子101可以接收前一级的补偿栅信号GC，并且第二级ST2的第一输入端子101可以接收前一级的初始化栅信号GI。
第二输入端子102可以接收第一时钟信号CLK1。第三输入端子103可以接收第二时钟信号CLK2。
第一时钟信号CLK1和第二时钟信号CLK2中的每一个可以是重复逻辑高电平和逻辑低电平的方波信号。第一时钟信号CLK1和第二时钟信号CLK2可以具有至少半个周期的差异。然而，第一时钟信号CLK1与第二时钟信号CLK2之间的波形关系不一定受限于此。
第四输入端子104可以接收初始化栅使能信号GI_EN。被供应到第一级ST1的第四输入端子104的初始化栅使能信号GI_EN可以是第一电源(参见图4中的VGH)的电压，并且被供应到第二级ST2和第三级ST3中的每一个的第四输入端子104的初始化栅使能信号GI_EN可以是第二电源(参见图4中的VGL)的电压。
第一输出端子105可以输出补偿栅信号GC。第二输出端子106可以输出初始化栅信号GI。
级ST1、ST2和ST3中的每一个可以将补偿栅信号GC和初始化栅信号GI供应到两个相邻的像素行。例如，第一级ST1可以将补偿栅信号GC供应到第1269像素行和第1270像素行，并且可以将初始化栅信号GI供应到第1279像素行和第1280像素行。
图3是示出根据实施例的显示面板10的像素PX的电路图。
参考图3，像素PX可以包括第一像素晶体管至第七像素晶体管T1、T2、T3、T4、T5、T6和T7、存储电容器CST以及发光元件EL。
第一像素晶体管T1可以连接在第一像素电源ELVDD与发光元件EL之间。第一像素晶体管T1的栅电极可以连接到存储电容器CST、第三像素晶体管T3和第四像素晶体管T4的公共节点。第一像素晶体管T1可以响应于公共节点的电压而被导通或截止。
第二像素晶体管T2可以连接在传输数据电压DATA的线与第一像素晶体管T1之间。第二像素晶体管T2的栅电极可以接收写入栅信号GW。第二像素晶体管T2可以响应于写入栅信号GW而被导通或截止。
第三像素晶体管T3可以连接在第一像素晶体管T1的源电极或漏电极与第一像素晶体管T1的栅电极之间。第三像素晶体管T3的栅电极可以接收补偿栅信号GC。第三像素晶体管T3可以响应于补偿栅信号GC而被导通或截止。
第四像素晶体管T4可以连接在传输第一初始化电压VINT的线与第一像素晶体管T1的栅电极之间。第四像素晶体管T4的栅电极可以接收初始化栅信号GI。第四像素晶体管T4可以响应于初始化栅信号GI而被导通或截止。
第五像素晶体管T5可以连接在第一像素电源ELVDD与第一像素晶体管T1之间。第五像素晶体管T5的栅电极可以接收发射控制信号EM。第五像素晶体管T5可以响应于发射控制信号EM而被导通或截止。
第六像素晶体管T6可以连接在第一像素晶体管T1与发光元件EL之间。第六像素晶体管T6的栅电极可以接收发射控制信号EM。第六像素晶体管T6可以响应于发射控制信号EM而被导通或截止。
第七像素晶体管T7可以连接在传输第二初始化电压AINT的线与发光元件EL之间。第七像素晶体管T7的栅电极可以接收旁路栅信号GB。在实施例中，当像素PX被包括在第N像素行中时，旁路栅信号GB可以是被施加到第N+1像素行的写入栅信号GW。第七像素晶体管T7可以响应于旁路栅信号GB而被导通或截止。
在实施例中，第一像素晶体管T1、第二像素晶体管T2和第五像素晶体管T5至第七像素晶体管T7中的每一个可以是P沟道金属氧化物半导体(PMOS)晶体管。在这样的实施例中，第一像素晶体管T1、第二像素晶体管T2和第五像素晶体管T5至第七像素晶体管T7中的每一个的栅导通电压可以被设置为低电平，并且第一像素晶体管T1、第二像素晶体管T2和第五像素晶体管T5至第七像素晶体管T7中的每一个的栅截止电压可以被设置为高电平。
在实施例中，第三像素晶体管T3和第四像素晶体管T4中的每一个可以是N沟道金属氧化物半导体(NMOS)晶体管。在这样的实施例中，第三像素晶体管T3和第四像素晶体管T4中的每一个的栅导通电压可以被设置为高电平，并且第三像素晶体管T3和第四像素晶体管T4中的每一个的栅截止电压可以被设置为低电平。然而，实施例不限于此，并且在另一实施例中，第三像素晶体管T3和第四像素晶体管T4中的每一个可以是PMOS晶体管。在下文中，将描述其中第三像素晶体管T3和第四像素晶体管T4中的每一个是NMOS晶体管的情况。
存储电容器CST可以连接在第一像素电源ELVDD与第一像素晶体管T1的栅电极之间。存储电容器CST可以被充有被施加到第一像素晶体管T1的栅电极的电压。此外，存储电容器CST可以稳定地保持第一像素晶体管T1的栅电极的电压。
发光元件EL可以连接在第一像素晶体管T1与第二像素电源ELVSS之间。发光元件EL可以基于从第一像素晶体管T1供应的驱动电流而发光。
当补偿栅信号GC从低电平变为高电平时，第三像素晶体管T3可以被导通，并且相应地，数据电压DATA被供应到第一像素晶体管T1的栅电极。当补偿栅信号GC从高电平变为低电平时，由于传输补偿栅信号GC的线与第一像素晶体管T1的栅电极之间的寄生电容，在第一像素晶体管T1的栅电极处可能产生反冲电压(kickback voltage)。因此，被施加到第一像素晶体管T1的栅电极的数据电压DATA的电平可能降低了反冲电压的电平。
图4是示出根据实施例的第二栅驱动器30的第一级ST1的电路图。为了便于描述，图4仅示出了第一级ST1的部件，然而，第二级ST2的部件可以与第一级ST1的部件基本上相同。
参考图4，第一级ST1可以包括输入电路110、第一输出电路120、第二输出电路130、第一信号处理器140、第二信号处理器150、第三信号处理器160、第一稳定器170和第二稳定器180。
第一输出电路120可以响应于第一节点N1的电压和第二节点N2的电压来将第一电源VGH的电压或第二电源VGL的电压供应到第一输出端子105。在实施例中，第一输出电路120可以包括第九晶体管M9和第十晶体管M10。
第九晶体管M9可以连接在第一电源VGH与第一输出端子105之间。第九晶体管M9的栅电极可以连接到第一节点N1。第九晶体管M9可以响应于第一节点N1的电压而被导通或截止。当第九晶体管M9被导通时，被供应到第一输出端子105的第一电源VGH的电压可以用作栅导通电平的补偿栅信号GC。
第十晶体管M10可以连接在第一输出端子105与第二电源VGL之间。第十晶体管M10的栅电极可以连接到第二节点N2。第十晶体管M10可以响应于第二节点N2的电压而被导通或截止。当第十晶体管M10被导通时，被供应到第一输出端子105的第二电源VGL的电压可以用作栅截止电平的补偿栅信号GC。在实施例中，当补偿栅信号GC具有栅截止电平时，可以表示补偿栅信号GC不被供应。
第二输出电路130可以响应于第一节点N1的电压和第二节点N2的电压来将被供应到第四输入端子104的初始化栅使能信号GI_EN或第二电源VGL的电压供应到第二输出端子106。在实施例中，第二输出电路130可以包括第十四晶体管M14和第十五晶体管M15。
第十四晶体管M14可以连接在第四输入端子104与第二输出端子106之间。第十四晶体管M14的栅电极可以连接到第一节点N1。第十四晶体管M14可以响应于第一节点N1的电压而被导通或截止。当第十四晶体管M14被导通时，被供应到第二输出端子106的初始化栅使能信号GI_EN可以用作初始化栅信号GI。当初始化栅使能信号GI_EN与第一电源VGH的电压相同时，初始化栅使能信号GI_EN可以用作栅导通电平的初始化栅信号GI。当初始化栅使能信号GI_EN与第二电源VGL的电压相同时，初始化栅使能信号GI_EN可以用作栅截止电平的初始化栅信号GI。
第十五晶体管M15可以连接在第二输出端子106与第二电源VGL之间。第十五晶体管M15的栅电极可以连接到第二节点N2。第十五晶体管M15可以响应于第二节点N2的电压而被导通或截止。当第十五晶体管M15被导通时，被供应到第二输出端子106的第二电源VGL的电压可以用作栅截止电平的初始化栅信号GI。在实施例中，当初始化栅信号GI具有栅截止电平时，可以表示初始化栅信号GI不被供应。
输入电路110可以响应于被供应到第一输入端子101的信号和被供应到第二输入端子102的第一时钟信号CLK1来控制第二节点N2的电压和第四节点N4的电压。在实施例中，输入电路110可以包括第一晶体管M1。
第一晶体管M1可以连接在第一输入端子101与第四节点N4之间。第一晶体管M1的栅电极可以连接到第二输入端子102。第一晶体管M1响应于被供应到第二输入端子102的第一时钟信号CLK1而被导通，以将第一输入端子101和第四节点N4电连接。
第一信号处理器140可以响应于第二节点N2的电压和第四节点N4的电压来控制第一节点N1的电压。在实施例中，第一信号处理器140可以包括第一电容器C1和第八晶体管M8。
第一电容器C1可以连接在第一电源VGH与第一节点N1之间。第一电容器C1可以被充有被施加到第一节点N1的电压。此外，第一电容器C1可以稳定地保持第一节点N1的电压。
第八晶体管M8可以连接在第一电源VGH与第一节点N1之间。第八晶体管M8的栅电极可以连接到第四节点N4。第八晶体管M8可以响应于第四节点N4的电压而被导通或截止。当第八晶体管M8被导通时，第一电源VGH的电压可以被供应到第一节点N1。
第二信号处理器150可以控制第三节点N3的电压。在实施例中，第二信号处理器150可以包括第三电容器C3、第二晶体管M2、第三晶体管M3、第四晶体管M4和第五晶体管M5。在实施例中，第二信号处理器150可以响应于被供应到第一输入端子101的信号来控制第三节点N3的电压。
第三电容器C3的第一电极可以连接到第二节点N2。第三电容器C3的第二电极可以连接到是第二晶体管M2与第三晶体管M3之间的公共节点的第七节点N7。
第二晶体管M2可以连接在第一电源VGH与第七节点N7之间。第二晶体管M2的栅电极可以连接到第三节点N3。第二晶体管M2可以响应于第三节点N3的电压而被导通或截止。
第三晶体管M3可以连接在第七节点N7与第三输入端子103之间。第三晶体管M3的栅电极可以连接到第二节点N2。第三晶体管M3可以响应于第二节点N2的电压而被导通或截止。
第四晶体管M4可以连接在第三节点N3与第二输入端子102之间。第四晶体管M4的栅电极可以连接到第四节点N4。第四晶体管M4可以响应于第四节点N4的电压而被导通或截止。
第五晶体管M5可以连接在第三节点N3与第二电源VGL之间。第五晶体管M5的栅电极可以连接到第二输入端子102。第五晶体管M5响应于被供应到第二输入端子102的第一时钟信号CLK1而被导通，以将第二电源VGL的电压供应到第三节点N3。
第三信号处理器160可以响应于第二信号处理器150的输出电压和被供应到第三输入端子103的第二时钟信号CLK2来控制第一节点N1的电压。在实施例中，第三信号处理器160可以包括第二电容器C2、第六晶体管M6和第七晶体管M7。
第二电容器C2的第一电极可以连接到第五节点N5。第二电容器C2的第二电极可以连接到是第六晶体管M6与第七晶体管M7之间的公共节点的第六节点N6。
第六晶体管M6可以连接在第六节点N6与第三输入端子103之间。第六晶体管M6的栅电极可以连接到第五节点N5。第六晶体管M6可以根据第五节点N5的电压而被导通，以将与被供应到第三输入端子103的第二时钟信号CLK2相对应的电压供应到第六节点N6。
第七晶体管M7可以连接在第一节点N1与第六节点N6之间。第七晶体管M7的栅电极可以连接到第三输入端子103。第七晶体管M7可以根据被供应到第三输入端子103的第二时钟信号CLK2而被导通，以将第一节点N1的电压供应到第六节点N6。
第一稳定器170可以连接在第二信号处理器150与第三信号处理器160之间。第一稳定器170可以限制第三节点N3的电压降。在实施例中，第一稳定器170可以包括第十一晶体管M11。
第十一晶体管M11可以连接在第三节点N3与第五节点N5之间。第十一晶体管M11的栅电极可以连接到第二电源VGL。由于第二电源VGL具有栅截止电平电压，因此第十一晶体管M11可以始终保持在导通状态。相应地，第三节点N3和第五节点N5可以具有相同的电压，并且可以作为基本上相同的节点进行操作。
第二稳定器180可以连接在第二节点N2与第四节点N4之间。第二稳定器180可以限制第二节点N2的电压降。在实施例中，第二稳定器180可以包括第十二晶体管M12。
第十二晶体管M12可以连接在第二节点N2与第四节点N4之间。第十二晶体管M12的栅电极可以连接到第二电源VGL。由于第二电源VGL具有栅截止电平电压，因此第十二晶体管M12可以始终保持在导通状态。相应地，第二节点N2和第四节点N4可以具有相同的电压，并且可以作为基本上相同的节点进行操作。
在实施例中，第一级ST1可以进一步包括第十三晶体管M13。第十三晶体管M13可以连接在第一电源VGH与第四节点N4之间。第十三晶体管M13的栅电极可以接收发射阻断信号ESR。
在实施例中，第一晶体管M1至第十五晶体管M15中的每一个可以是PMOS晶体管。在这样的实施例中，第一晶体管M1至第十五晶体管M15中的每一个的栅导通电压可以被设置为低电平，并且第一晶体管M1至第十五晶体管M15中的每一个的栅截止电压可以被设置为高电平。
图5是示出根据实施例的图4中的第一级ST1的布局图。为了便于描述，图5仅示出了第一级ST1的结构，然而，第二级ST2的结构可以与第一级ST1的结构基本上相同。图6是根据实施例的沿图5中的剖面线I-I'截取的截面图。
参考图5和图6，第一级ST1可以包括基板SUB、缓冲层BUF、第一有源层ACT1、第一绝缘层201、第一导电层210、第二绝缘层202、图10中的第二导电层220、第三绝缘层203、第二有源层ACT2、第四绝缘层204、第三导电层230、第一平坦化层205、第四导电层240和第二平坦化层206。
基板SUB可以是刚性基板或柔性基板。刚性基板可以包括玻璃基板、石英基板、玻璃陶瓷基板和/或结晶玻璃基板等。柔性基板可以包括塑料基板和/或包含聚合物有机材料的膜基板等。例如，柔性基板可以包括聚醚砜(PES)、聚丙烯酸酯、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚芳酯(PAR)、聚酰亚胺(PI)、聚碳酸酯(PC)、三醋酸纤维素(TAC)和醋酸丙酸纤维素(CAP)中的至少一种。此外，柔性基板可以包括玻璃纤维增强塑料(FRP)。
缓冲层BUF可以设置在基板SUB上。缓冲层BUF可以防止杂质从基板SUB扩散到第一有源层ACT1。缓冲层BUF可以是无机绝缘层。例如，缓冲层BUF可以由氮化硅、氧化硅和氮氧化硅等中的至少一种形成。根据基板SUB的材料和工艺条件，缓冲层BUF可以被省略。
第一有源层ACT1可以设置在缓冲层BUF上。第一有源层ACT1可以由诸如多晶硅或非晶硅等的硅半导体形成。第一有源层ACT1可以包括第一晶体管M1至第十五晶体管M15中的每一个的源电极、漏电极和沟道。第一有源层ACT1的掺杂有杂质的部分可以是第一晶体管M1至第十五晶体管M15中的每一个的源电极和漏电极。第一有源层ACT1的未掺杂有杂质的部分可以是第一晶体管M1至第十五晶体管M15中的每一个的沟道。杂质可以是P型杂质。
第一绝缘层201可以设置在第一有源层ACT1上。第一绝缘层201可以覆盖缓冲层BUF上的第一有源层ACT1。第一绝缘层201可以是无机绝缘层。例如，第一绝缘层201可以由氮化硅、氧化硅和氮氧化硅等中的至少一种形成。
第一导电层210可以设置在第一绝缘层201上。第一导电层210可以由诸如钼(Mo)、钛(Ti)、铝(Al)、银(Ag)、金(Au)和/或铜(Cu)等的导电材料形成。在实施例中，第一导电层210可以具有包括钼(Mo)的单层结构。第一导电层210可以包括第一晶体管M1至第十五晶体管M15中的每一个的栅电极以及第一电容器C1至第三电容器C3中的每一个的第一电极。
第二绝缘层202可以设置在第一导电层210上。第二绝缘层202可以覆盖第一绝缘层201上的第一导电层210。第二绝缘层202可以是无机绝缘层。例如，第二绝缘层202可以由氮化硅、氧化硅和氮氧化硅等中的至少一种形成。
第二导电层220可以设置在第二绝缘层202上。第二导电层220可以由诸如钼(Mo)、钛(Ti)、铝(Al)、银(Ag)、金(Au)和/或铜(Cu)等的导电材料形成。在实施例中，第二导电层220可以具有包括钼(Mo)的单层结构。第二导电层220可以包括第一输出端子105和第二输出端子106。
第三绝缘层203可以设置在第二导电层220上。第三绝缘层203可以覆盖第二绝缘层202上的第二导电层220。第三绝缘层203可以是无机绝缘层。例如，第三绝缘层203可以由氮化硅、氧化硅和氮氧化硅等中的至少一种形成。
第二有源层ACT2可以设置在第三绝缘层203上。第二有源层ACT2可以由氧化物半导体形成。第二有源层ACT2可以包括第一电容器C1至第三电容器C3中的每一个的第二电极。第二有源层ACT2可以掺杂有N型杂质。
第四绝缘层204可以设置在第二有源层ACT2上。第四绝缘层204可以覆盖第三绝缘层203上的第二有源层ACT2。第四绝缘层204可以是无机绝缘层。例如，第四绝缘层204可以由氮化硅、氧化硅和氮氧化硅等中的至少一种形成。
第三导电层230可以设置在第四绝缘层204上。第三导电层230可以由诸如钼(Mo)、钛(Ti)、铝(Al)、银(Ag)、金(Au)和/或铜(Cu)等的导电材料形成。在实施例中，第三导电层230可以具有包括堆叠的钛(Ti)层、铝(Al)层和钛(Ti)层的多层结构。第三导电层230可以包括第一输入端子101、第二输入端子102、第三输入端子103、传输发射阻断信号ESR的线以及将第一晶体管M1至第十五晶体管M15和第一电容器C1至第三电容器C3连接的线。
第一平坦化层205可以设置在第三导电层230上。第一平坦化层205可以覆盖第四绝缘层204上的第三导电层230。第一平坦化层205可以是有机绝缘层。例如，第一平坦化层205可以由聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚(芳醚)(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷类树脂和硅烷类树脂等中的至少一种形成。
第四导电层240可以设置在第一平坦化层205上。第四导电层240可以由诸如钼(Mo)、钛(Ti)、铝(Al)、银(Ag)、金(Au)和/或铜(Cu)等的导电材料形成。在实施例中，第四导电层240可以具有包括堆叠的钛(Ti)层、铝(Al)层和钛(Ti)层的多层结构。第四导电层240可以包括传输第一电源VGH的电压的线、传输第二电源VGL的电压的线和第四输入端子104。
第二平坦化层206可以设置在第四导电层240上。第二平坦化层206可以覆盖第一平坦化层205上的第四导电层240。第二平坦化层206可以是有机绝缘层。例如，第二平坦化层206可以包括聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚(芳醚)(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷类树脂和硅烷类树脂等中的至少一种。
第一平坦化层205和第二平坦化层206可以限定开口OP。例如，暴露第四绝缘层204的上表面的开口OP可以形成在第一平坦化层205和第二平坦化层206中。开口OP可以在第二方向DR2上延伸。开口OP可以形成在第一平坦化层205和第二平坦化层206中，从而防止杂质通过第一平坦化层205和第二平坦化层206流到显示面板10中。
图7是示出根据实施例的第二栅驱动器30的第三级ST3的电路图。
除了第三电容器C3'之外，根据参考图7描述的第一实施例的第三级ST3的部件可以与参考图4描述的第一级ST1的部件基本上相同或相似。相应地，重复部件的描述将被省略。
参考图7，根据第一实施例的第三级ST3的第二信号处理器150可以包括第三电容器C3'。第三级ST3的第三电容器C3'的电容可以大于第一级ST1和第二级ST2中的每一个的第三电容器C3的电容。在实施例中，第三级ST3的第三电容器C3'的电容可以大于第一级ST1和第二级ST2中的每一个的第二节点N2与第二输出端子106之间的寄生电容与第三电容器C3的电容之和。
由于被供应到第三级ST3的第四输入端子104的初始化栅使能信号GI_EN是第二电源VGL的电压，因此第二电源VGL的电压可以用作从第三级ST3的第二输出端子106输出的栅截止电平的初始化栅信号GI。当第三级ST3的第三电容器C3'的电容相对小时，第二节点N2与第二输出端子106之间的寄生电容对从第三级ST3的第一输出端子105输出的补偿栅信号GC的影响可能增大，并且相应地，从第三级ST3的第一输出端子105输出的栅截止电平的补偿栅信号GC可能异常地升高。在这种情况下，由于设置在第三显示区域13中的从第三级ST3接收补偿栅信号GC的第一像素晶体管T1的栅电极的反冲电压降低，因此被施加到第一像素晶体管T1的栅电极的数据电压DATA的电平可能增大。相应地，第三显示区域13的亮度可能降低，并且暗线在显示装置的第三显示区域13中可能被识别。
然而，在根据第一实施例的第三级ST3中，由于第三级ST3的第三电容器C3'的电容大于第一级ST1和第二级ST2中的每一个的第三电容器C3的电容，因此第二节点N2与第二输出端子106之间的寄生电容对从第三级ST3的第一输出端子105输出的补偿栅信号GC的影响可以减小。相应地，可以从第三级ST3的第一输出端子105输出正常的栅截止电平的补偿栅信号GC。在第一实施例中，从第三级ST3接收补偿栅信号GC的第三显示区域13的亮度可以不降低，并且暗线在显示装置的第三显示区域13中可以不被识别。
图8是示出根据实施例的图7中的第三级ST3的示例的布局图。
除了第三电容器C3'之外，根据参考图8描述的第一实施例的第三级ST3的结构可以与参考图5和图6描述的第一级ST1的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图5、图6和图8，第三级ST3的第三电容器C3'的面积可以大于第一级ST1和第二级ST2中的每一个的第三电容器C3的面积。例如，第三级ST3的第三电容器C3'的第一电极LE3的面积和第二电极UE3的面积可以分别大于第一级ST1和第二级ST2中的每一个的第三电容器C3的第一电极LE3的面积和第二电极UE3的面积。由于第三级ST3的第三电容器C3'的面积大于第一级ST1和第二级ST2中的每一个的第三电容器C3的面积，因此第三级ST3的第三电容器C3'的电容可以大于第一级ST1和第二级ST2中的每一个的第三电容器C3的电容。
第三级ST3的第三电容器C3'的第一电极LE3可以被包括在第一导电层210中，并且第三级ST3的第三电容器C3'的第二电极UE3可以被包括在第二有源层ACT2中。因此，第一导电层210可以包括第三级ST3的第三电容器C3'的第一电极LE3，并且第二有源层ACT2可以包括第三级ST3的第三电容器C3'的第二电极UE3。
图9是示出根据实施例的图7中的第三级ST3的另一示例的布局图。图10是根据实施例的沿图9中的剖面线II-II'截取的截面图。
除了第三电容器C3'之外，参考图9和图10描述的第三级ST3的结构可以与参考图8描述的第三级ST3的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图9和图10，第三级ST3的第三电容器C3'的第一电极LE3可以被包括在第一导电层210中，并且第三级ST3的第三电容器C3'的第二电极UE3可以被包括在第二导电层220中。因此，第一导电层210可以包括第三级ST3的第三电容器C3'的第一电极LE3，并且第二导电层220可以包括第三级ST3的第三电容器C3'的第二电极UE3。
图11是示出根据实施例的图7中的第三级ST3的又一示例的布局图。图12是根据实施例的沿图11中的剖面线III-III'截取的截面图。
除了第三电容器C3'和开口OP之外，参考图11和图12描述的第三级ST3的结构可以与参考图8描述的第三级ST3的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图11和图12，开口OP可以位于第一输入端子101与第三输入端子103之间。例如，在平面图中，开口OP可以位于从第一输入端子101开始的第一方向DR1上，并且第三输入端子103可以位于从开口OP开始的第一方向DR1上。
第三级ST3的第三电容器C3'的第一电极LE3可以包括与开口OP重叠的第一延伸部分EP1，并且第三级ST3的第三电容器C3'的第二电极UE3可以包括与开口OP重叠的第二延伸部分EP2。由于第三级ST3的第三电容器C3'的第一电极LE3和第二电极UE3分别包括第一延伸部分EP1和第二延伸部分EP2，因此第三级ST3的第三电容器C3'的电容可以增大。此外，由于第一延伸部分EP1和第二延伸部分EP2中的每一个与开口OP重叠，因此第三级ST3的第三电容器C3'的第一电极LE3和第二电极UE3中的每一个的面积可以在不增加死区的情况下增加。
图13是示出根据实施例的第二栅驱动器30的第三级ST3的电路图。
除了增加第四电容器C4之外，根据参考图13描述的第二实施例的第三级ST3的结构可以与参考图4描述的第一级ST1的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图13，根据第二实施例的第三级ST3的第一输出电路120可以进一步包括第四电容器C4。第四电容器C4的第一电极可以连接到第二节点N2。第四电容器C4的第二电极可以连接到第一输出端子105。在实施例中，第四电容器C4的电容可以大于第二节点N2与第二输出端子106之间的寄生电容。
在实施例中，第一级ST1和第二级ST2中的每一个的第一输出电路120可以不包括(或可以排除)第四电容器C4。因此，第一级ST1和第二级ST2中的每一个的第一输出电路120可以仅包括第九晶体管M9和第十晶体管M10。然而，实施例不限于此，并且在另一实施例中，第一级ST1和第二级ST2中的每一个的第一输出电路120可以进一步包括第四电容器C4。
由于被供应到第三级ST3的第四输入端子104的初始化栅使能信号GI_EN是第二电源VGL的电压，因此第二电源VGL的电压可以用作从第三级ST3的第二输出端子106输出的栅截止电平的初始化栅信号GI。当第三级ST3不包括第四电容器C4时，第二节点N2与第二输出端子106之间的寄生电容对从第三级ST3的第一输出端子105输出的补偿栅信号GC的影响可能增大，并且相应地，从第三级ST3的第一输出端子105输出的栅截止电平的补偿栅信号GC可能异常地升高。在这种情况下，从第三级ST3接收补偿栅信号GC的第三显示区域13的亮度可能降低，并且暗线在显示装置的第三显示区域13中可能被识别。
然而，在根据第二实施例的第三级ST3中，由于第三级ST3包括第四电容器C4，因此第二节点N2与第二输出端子106之间的寄生电容对从第三级ST3的第一输出端子105输出的补偿栅信号GC的影响可以减小。相应地，可以从第三级ST3的第一输出端子105输出正常的栅截止电平的补偿栅信号GC。在第二实施例中，从第三级ST3接收补偿栅信号GC的第三显示区域13的亮度可以不降低，并且暗线在显示装置的第三显示区域13中可以不被识别。
图14是示出根据实施例的图13中的第三级ST3的示例的布局图。图15是根据实施例的沿图14中的剖面线IV-IV'截取的截面图。
除了增加第四电容器C4之外，根据参考图14和图15描述的第二实施例的第三级ST3的结构可以与参考图5和图6描述的第一级ST1的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图14和图15，第四电容器C4可以与开口OP重叠。因此，第四电容器C4的第一电极LE4和第二电极UE4可以与开口OP重叠。由于第四电容器C4与开口OP重叠，因此第三级ST3可以在不增加死区的情况下包括第四电容器C4。
第四电容器C4的第一电极LE4可以被包括在第一导电层210中，并且第四电容器C4的第二电极UE4可以被包括在第二导电层220中。以这种方式，第一导电层210可以包括第四电容器C4的第一电极LE4，并且第二导电层220可以包括第四电容器C4的第二电极UE4。例如，第四电容器C4的第二电极UE4可以是第一输出端子105的一部分。
图16是示出根据实施例的图13中的第三级ST3的另一示例的布局图。图17是根据实施例的沿图16中的剖面线V-V'截取的截面图。
除了第四电容器C4之外，参考图16和图17描述的第三级ST3的结构可以与参考图14和图15描述的第三级ST3的结构基本上相同或相似。相应地，重复部件的描述将被省略。
参考图16和图17，第四电容器C4的第一电极LE4可以被包括在第一导电层210中，并且第四电容器C4的第二电极UE4可以被包括在第二有源层ACT2中。以这种方式，第一导电层210可以包括第四电容器C4的第一电极LE4，并且第二有源层ACT2可以包括第四电容器C4的第二电极UE4。例如，第四电容器C4的第二电极UE4可以通过被包括在第三导电层230中的连接线连接到第一输出端子105。
图18是示出根据实施例的第二栅驱动器30的第三级ST3的电路图。
除了增加第四电容器C4之外，根据参考图18描述的第三实施例的第三级ST3的部件可以与根据参考图7描述的第一实施例的第三级ST3的部件基本上相同或相似。相应地，重复部件的描述将被省略。
参考图18，根据第三实施例的第三级ST3的第二信号处理器150可以包括第三电容器C3'，并且根据第三实施例的第三级ST3的第一输出电路120可以进一步包括第四电容器C4。第四电容器C4的第一电极可以连接到第二节点N2。第四电容器C4的第二电极可以连接到第一输出端子105。在实施例中，第四电容器C4的电容可以大于第二节点N2与第二输出端子106之间的寄生电容。
在根据第三实施例的第三级ST3中，由于第三级ST3的第三电容器C3'的电容大于第一级ST1和第二级ST2中的每一个的第三电容器C3的电容，并且第三级ST3包括第四电容器C4，因此第二节点N2与第二输出端子106之间的寄生电容对从第三级ST3的第一输出端子105输出的补偿栅信号GC的影响可以减小。相应地，可以从第三级ST3的第一输出端子105输出正常的栅截止电平的补偿栅信号GC。在第三实施例中，从第三级ST3接收补偿栅信号GC的第三显示区域13的亮度可以不降低，并且暗线在显示装置的第三显示区域13中可以不被识别。
根据各种实施例的显示装置可以应用于被包括在例如计算机、笔记本电脑、移动电话、智能电话、智能板、PMP、PDA和/或MP3播放器等中的显示装置。
尽管在本文中已经描述了特定实施例和实施方式，但是根据该描述，其它实施例和修改将是显而易见的。相应地，本发明构思不限于这样的实施例，而是限于所附权利要求以及如本领域普通技术人员将是显而易见的各种明显修改和等同布置的更宽范围。

Claims (29)

1.一种栅驱动器，包括：
至少一个级，包括：
第一输出电路，被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子，所述第一输出电路包括连接在所述第二节点与所述第一输出端子之间的第四电容器；
第二输出电路，被配置为响应于所述第一节点的所述电压和所述第二节点的所述电压来将被供应到第四输入端子的信号或所述第二电源的所述电压供应到第二输出端子；
输入电路，被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制所述第二节点的所述电压；
第一信号处理器，被配置为响应于所述第二节点的所述电压来控制所述第一节点的所述电压；
第二信号处理器，被配置为响应于被供应到所述第一输入端子的所述信号来控制第三节点的电压；以及
第三信号处理器，连接在所述第一节点与所述第三节点之间，所述第三信号处理器被配置为响应于所述第二信号处理器的输出电压和被供应到第三输入端子的信号来控制所述第一节点的所述电压。
2.根据权利要求1所述的栅驱动器，其中，所述第四电容器的电容大于所述第二节点与所述第二输出端子之间的寄生电容。
3.根据权利要求1所述的栅驱动器，其中，被供应到所述第四输入端子的所述信号是所述第二电源的所述电压。
4.根据权利要求1所述的栅驱动器，其中，所述第一输出电路进一步包括：
第九晶体管，连接在所述第一电源与所述第一输出端子之间，所述第九晶体管包括连接到所述第一节点的栅电极；以及
第十晶体管，连接在所述第二电源与所述第一输出端子之间，所述第十晶体管包括连接到所述第二节点的栅电极。
5.根据权利要求1所述的栅驱动器，其中，所述第二输出电路包括：
第十四晶体管，连接在所述第四输入端子与所述第二输出端子之间，所述第十四晶体管包括连接到所述第一节点的栅电极；以及
第十五晶体管，连接在所述第二电源与所述第二输出端子之间，所述第十五晶体管包括连接到所述第二节点的栅电极。
6.根据权利要求1所述的栅驱动器，其中，所述输入电路包括：
第一晶体管，连接在所述第一输入端子与所述第二节点之间，所述第一晶体管包括连接到所述第二输入端子的栅电极。
7.根据权利要求1所述的栅驱动器，其中，所述第一信号处理器包括：
第一电容器，连接在所述第一电源与所述第一节点之间；以及
第八晶体管，连接在所述第一电源与所述第一节点之间，所述第八晶体管包括连接到所述第二节点的栅电极。
8.根据权利要求1所述的栅驱动器，其中，所述第二信号处理器包括：
第三电容器，连接在所述第一电源与所述第二节点之间；
第三晶体管，连接在所述第一电源与所述第三输入端子之间，所述第三晶体管包括连接到所述第二节点的栅电极；
第二晶体管，连接在所述第一电源与所述第三电容器和所述第三晶体管的公共节点之间，所述第二晶体管包括连接到所述第三节点的栅电极；
第四晶体管，连接在所述第三节点与所述第二输入端子之间，所述第四晶体管包括连接到所述第二节点的栅电极；以及
第五晶体管，连接在所述第三节点与所述第二电源之间，所述第五晶体管包括连接到所述第二输入端子的栅电极。
9.根据权利要求1所述的栅驱动器，其中，所述第三信号处理器包括：
第二电容器，连接在所述第三节点与第六节点之间；
第六晶体管，连接在所述第六节点与所述第三输入端子之间，所述第六晶体管包括连接到所述第三节点的栅电极；以及
第七晶体管，连接在所述第一节点与所述第六节点之间，所述第七晶体管包括连接到所述第三输入端子的栅电极。
10.根据权利要求1至9中任一项所述的栅驱动器，其中，所述至少一个级进一步包括：
第一稳定器，连接在所述第二信号处理器与所述第三信号处理器之间，所述第一稳定器被配置为限制所述第三节点的电压降。
11.根据权利要求1至9中任一项所述的栅驱动器，其中，所述至少一个级进一步包括：
第二稳定器，连接在连接到所述第一输入端子的第四节点与所述第二节点之间，所述第二稳定器被配置为限制所述第二节点的电压降。
12.根据权利要求1所述的栅驱动器，其中，所述至少一个级包括：
第一有源层，包括至少一个晶体管的源电极和漏电极；
第一导电层，设置在所述第一有源层上，所述第一导电层包括所述至少一个晶体管的栅电极、所述第四电容器的第一电极和至少一个另外的电容器的第一电极；
第二导电层，设置在所述第一导电层上，所述第二导电层包括所述第一输出端子和所述第二输出端子；以及
第二有源层，设置在所述第二导电层上，所述第二有源层包括所述至少一个另外的电容器的第二电极。
13.根据权利要求12所述的栅驱动器，其中，所述第二有源层进一步包括所述第四电容器的第二电极。
14.根据权利要求12所述的栅驱动器，其中，所述第二导电层进一步包括所述第四电容器的第二电极。
15.根据权利要求12所述的栅驱动器，其中，所述至少一个级进一步包括：
第三导电层，设置在所述第二有源层上，所述第三导电层包括所述第一输入端子、所述第二输入端子和所述第三输入端子；
平坦化层，设置在所述第三导电层上，所述平坦化层包括与所述第四电容器重叠的开口；以及
第四导电层，设置在所述平坦化层上，所述第四导电层包括：
第一线，被配置为传输所述第一电源的所述电压；
第二线，被配置为传输所述第二电源的所述电压；以及
所述第四输入端子。
16.一种显示装置，包括：
显示面板，包括被配置为以第一频率驱动的第一显示区域、被配置为以与所述第一频率不同的第二频率驱动的第二显示区域以及位于所述第一显示区域与所述第二显示区域之间的第三显示区域；以及
栅驱动器，包括被配置为将第一栅信号提供到所述第一显示区域的至少一个第一级、被配置为将所述第一栅信号提供到所述第二显示区域的至少一个第二级以及被配置为将所述第一栅信号提供到所述第三显示区域的至少一个第三级，
其中，所述至少一个第一级、所述至少一个第二级和所述至少一个第三级中的每一个包括：
第一输出电路，被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子；
第二输出电路，被配置为响应于所述第一节点的所述电压和所述第二节点的所述电压来将被供应到第四输入端子的信号或所述第二电源的所述电压供应到第二输出端子；
输入电路，被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制所述第二节点的所述电压；
第一信号处理器，被配置为响应于所述第二节点的所述电压来控制所述第一节点的所述电压；
第二信号处理器，被配置为响应于被供应到所述第一输入端子的所述信号来控制第三节点的电压；以及
第三信号处理器，连接在所述第一节点与所述第三节点之间，所述第三信号处理器被配置为响应于所述第二信号处理器的输出电压和被供应到第三输入端子的信号来控制所述第一节点的所述电压，并且
其中，所述至少一个第三级的所述第一输出电路包括连接在所述第二节点与所述第一输出端子之间的第四电容器。
17.根据权利要求16所述的显示装置，其中，所述至少一个第一级和所述至少一个第二级中的每一个的所述第一输出电路排除所述第四电容器。
18.根据权利要求16所述的显示装置，其中：
被供应到所述至少一个第一级的所述第四输入端子的所述信号是所述第一电源的所述电压；并且
被供应到所述至少一个第二级和所述至少一个第三级中的每一个的所述第四输入端子的所述信号是所述第二电源的所述电压。
19.根据权利要求16所述的显示装置，其中：
所述至少一个第一级被配置为将第二栅信号提供到所述第一显示区域和所述第三显示区域；并且
所述至少一个第二级和所述至少一个第三级中的每一个被配置为将所述第二栅信号提供到所述第二显示区域。
20.根据权利要求16所述的显示装置，其中，所述第三显示区域被配置为以所述第一频率被驱动。
21.根据权利要求16所述的显示装置，其中，所述第一频率大于所述第二频率。
22.根据权利要求16至21中任一项所述的显示装置，其中：
所述至少一个第一级、所述至少一个第二级和所述至少一个第三级中的每一个的所述第二信号处理器包括连接在所述第一电源与所述第二节点之间的第三电容器；并且
所述至少一个第三级的所述第三电容器的电容大于所述至少一个第一级和所述至少一个第二级中的每一个的所述第三电容器的电容。
23.一种显示装置，包括：
显示面板，包括被配置为以第一频率驱动的第一显示区域、被配置为以与所述第一频率不同的第二频率驱动的第二显示区域以及位于所述第一显示区域与所述第二显示区域之间的第三显示区域；以及
栅驱动器，包括被配置为将第一栅信号提供到所述第一显示区域的至少一个第一级、被配置为将所述第一栅信号提供到所述第二显示区域的至少一个第二级以及被配置为将所述第一栅信号提供到所述第三显示区域的至少一个第三级，
其中，所述至少一个第一级、所述至少一个第二级和所述至少一个第三级中的每一个包括：
第一输出电路，被配置为响应于第一节点的电压和第二节点的电压来将第一电源的电压或第二电源的电压供应到第一输出端子；
第二输出电路，被配置为响应于所述第一节点的所述电压和所述第二节点的所述电压来将被供应到第四输入端子的信号或所述第二电源的所述电压供应到第二输出端子；
输入电路，被配置为响应于被供应到第一输入端子的信号和被供应到第二输入端子的信号来控制所述第二节点的所述电压；
第一信号处理器，被配置为响应于所述第二节点的所述电压来控制所述第一节点的所述电压；
第二信号处理器，被配置为响应于被供应到所述第一输入端子的所述信号来控制第三节点的电压，所述第二信号处理器包括连接在所述第一电源与所述第二节点之间的第三电容器；以及
第三信号处理器，连接在所述第一节点与所述第三节点之间，所述第三信号处理器被配置为响应于所述第二信号处理器的输出电压和被供应到第三输入端子的信号来控制所述第一节点的所述电压，并且
其中，所述至少一个第三级的所述第三电容器的电容大于所述至少一个第一级和所述至少一个第二级中的每一个的所述第三电容器的电容。
24.根据权利要求23所述的显示装置，其中，所述至少一个第三级的所述第三电容器的所述电容大于所述至少一个第一级和所述至少一个第二级中的每一个的所述第二节点与所述第二输出端子之间的寄生电容与所述至少一个第一级和所述至少一个第二级中的每一个的所述第三电容器的所述电容之和。
25.根据权利要求23或24所述的显示装置，其中，所述至少一个第三级包括：
第一有源层，包括至少一个晶体管的源电极和漏电极；
第一导电层，设置在所述第一有源层上，所述第一导电层包括所述至少一个晶体管的栅电极、所述第三电容器的第一电极和至少一个另外的电容器的第一电极；
第二导电层，设置在所述第一导电层上，所述第二导电层包括所述第一输出端子和所述第二输出端子；以及
第二有源层，设置在所述第二导电层上，所述第二有源层包括所述至少一个另外的电容器的第二电极。
26.根据权利要求25所述的显示装置，其中，所述第二有源层进一步包括所述第三电容器的第二电极。
27.根据权利要求25所述的显示装置，其中，所述第二导电层进一步包括所述第三电容器的第二电极。
28.根据权利要求25所述的显示装置，其中，所述至少一个第三级进一步包括：
第三导电层，设置在所述第二有源层上，所述第三导电层包括所述第一输入端子、所述第二输入端子和所述第三输入端子；
平坦化层，布置在所述第三导电层上，所述平坦化层包括在平面图中位于所述第一输入端子与所述第三输入端子之间的开口；以及
第四导电层，布置在所述平坦化层上，所述第四导电层包括：
第一线，被配置为传输所述第一电源的所述电压；
第二线，被配置为传输所述第二电源的所述电压；以及
所述第四输入端子。
29.根据权利要求28所述的显示装置，其中：
所述至少一个第三级的所述第三电容器的所述第一电极包括与所述开口重叠的第一延伸部分，并且
所述至少一个第三级的所述第三电容器的所述第二电极包括与所述第一延伸部分重叠的第二延伸部分。
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