CN115152032A - 半导体装置 - Google Patents

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Abstract

在将第1源极区域(14)以及第1体区域(18)与第1源极电极(11)连接的第1连接部(18A)在第1沟槽(17)延伸的第1方向(Y方向)上交替地且周期性地设置的第1纵型场效应晶体管(10)中，在与第1方向(Y方向)正交的第2方向(X方向)上，相邻的第1沟槽(17)与第1沟槽(17)之间的距离Lxm和第1沟槽(17)的内部宽度Lxr处于Lxm≦Lxr≦0.20μm的关系，关于第1连接部(18A)的长度，对第1栅极导体(15)施加规格值的电压而流过规格值的电流时的第1纵型场效应晶体管(10)的导通电阻处于即使进一步缩短第1连接部(18A)的长度也不显著地减小的收敛域。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及芯片尺寸封装型的半导体装置。
背景技术
以往，作为纵型场效应晶体管，在专利文献1中公开了正交型的纵型场效应晶体管的构造，表示了正交型的构造对于导通电阻的减小是有效的。此外，在专利文献2中公开了平行型的纵型场效应晶体管的构造，表示了平行型的构造对于关断时的耐量的提高是有效的。
现有技术文献
专利文献
专利文献1：日本特许第3999225号公报
专利文献2：美国专利第5366914号说明书
发明内容
发明要解决的课题
但是，专利文献1中公开的正交型的构造具有对于导通电阻的减小而特定的特征，因此难以提高关断(turn off)时的耐量。相反，专利文献2中公开的平行型的构造具有对于关断时的耐量提高而特定的特征，因此难以减小导通电阻。由此，难以使两方面的特性都提高。即，以往的纵型场效应晶体管在导通电阻的减小和关断时的耐量的提高方面具有权衡(trade off)的关系。
因此，在纵型场效应晶体管中，要求减小导通电阻，并且提高关断时的耐量以使得在关断时寄生双极型晶体管不会导通而导致破坏。
用来解决课题的手段
为了解决上述课题，本发明的半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，具备纵型场效应晶体管，该纵型场效应晶体管具有：半导体基板，由硅构成，含有第1导电型的杂质；低浓度杂质层，在上述半导体基板上相接形成，含有比上述半导体基板的上述第1导电型的杂质的浓度低的浓度的上述第1导电型的杂质；与上述第1导电型不同的第2导电型的体区域，形成在上述低浓度杂质层的表面；上述第1导电型的源极区域，形成在上述体区域的表面；源极电极，与上述源极区域电连接；多个沟槽，在与上述半导体基板的上表面平行的第1方向上延伸，并且，在与上述第1方向正交的第2方向上等间隔地从上述低浓度杂质层的上表面形成到将上述体区域贯通直至上述低浓度杂质层的一部分为止的深度；栅极绝缘膜，将上述多个沟槽的表面的至少一部分覆盖而形成；栅极导体，形成在上述栅极绝缘膜上；以及连接部，将上述体区域与上述源极电极电连接；在上述纵型场效应晶体管中，在上述第1方向上交替地且周期性地设置有上述源极区域和上述连接部；设在上述第2方向上相邻的上述沟槽与沟槽之间的距离为Lxm[μm]，设1个上述沟槽的内部宽度为Lxr[μm]时，Lxm≦Lxr≦0.20μm成立；关于上述纵型场效应晶体管的上述连接部的上述第1方向上的长度，向上述栅极导体施加规格值的电压而使上述纵型场效应晶体管中流过规格值的电流时的上述纵型场效应晶体管的导通电阻处于即使进一步缩短上述连接部的长度也不显著减小的收敛域。
发明效果
通过本发明，提供能够兼顾导通电阻的减小和关断时的耐量的提高的半导体装置。即，能够兼顾导通电阻的减小和关断时的耐量的提高，能够容易地实现近年来所要求的高耐压低电阻的电路规格。
附图说明
图1是表示实施方式1的半导体装置的构造的一例的剖面示意图。
图2A是表示实施方式1的半导体装置的构造的一例的平面示意图。
图2B是表示实施方式1的半导体装置中流动的主电流的剖面示意图。
图3A是实施方式1的第1晶体管的大致单位结构的平面示意图。
图3B是实施方式1的第1晶体管的大致单位结构的立体示意图。
图4A是表示实施方式1的第1晶体管的构造的一例的剖面示意图。
图4B是表示实施方式1的第1晶体管的构造的一例的平面示意图。
图4C是表示实施方式1的第1晶体管的构造的一例的剖面示意图。
图4D是表示实施方式1的第1晶体管的构造的一例的平面示意图。
图4E是表示实施方式1的第1晶体管的构造的一例的剖面示意图。
图4F是表示实施方式1的第1晶体管的构造的一例的平面示意图。
图5A－1是表示在实施方式1的第1晶体管的驱动时的电流密度的模拟中使用的构造的图。
图5A－2是表示对实施方式1的第1晶体管的驱动时的电流密度进行模拟的结果的图。
图5A－3是表示将图5A－1与图5A－2叠加后的图。
图5B－1是表示在实施方式1的第1晶体管的驱动时的电流密度的模拟中使用的构造的图。
图5B－2是表示对实施方式1的第1晶体管的驱动时的电流密度进行模拟的结果的图。
图5B－3是表示将图5B－1与图5B－2叠加后的图。
图6是表示示出了驱动时的从源极区域的导通区域的扩大、与对栅极导体的施加电压的关系的曲线的图。
图7是表示示出了导通电阻、与源极区域的长度相对于连接部的长度之比的关系的曲线的图。
图8是表示示出了实施方式1的第1晶体管的规格所示的导通电阻的一例的表的图。
图9A涉及实施方式1，是表示示出了为了超过所希望的关断时耐压而需要的第1方向上的源极区域的最大长度、与沟槽和沟槽之间的距离的关系的曲线图的图。
图9B涉及实施方式1，是表示示出了为了超过所希望的关断时耐压而需要的第1方向上的源极区域的最大长度、与沟槽和沟槽之间的距离的线性关系中的斜率的曲线图的图。
图9C涉及实施方式1，是表示示出了为了超过所希望的关断时耐压而需要的第1方向上的源极区域的最大长度、与沟槽和沟槽之间的距离的线性关系中的截距的曲线图的图。
图10涉及实施方式1，是表示示出了为了得到本发明的效果而需要的第1方向上的源极区域的长度与连接部的长度的关系的一例的曲线图的图。
图11A是表示实施方式3的第1晶体管的构造的一例的剖面示意图。
图11B是表示实施方式3的第1晶体管的构造的一例的剖面示意图。
图11C是表示实施方式3的第1晶体管的构造的一例的剖面示意图。
图11D是表示实施方式3的第1晶体管的构造的一例的剖面示意图。
具体实施方式
(实施方式1)
[1.半导体装置的构造]
以下，关于本发明的纵型场效应晶体管的正交型构造，以双结构为例进行说明。并不必须是双结构，也可以是单结构的纵型场效应晶体管，也可以是三重以上的结构的纵型场效应晶体管。
图1是表示半导体装置1的构造的一例的剖视图。图2A是其平面图，半导体装置1的大小、形状、电极焊盘的配置是一例。图2B是示意地表示在半导体装置1中流动的主电流的剖视图。图1及图2B是图2A的I－I切断面。
如图1及图2A所示，半导体装置1具有半导体层40、金属层30、形成在半导体层40内的第1区域A1中的第1纵型场效应晶体管10(以下也称作“晶体管10”)和形成在半导体层40内的第2区域A2中的第2纵型场效应晶体管20(以下也称作“晶体管20”)。这里，如图2A所示，第1区域A1和第2区域A2在半导体层40的平面视图(即俯视)中相互邻接。在图2A中，将第1区域A1和第2区域A2的假想边界90C用虚线表示。
半导体层40将半导体基板32和低浓度杂质层33层叠而构成。半导体基板32配置在半导体层40的背面侧，由包含第1导电型的杂质的硅构成。低浓度杂质层33配置在半导体层40的表面侧，与半导体基板32接触而形成，含有比半导体基板32的第1导电型的杂质的浓度低的浓度的第1导电型的杂质。低浓度杂质层33例如可以通过外延生长而形成在半导体基板32上。另外，低浓度杂质层33也是晶体管10及晶体管20的漂移层，在本说明书中也有称作漂移层的情况。
金属层30与半导体层40的背面侧接触而形成，由银(Ag)或铜(Cu)构成。另外，在金属层30中，可以微量地含有在金属材料的制造工序中作为杂质混入的金属以外的元素。此外，金属层30可以形成在半导体层40的背面侧的整个面，也可以不形成在半导体层40的背面侧的整个面。
如图1及图2A所示，在低浓度杂质层33的第1区域A1中，形成有含有与第1导电型不同的第2导电型的杂质的第1体(body)区域18。在第1体区域18中，形成有含有第1导电型的杂质的第1源极区域14、第1栅极导体15及第1栅极绝缘膜16。第1栅极导体15、第1栅极绝缘膜16分别形成在多个第1沟槽17的内部，该多个第1沟槽17在与半导体基板32的上表面平行的第1方向(Y轴方向)上延伸、并且在与第1方向(Y方向)正交的第2方向(X方向)上等间隔地从半导体层40的上表面形成到将第1体区域18贯通直至低浓度杂质层33的一部分为止的深度。第1源极电极11包括部分12和部分13，部分12经由部分13而与第1源极区域14及第1体区域18连接。第1栅极导体15是埋入在半导体层40内部的埋入栅极电极，与第1栅极电极焊盘119电连接。
第1源极电极11的部分12是在面朝下(face down)安装中当回流时与焊料相接合的层，作为不被限定的一例，可以由含有镍、钛、钨、钯中的某1种以上的金属材料构成。部分12的表面可以被施以金等的镀层。
第1源极电极11的部分13是将部分12与半导体层40连接的层，作为不被限定的一例，可以由含有铝、铜、金、银中的某1种以上的金属材料构成。
在低浓度杂质层33的第2区域A2，形成有含有第2导电型的杂质的第2体区域28。在第2体区域28中，形成有含有第1导电型的杂质的第2源极区域24、第2栅极导体25及第2栅极绝缘膜26。第2栅极导体25、第2栅极绝缘膜26分别形成在多个第2沟槽27的内部，该多个第2沟槽27从半导体层40的上表面形成到将第2体区域28贯通直至低浓度杂质层33的一部分为止的深度。第2源极电极21包括部分22和部分23，部分22经由部分23而与第2源极区域24及第2体区域28连接。第2栅极导体25是埋入在半导体层40内部的埋入栅极电极，与第2栅极电极焊盘129电连接。
第2源极电极21的部分22是在面朝下安装中当回流时与焊料相接合的层，作为不被限定的一例，可以由含有镍、钛、钨、钯中的某1种以上的金属材料构成。部分22的表面可以被施以金等的镀层。
第2源极电极21的部分23是将部分22与半导体层40连接的层，作为不被限定的一例，可以由含有铝、铜、金、银中的某1种以上的金属材料构成。
通过晶体管10及晶体管20的上述结构，半导体基板32作为将晶体管10的第1漏极区域及晶体管20的第2漏极区域共通化了的共通漏极区域发挥功能。有低浓度杂质层33的与半导体基板32相接的一侧的一部分也作为共通漏极区域发挥功能的情况。此外，金属层30作为将晶体管10的漏极电极及晶体管20的漏极电极共通化了的共通漏极电极发挥功能。
如图1所示，第1体区域18被具有开口的层间绝缘层34覆盖，设有经层间绝缘层34的开口而与第1源极区域14连接的第1源极电极11的部分13。层间绝缘层34及第1源极电极的部分13被具有开口的钝化层35覆盖，设有经钝化层35的开口而与第1源极电极的部分13连接的部分12。
第2体区域28被具有开口的层间绝缘层34覆盖，设有经层间绝缘层34的开口而与第2源极区域24连接的第2源极电极21的部分23。层间绝缘层34及第2源极电极的部分23被具有开口的钝化层35覆盖，设有经钝化层35的开口而与第2源极电极的部分23连接的部分22。
因而，多个第1源极电极焊盘116及多个第2源极电极焊盘126分别是指第1源极电极11及第2源极电极21在半导体装置1的表面局部地露出的区域、所谓的端子的部分。同样，1个以上的第1栅极电极焊盘119及1个以上的第2栅极电极焊盘129分别是指第1栅极电极19(在图1、图2A、图2B中未图示)及第2栅极电极29(在图1、图2A、图2B中未图示)在半导体装置1的表面局部地露出的区域、所谓的端子的部分。
在半导体装置1中，例如可以是，将第1导电型设为N型，将第2导电型设为P型，第1源极区域14、第2源极区域24、半导体基板32及低浓度杂质层33是N型半导体，并且，第1体区域18及第2体区域28是P型半导体。
此外，在半导体装置1中，例如可以是，将第1导电型设为P型，将第2导电型设为N型，第1源极区域14、第2源极区域24、半导体基板32及低浓度杂质层33是P型半导体，并且，第1体区域18及第2体区域28是N型半导体。
在以下的说明中，设为晶体管10和晶体管20是将第1导电型设为N型、将第2导电型设为P型的所谓N沟道型晶体管的情况，对半导体装置1的导通动作进行说明。
另外，这里，关于晶体管10和晶体管20，以在功能、特性、构造等方面没有任何差异的具备对称性的情况为前提进行了说明。图1、图2A、图2B也以对称性为前提进行了描绘，但在本发明的芯片尺寸封装型的双结构的纵型场效应晶体管中，对称性不是必定需要的条件。
[2.正交型的结构]
图3A及图3B分别是半导体装置1的在X方向及Y方向上反复形成的晶体管10(或晶体管20)的大致单位结构的平面图及立体图。在图3A及图3B中，为了容易理解而没有图示半导体基板32、第1源极电极11(或第2源极电极21)。另外，Y方向是与半导体层40的上表面平行、第1沟槽17及第2沟槽27延伸的方向(第1方向)。此外，X方向是指与半导体层40的上表面平行、与Y方向正交的方向(第2方向)。
如图3A及图3B所示，在晶体管10中，具备将第1体区域18与第1源极电极11电连接的第1连接部18A。第1连接部18A是第1体区域18中的没有形成第1源极区域14的区域，含有与第1体区域18相同的第2导电型的杂质。第1源极区域14和第1连接部18A沿着Y方向交替地且周期性地反复配置。关于晶体管20也是同样的。
在半导体装置1中，如果对第1源极电极11施加高电压并对第2源极电极21施加低电压、并且以第2源极电极21为基准对第2栅极电极29(第2栅极导体25)施加阈值以上的电压，则在第2体区域28中的第2栅极绝缘膜26的附近形成导通沟道。结果，以第1源极电极11－第1连接部18A－第1体区域18－低浓度杂质层33－半导体基板32－金属层30－半导体基板32－低浓度杂质层33－形成于第2体区域28的导通沟道－第2源极区域24－第2源极电极21这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的、第2体区域28与低浓度杂质层33之间的接触面处存在PN结，作为体二极管发挥功能。此外，由于该主电流流过金属层30，所以通过使金属层30较厚，主电流路径的截面积扩大，能够减小半导体装置1的导通电阻。
同样，在半导体装置1中，如果对第2源极电极21施加高电压并对第1源极电极11施加低电压、并且以第1源极电极11为基准对第1栅极电极19(第1栅极导体15)施加阈值以上的电压，则在第1体区域18中的第1栅极绝缘膜16的附近形成导通沟道。结果，以第2源极电极21－第2连接部28A－第2体区域28－低浓度杂质层33－半导体基板32－金属层30－半导体基板32－低浓度杂质层33－形成于第1体区域18的导通沟道－第1源极区域14－第1源极电极11这样的路径流过主电流，半导体装置1成为导通状态。另外，在该导通路径中的、第1体区域18与低浓度杂质层33之间的接触面处存在PN结，作为体二极管发挥功能。
以下将Y方向上的第1源极区域14的长度记作LS1，将Y方向上的第2源极区域24的长度记作LS2。关于源极区域的长度，在不区分第1源极区域14和第2源极区域24时记作LS。此外，将Y方向上的第1连接部18A的长度记作LB1，将Y方向上的第2连接部28A的长度记作LB2。关于连接部的长度，在不区分第1连接部18A和第2连接部28A时记作LB。
关于单结构的纵型场效应晶体管，大致可以理解为仅由双结构的纵型场效应晶体管的单侧(晶体管10)形成。但是，在芯片尺寸封装型中，需要在具备第1源极电极焊盘116、第1栅极电极焊盘119的半导体层40的表面侧还设置漏极电极焊盘。该情况下，需要从半导体层40的表面侧形成与半导体层40的背面侧具备的漏极层电连接的漏极引出构造。
[3.正交型构造中的基极(base)电阻]
在晶体管10(或晶体管20)中，在构造上具备寄生双极型晶体管。寄生双极型晶体管在使驱动的半导体装置截止时(关断时)容易导通，即将截止之前的驱动电压越大越容易导通。在使半导体装置1截止了时，寄生双极型晶体管不导通的驱动电压中的最大的驱动电压在本发明中称作关断时耐压(Voff)。例如，已知在10V驱动时的截止中寄生双极型晶体管不导通、而在11V驱动时的截止中寄生双极型晶体管导通的情况下，该半导体装置的关断时耐压是10V以上且小于11V。另外，在半导体装置1是双结构的N导电型的纵型场效应晶体管的情况下，驱动电压是源极－源极间电压(VSS)，在是单结构的纵型场效应晶体管的情况下，驱动电压是漏极－源极间电压(VDS)。此外，在半导体装置1是双结构的P导电型的纵型场效应晶体管的情况下，驱动电压是漏极－漏极间电压(VDD)。所谓驱动，是指对栅极导体施加电压而在源极－源极间(或漏极－源极间、或漏极－漏极间)导通电流的状态，只要没有特别声明，就是指在线性区域的条件下导通。
至少对于半导体装置1要求具有源极－源极间规格最大电压(或漏极－源极间规格最大电压、或漏极－漏极间规格最大电压、或者也有不将它们加以区别而称作规格最大电压的情况)以上的关断时耐压。另外，规格最大电压是指在该晶体管的制品规格书中记载的最大额定电压。寄生双极型晶体管是否容易导通与寄生双极型晶体管的基极电阻Rb[Ω]有关。基极电阻Rb1[Ω]是在从第1连接部18A到第1体区域18的路径中、从第1源极电极11来看的到阻抗最大的第1体区域18中的位置为止的阻抗(以下有记作第1阻抗的情况)，基极电阻Rb2[Ω]是在从第2连接部28A到第2体区域28的路径中、从第2源极电极21来看的到阻抗最大的第2体区域28中的位置为止的阻抗(以下有记作第2阻抗的情况)。
如果设第1体区域18(或第2体区域28)中的表面电阻率(sheet resistivity)为ρ[Ω·μm]，设沟槽与沟槽之间的距离为Lxm[μm]，设从第1源极区域14(或第2源极区域24)的底部到第1体区域18(或第2体区域28)与低浓度杂质层33之间的边界的距离(导通沟道长)为Lch[μm]，则晶体管10的基极电阻Rb1表示为Rb1＝ρ×LS1/Lxm/Lch，晶体管20的基极电阻Rb2表示为Rb2＝ρ×LS2/Lxm/Lch。
在晶体管10关断时，积存在第1栅极绝缘膜16附近的载流子经过第1体区域18、第1连接部18A向第1源极电极11瞬间地释放。此时如果基极电阻Rb1较大，则由于载流子的经过而产生的电压下降也变大，所以容易超过寄生双极型晶体管导通的阈值。关于晶体管20也是同样的。因而，为了提高半导体装置1的关断时耐压，需要抑制Rb1及Rb2。
此外，如果减小沟槽与沟槽之间的距离Lxm，则在所产生的多余出来的面积中能够进一步设置沟槽，所以能够在使半导体装置1的面积一定的状态下减小导通电阻。这是将沟槽及栅极导体的数量增加(沟槽密度的增加)、将半导体装置1的总栅极宽度增大的措施。但是，如果如上述那样减小沟槽与沟槽之间的距离Lxm，则会产生由于Rb增大从而关断时耐压下降的问题。
如果认为表面电阻率ρ是不变的，则关于为了不增大Rb而能够取代性地进行调整的参数，根据上述的关系式，可以考虑使LS变短或使Lch变长。但是，导通电阻都向增大的方向变更，抵消了因使沟槽与沟槽之间的距离Lxm变小而带来的导通电阻降低的效果。由于处于这样的关系，所以难以兼顾导通电阻的减小和关断时的耐量的提高。
此外，Lxm及Lxr根据在Z方向(半导体装置1的深度方向)上第1源极区域14的底部侧部分的位置而被定义，这在实施方式3中后述。基于本发明的定义，正确地来讲应该标记为Lxmb[μm]、Lxrb[μm]，但在本实施方式1中为了简略而标记为Lxm、Lxr。
[4.驱动时的体区域的导通贡献]
本发明的发明人发现，在晶体管10的驱动时，使第1连接部18A的正下方的第1体区域18有效率地贡献于导通，兼顾导通电阻的减小和关断时的耐量的提高。利用图4A～图4F及图5A－1～图5B－3进行说明。
图4A、图4C、图4E是在晶体管10的驱动时将第1沟槽17的附近沿着Y方向切断了的剖面的示意图。图4B、图4D、图4F是在晶体管10中将第1源极电极11、层间绝缘层34、钝化层35省略而进行了图示的平面图。如果设以第1源极电极11的电位为基准时的、对第1栅极导体15的施加电压(栅极－源极间施加电压)为VGS[V]，则图4A示意地表示VGS较小时的通电状态。但是，由于是导通状态，所以VGS超过了阈值。图中的虚线箭头示意地表示以在第1体区域18中产生的反型层作为导通沟道而通过的电流的流动。如果将其在半导体层40的平面视图中表示，则成为图4B的粗线的部分那样。沿着第1沟槽17，仅在第1源极区域14的正下方产生的反型层作为导通沟道贡献于导通。
在第1连接部18A的正下方的第1体区域18中，也在第1沟槽17的附近形成反型层，但该部分由于正上方是第1连接部18A而不是第1源极区域14，所以反型层不将漏极区域(低浓度杂质层33)和第1源极区域14在Z方向上连接，不成为导通沟道。但是，在Y方向上，仅在距第1源极区域14非常近的部分，反型层将漏极区域(低浓度杂质层33)与第1源极区域14斜着连接而能够贡献于导通。关于贡献于导通的区域，VGS越大则越沿着Y方向扩大。图4C、图4D是VGS较大时的示意图，在图4C中斜着的虚线箭头表示该导通区域的扩大部分。该导通区域的扩大在平面视图中可以如图4D那样理解。即，与第1源极区域14的长度相比，导通区域稍微沿着Y方向向两侧扩大。
在VGS较大的情况下，如果使第1连接部18A的Y方向上的长度LB1较短，则两侧的第1源极区域14接近，因此对于第1连接部18A的正下方的第1体区域18中产生的反型层而言，能够贡献于导通的区域的比例从两侧起逐渐增大，从某处起相连，能够使得全长有效地作为导通沟道发挥贡献。图4E、图4F示意地表示此时的状况。如果也包括第1连接部18A的正下方的第1体区域18而能够使沿着第1沟槽17的全长贡献于导通，则成为对于减小导通电阻非常有用的状态。这是通过将第1连接部18A的长度缩短而得到的效果，不是用于第1源极区域14的长度相对地增大的效果。
在图5A－1～图5A－3(以下简称作“图5A”)、图5B－1～图5B－3(以下简称作“图5B”)中表示对第1连接部18A的正下方的第1体区域18贡献于导通的状况进行模拟的结果。图5A、图5B都与图4A、图4C、图4E同样地表示了将晶体管10的第1沟槽17的附近沿着Y方向切断后的剖面。上段(图5A－1、图5B－1)表示了在模拟中采用的构造。第1体区域18并不是根据第1源极区域14的正下方和第1连接部18A的正下方来划分的，但这里为了方便而设置了边界线。中段(图5A－2、图5B－2)用深浅表示了在VGS大的条件下导通时的电流密度，下段(图5A－3、图5B－3)将上段与中段重叠来表示。
图5A、图5B都对VGS采用相同的值，但在图5A所示的构造中，由于第1连接部18A的长度LB1较长(图中的横箭头)，所以几乎看不到第1连接部18A的正下方的第1体区域18贡献于导通的情况。只是稍稍在第1源极区域14附近能看到电流密度有限的部分。并且，如图中圆框A所示那样，能够确认到在第1源极区域14的Y方向上的两端存在电流密度变高的部分，所以可知存在穿过了第1连接部18A的正下方的第1体区域18的电流。
相对于此，在图5B所示的构造中，由于第1连接部18A的长度LB1较短(图中的横箭头)，所以可知第1连接部18A的正下方的第1体区域18的大部分以与第1源极区域14的正下方相同的程度成为电流密度较高的状态。这是因为，由于第1连接部18A的长度LB1较短，即由于两侧的第1源极区域14接近，所以分开了的导通沟道相连，沿着第1沟槽17全长能够贡献于导通。另外，在图5B中也能够确认到，圆框B所示的第1源极区域14的Y方向上的两端由于经过了该第1连接部18A的正下方的第1体区域18的电流集中，所以电流密度非常高。
在图6中表示从第1源极区域14向第1连接部18A的正下方的第1体区域18扩大的导通区域的、Y方向的长度的VGS依存性的计算例。本发明的发明人利用与实测值之间进行了匹配的N导电型双结构的纵型场效应晶体管的计算模型进行了计算。构造是图1及图3A～图3B所示的正交型，半导体装置的大小(3.40×1.96mm)、1个沟槽内部宽度(Lxr＝0.20μm)、其他参数采用统一的既定值。在纵轴标绘了从1个第1源极区域14的仅单侧一方扩大的导通区域的Y方向的长度。
由图6可知，VGS越大，扩大的导通区域的长度越增大。根据图6，作为一例，VGS＝3.8V时的导通区域的扩大是0.174μm。因而，在Y方向上被第1源极区域14从两侧夹着的1个第1连接部18A中，当其长度LB1是0.174μm×2＝0.348μm以下时，能够使第1连接部18A的正下方的第1体区域18的Y方向的整体贡献于导通。换言之，在LB1<0.35μm的情况下，在VGS＝3.8V以上的驱动条件下，Y方向的全长贡献于导通。
如果适当地选择VGS的大小和第1连接部18A的长度LB1，则在所希望的驱动条件下，能够使沿着第1沟槽17的全长有效地成为导通沟道而减小导通电阻。该效果是通过将第1连接部18A的长度LB1设为一定的长度以下而得到的，但此时导通电阻的特征在于失去了第1源极区域14的长度LS1的依存性。这是因为，由于沿着第1沟槽的全长成为有效的导通沟道，所以不论第1源极区域14的长度LS1长还是短，驱动时的状态都相同。另外，在使用一定的有限的面积的半导体装置1中，无法仅单独地变更第1连接部18A的长度LB1，如果使LB1变短，则通常情况下第1源极区域14的长度LS1或第1源极区域14的长度LS1的合计增加。对于本领域技术人员而言，在LS1增大的情况下通常认为导通电阻减小，但在本发明的范围中，即使考虑了LS1增大的影响，晶体管10的导通电阻也不显著地下降。因而，在本发明中，特征在于，即使进一步缩短第1连接部18A的长度LB1，晶体管10的导通电阻也不依赖于第1源极区域14的长度LS1，而是处于不显著减小的收敛域。因而，能够不使导通电阻变差地使第1源极区域14的长度LS1变短。因此，还能够兼顾基极电阻Rb1的降低，对此后述。
以下的表1、表2是本发明的发明人使用与在图6的计算结果的导出中使用的模型相同的计算模型而进行的VGS＝3.8V下的驱动时的导通电阻的计算结果。沟槽与沟槽之间的距离Lxm分别设定了0.10μm、0.14μm、0.18μm的3个水平。沟槽内部宽度Lxr以0.20μm固定。另外，VGS＝3.8V下的驱动是如图6所示那样如果第1连接部18A的长度LB1小于0.35μm则沿着Y方向的全长能够贡献于导通的条件。
[表1]
Figure BDA0003729824070000131
[表2]
Figure BDA0003729824070000132
在表1中表示了在将源极区域的长度LS固定为0.50μm的基础上使连接部的长度LB变化时的导通电阻的结果。当LB较长时导通电阻较高，但如果使LB变短，则由于LS的合计增大，所以可看到导通电阻减小的情况。但是，在LB<0.35μm时，尽管LS的合计增大，但不再看到导通电阻减小的情况。
在表2中表示了相反地将连接部的长度LB固定为0.30μm、使源极区域的长度LS变化时的导通电阻的结果。如果LS增减则LS的合计也连动地增减。但是，在以LB＝0.30μm固定的条件下，可知导通电阻并不依赖于LS的增减而并不进行变动。这表示，由于在LB<0.35μm且VGS＝3.8V的驱动时已经能够由Y方向的全长贡献于导通，所以达到了不论LS或LS的合计大还是小都对于导通电阻没有影响的状态。
标绘了表1及表2的结果的是图7。横轴用LS相对于LB的比表示。关于沟槽与沟槽之间的距离Lxm，表示了0.18μm和0.10μm的两个水平。能够确认到虽然在两个水平下导通电阻的绝对值不同但趋势是相同的情况。即，曲线图包括从左上朝向右下随着LS/LB的增大而导通电阻减小的向右下降的部分、和不依赖于LS/LB的值而没有导通电阻的变化的固定部分。向右下降的部分对应于表1，是在将LS维持为0.50μm的状态下仅使LB变短(LS/LB增大)时的情况。相对于此，固定部分对应于表2，是在将LB维持为0.30μm的状态下仅使LS减小(LS/LB减小)时的情况。由于与Lxm的值无关，处于VGS＝3.8V且LB<0.35μm的条件，所以在曲线图中出现固定部分。即，本发明中，所谓晶体管10的导通电阻处于即使使第1连接部18A的长度LB1进一步变短也不显著下降的收敛域，是指导通电阻不仅对于LB1失去依存性、还对于第1源极区域14的长度LS1失去依存性的状态。
此外，晶体管10的导通电阻是对第1栅极导体15施加规格值的电压、流过规格值的电流时的导通电阻。规格是该晶体管的制品规格，在图8中表示了在N导电型的双结构的纵型场效应晶体管的规格中记载的导通电阻(RSS(on)[mΩ])的一例。如果是图8的例子，则对第1栅极导体15施加的电压是VGS，规格值是2.5V、3.1V、3.8V、4.5V的某个、或处于该范围中的任意值。此外，规格值的电流是源极－源极间电流IS＝6.9A。
此外，所谓VGS较小，是指以比规格所示的最小VGS低的VGS进行驱动。在图8的例子中，是指以比阈值高但VGS<2.5V驱动的条件。所谓VGS较大，是指以规格所示的最小VGS以上的VGS进行驱动。在图8的例子中，是指以VGS≧2.5V进行驱动的条件。可以想到实际使用晶体管10的条件几乎都是VGS较大的条件。另外，上述说明中的规格基于室温(主要是25℃)下的特性。
因而，在本发明中，特征在于，即使进一步缩短第1连接部18A的长度LB1，以晶体管10的规格所示的某个任意的VGS进行驱动、流通规格所示的值的电流时的导通电阻也处于不显著下降的收敛域。在本实施方式1中，作为使Y方向的全长作为有效的导通沟道的条件而表示了LB<0.35μm，但这并不一定将VGS限定于3.8V。在LB<0.35μm时，如果在该晶体管的制品规格所示的任意VGS下的驱动中呈现上述特征就得到本发明的效果。
[5.导通电阻减小和关断时的耐量提高的兼顾]
若有效地利用上述效果，即使为了抑制基极电阻Rb1而使第1源极区域14的长度LS1变短，如果使第1连接部18A的长度LB1变短到一定程度，就能够将驱动时的导通沟道有效地扩大而减小导通电阻。因而，能够兼顾导通电阻的减小和关断时的耐量的提高。
以下的表3及图9A～图9C是表示本发明的发明人进行了计算的结果的一部分的图。在为了导通电阻的减小而使沟槽与沟槽之间的距离Lxm变短的情况下，为了得到希望的关断时耐压Voff而需要将第1源极区域14的长度LS1抑制为一定值以下。在表3中表示了为了满足各Voff而需要的LS1的最大值，图9A是将其在0.08μm≦Lxm≦0.20μm的范围中进行了标绘的图。
[表3]
Figure BDA0003729824070000151
为了抑制基极电阻Rb1，可知在Lxm与第1源极区域14的最大长度之间存在线性关系。这是由Rb1＝ρ×LS1/Lxm/Lch的关系引起的。例如，为了使Voff超过22V，在Lxm＝0.18μm时，需要LS≦0.51μm。同样，在Lxm＝0.14μm时，需要LS≦0.41μm，在Lxm＝0.10μm时，需要LS≦0.36μm。根据这些标绘的线性近似，如图9A所示可知，LS≦1.88×Lxm+0.16[μm]的关系成立即可。同样，能够求出为了满足各个Voff而在Lxm与最大LS之间成立的线性关系，所希望的Voff越大，此外越是将Lxm缩短，最大LS越被限制。
至少在12V以上25V以下的范围中为了满足所希望的Voff而成立的Lxm与最大LS的线性关系中，分别如图9B和图9C所示，斜率和截距连续地变化。因而，如果考虑Voff的依存性，将对应于Lxm的变化而必须满足的LS适用于关系式，则LS≦0.12×Voff×Lxm-0.76×Lxm-0.05×Voff+1.26[μm]的关系成立即可。在场效应晶体管中，通常，关断时耐压被要求是规格最大电压以上。因此，如果设规格最大电压为Vss[V]，则优选的是LS≦0.12×Vss×Lxm-0.76×Lxm-0.05×Vss+1.26[μm]的关系成立。此时，如果同时关于连接部的长度LB也有LB<0.35μm的关系成立，则由于使沿着Y方向的全长贡献于导通从而还能够兼顾导通电阻的减小。
在本发明中，将以减小导通电阻的目的而使Lxm变短、提高沟槽的设置密度作为第一要义。在本发明中，沟槽与沟槽之间的距离Lxm至少是沟槽的内部宽度Lxr以下(Lxm≦Lxr)，进一步将成为Lxr≦0.20μm的区域作为研究对象。表1及表2的计算是固定为Lxr＝0.20μm而计算出的结果。但是，表3及图9A的结果是不依赖于Lxr的值而决定的结果。这是因为，决定基极电阻Rb的是Lxm，Lxr不带来影响。因此，表3及图9A的结果可以认为是在本发明的前提、Lxm≦Lxr≦0.20μm下普遍成立的。
图10以表3的计算结果及图9A的范围为基础，作为一例而在Lxr＝0.20μm且Voff为22V的情况下，根据Lxm与Lxr的关系性而表示为了得到本发明的半导体装置1的效果而希望的LS与LB的关系。〇是当处于Lxm≦Lxr的关系时能得到本发明的半导体装置1的效果的LS和LB的最大值，此时是LS＝0.54μm且LB＝0.35μm。另外，LS＝0.54μm是根据图9A的Voff为22V时的关系式通过Lxm＝Lxr＝0.20μm计算出的值。因而，当处于Lxm≦Lxr的关系时，处于LS≦0.54μm且LB<0.35μm的范围即可。此外，△是当处于Lxm≦Lxr/2的关系时能得到本发明的半导体装置1的效果的LS和LB的最大值，此时是LS＝0.35μm且LB＝0.35μm。另外，LS＝0.35μm是根据图9A的Voff为22V时的关系式通过Lxm＝Lxr/2＝0.10μm计算出的值。因而，当处于Lxm≦Lxr/2的关系时，处于LS≦0.35μm且LB<0.35μm的范围即可。关于Lxm为Lxr/2以下的情况下的物理性特征，在实施方式2中进行说明。
如以上这样，在实施方式1的半导体装置1中，在将第1源极区域14、和第1体区域18与第1源极电极11连接的第1连接部18A在第1沟槽17延伸的第1方向(Y方向)上交替地且周期性地设置的第1纵型场效应晶体管10中，在与第1方向(Y方向)正交的第2方向(X方向)上，相邻的沟槽17与沟槽17之间的距离Lxm和沟槽17的内部宽度Lxr处于Lxm≦Lxr≦0.20μm的关系，关于第1连接部18A的长度，当向第1栅极导体15施加规格值的电压而流过规格值的电流时的第1纵型场效应晶体管10的导通电阻处于即使进一步缩短第1连接部18A的长度也不显著下降的收敛域。关于第2纵型场效应晶体管20也是同样的。
通过该特征，提供能够兼顾导通电阻的减小和关断时的耐量的提高的半导体装置。即，能够兼顾导通电阻的减小和关断时的耐量的提高，能够容易地实现近年来要求的高耐压低电阻的电路规格。
(实施方式2)
在实施方式1及图5中，说明了通过对第1连接部18A的长度LB1进行控制，能够使沿着第1沟槽17的Y方向的全长贡献于导通。在X方向上也能够期待同样的效果。这只不过是将在Y方向上作为第1连接部18A的对象在X方向上替换为第1沟槽17与相邻的其他第1沟槽17之间的距离Lxm。
如果VGS成为阈值以上，则在第1体区域18中在第1沟槽17附近产生反型层，但随着VGS的增大，反型层在X方向上扩大，厚度增加。此时，如果Lxm较短，则分别形成于相邻的第1沟槽17的反型层相连，成为第1体区域18有可能在X方向上能够全部贡献于导通的状态。该操作与在实施方式1中将第1连接部18A有效地作为导通区域利用的情况是相同的。因而，在使沿着第1沟槽17的Y方向的全长贡献于导通的驱动条件时，如果同时也满足Lxm≦LB的关系，则沿着X方向的全长就也有可能除了第1沟槽17的内部以外都贡献于导通从而能够减小导通电阻。
在第1沟槽17与相邻的其他第1沟槽17之间的区域中，为了将在X方向上相连的反型层作为导通沟道有效地利用，优选的是，在沿着第2方向的任意位置，在第1体区域18的正上方具备第1源极区域14。即，要求从漏极区域(低浓度杂质层33)向第1源极区域14以尽可能短的路径形成导通沟道。即，关于第1源极区域14，优选的是，在第2方向上在相邻的第1沟槽17与其他第1沟槽17之间的某处不具备在Z方向上局部地形成得较浅那样的区域。
因而，优选的是以下构造：在第2方向上相邻的第1沟槽17与第1沟槽17之间的距离Lxm[μm]为第1方向上的第1连接部18A的长度LB[μm]以下，在第1方向上的任意的位置，当将从第1沟槽17到邻接的其他第1沟槽17之间的区域在与第1方向及第2方向正交的第3方向(Z方向)的任意位置沿着第2方向观察时，不交替地具备导电型不同的多个层。在这样的构造下，在驱动时在第1方向(Y方向)及第2方向(X方向)上都能够通过得到较大的导通区域而减小导通电阻。
在构造上，第1沟槽17的内部不论如何都不贡献于导通，优选的是使其尽可能短，例如优选的是设为Lxr≦0.20μm。为此，第1沟槽17优选的是以下那样的形状，即：在深度方向上不具有锥度，尽可能垂直地形成侧壁。此外，使Lxm变短也由于在X方向上当驱动时在两侧的第1沟槽17附近分别形成的反型层容易相连所以是有效的。作为1个基准，优选的是Lxm≦Lxr/2。此时，与Lxr/2<Lxm≦Lxr时相比，即使在更低的VGS的驱动下，也能够有效地将X方向用于导通，能够更好地带来减小导通电阻的效果。即，能够将可以称作VGS较大的条件向低VGS侧扩大，能够扩展半导体装置1的使用方式的自由度。另外，在Lxm≦Lxr/2时，关于Y方向上的第1源极区域14的长度及第1连接部18A的长度的优选范围，以Voff为22V的情况为一例而表示在图10中。
(实施方式3)
第1源极区域14(或第2源极区域24)的构造能够根据其功能而在Z方向(半导体装置的深度方向)上适当地变更。如图11A、图11B所示，可以将第1源极区域14设为位于半导体层40的上表面侧的上部侧部分141和位于与第1体区域18的边界侧的底部侧部分142，从而在Z方向上将构造分开制作。
将关于上部侧的项目赋予top的t而表示，将关于底部侧的项目赋予bottom的b而表示。第1源极区域14的长度LS1[μm]在上部侧部分141中为LSt1[μm]，在底部侧部分142中为LSb1[μm]。同样，第1连接部18A的长度LB1[μm]在上部侧为LBt1[μm]，在底部侧为LBb1[μm]。虽然没有图示，但关于沟槽与沟槽之间的距离Lxm和沟槽的内部宽度Lxr，也将根据与第1源极区域14的底部侧部分142相同的深度而定义的值分别设为Lxmb[μm]、Lxrb[μm]。
在实施方式1中进行了叙述，为了在晶体管10的驱动时将第1体区域18也包含在内地将沿着第1沟槽17的全长有效地作为导通沟道加以利用，需要将第1连接部18A的长度LB1缩短为一定以下。此时需要的是，在第1连接部18A中，将靠近与第1体区域18的边界的、底部侧的长度LBb1缩短为一定的长度以下，而并不需要将上部侧的长度LBt1都均匀地缩短。这是因为，如图4C、图4E所示，驱动时的导通沟道的扩大从第1源极区域14的底部侧在YZ平面中以放射状扩大。
因此，关于第1源极区域14，可以是，底部侧部分142的长度LSb1相对较长，上部侧部分141的长度LSt1相对较短。这与在第1连接部18A中使底部侧的长度LBb1相对较短、上部侧的长度LBt1相对较长是相同的。
在实施方式1(图4A)中，前提在于，第1源极区域14的长度LS1在Z方向上大致不变。在实施方式3(图11A)中，上部侧部分141的长度可以是一定的，但底部侧部分142的长度可以变动。底部侧部分142的长度LSb1是指在Z方向上底部侧部分142的Y方向的长度为最大之处的长度。LSb1优选比上部侧部分141的长度LSt1长，这是为了如上述那样在驱动时即便是少量的也使得向Y方向的导通区域的扩大有效率地进行。为了得到该效果，定义底部侧部分142的长度LSb1的位置比第1源极区域14的Z方向上的中央靠底部侧即可，更优选的是第1源极区域14的Z方向上的最底部的位置。
即，在与第1方向(Y方向)及第2方向(X方向)正交的第3方向(Z方向)上，第1源极区域14具有位于半导体层40的上表面侧且第1方向上的长度为一定的上部侧部分141、以及位于与第1体区域18的边界侧且第1方向上的长度变化的底部侧部分142，当设第1方向上的上部侧部分141的长度为上部源极长度LSt1、设第1方向上的底部侧部分142的长度最大时的长度为底部源极长度LSb1时，在比第1源极区域14的第3方向上的中央靠底部侧具备底部源极长度LSb1，底部源极长度LSb1比上部源极长度LSt1长(LSt1<LSb1)，第1源极区域14的长度也可以根据底部源极长度LSb1来定义(即，也可以一致)(LS1＝LSb1)。
在本发明的实施方式1或实施方式2中，第1源极区域14的Z方向上的长度LS1不需要是一定的，第1源极区域14也可以由上部侧部分141和底部侧部分142构成。在这样的情况下，在实施方式1或实施方式2所记载的内容中，将被标记为LS1、LB1(LS2、LB2)的地方分别改称作LSb1、LBb1(LSb2、LBb2)而解释即可。
将实施方式1(图4E)与实施方式3(图11C)再次比较。实施方式3(图11C)中的第1源极区域14的长度与实施方式1(图4E)中的LS1在底部侧为相同长度(LS1＝LSb1)。因此，不依赖于VGS的大小，导通沟道的宽度在两者中相同，在导通特性上不发生显著的差异。
但是，在实施方式3(图11A)中，由于LSt1较短，所以与实施方式1相比，第1连接部18A的上部侧的长度LBt1变长。这样的构造适合于提高向第1连接部18A的P导电型杂质的注入量、降低第1体区域18与第1源极电极11的接触电阻。这是因为，在想要使邻接的第1源极区域14的Y方向的长度LS较长的情况下，必须抑制向第1连接部18A的P导电型杂质的注入量。因而，如果原本是LSt1较短的构造，则能够增加向邻接的第1连接部18A的P导电型杂质的注入量，所以容易减小第1体区域18与第1源极电极11的接触电阻。此外，在晶体管10的关断时，在积存在第1栅极绝缘膜16附近的载流子穿过第1体区域18及第1连接部18A而瞬间向第1源极电极11释放的过程中，与实施方式1相比，第1连接部18A的上部侧的长度变长(LB1<LBt1)。因而，基极电阻Rb1对应于该相差量而减小，得到提高关断时的耐量的效果。
本发明以将驱动时的导通沟道向沿着第1沟槽17的全长有效地扩大为主旨，但为此需要将第1连接部18A的长度缩短为一定以下。缩短是向低于0.50μm的长度的控制，如果因制造上出现的偏差等而第1连接部18A的长度过度地被缩短，则有可能导致当截止时第1连接部18A的功能下降。但是，在实施方式3中，由于能够仅使LBt1变长，所以提高了对于制造上出现的偏差的裕量，起到稳定地得到截止时的第1连接部18A的功能的效果，并且不会损害驱动时的导通特性。
在图11A中表示了在第1源极区域14中底部侧部分142的长度LSb1相对较长、上部侧部分141的长度LSt1相对较短的构造的例子。虽不限于这里图示的例子，但上部侧部分141的Y方向上的长度在Z方向的哪个位置都大致是一定的，相对于此，底部侧部分142的Y方向上的长度在Z方向上变动。底部侧部分142如图11A所示，是如下那样的形状，即：在比第1源极区域14的Z方向上的中央靠底部侧的任意位置，Y方向上的长度最大。或者也可以如图11D所示，是如下那样的形状，即：在成为与第1体区域18的边界的最底部，Y方向上的长度最长，随着向上部侧部分141接近，长度单调地缩短。
与上部侧部分141的长度LSt1相比，底部侧部分142的长度LSb1优选的是在Y方向上向两侧对称地变长。即，第1源极区域14的上部侧部分141和底部侧部分142在第1方向上的中央位置可以相同。如果是这样的形状，则从在Y方向上相邻的第1源极区域14向第1体区域18以放射状扩大的导通区域也是对称的，为了在驱动时将第1体区域18作为有效的导通沟道而能够均等地得到来自相邻的第1源极区域14的贡献。
此外，相对于上部侧部分141，底部侧部分142也可以在Y方向上向两侧同等地各变长大约0.05μm。即，LSt1<LSb1，更优选的是处于LSb1≦LSt1+0.10[μm]的关系。如果是这样的形状，则即使加上制造上出现的偏差，也能够防止相邻的第1源极区域14彼此过度地接近而断开时的第1连接部18A的功能下降。
在实施方式3(图11A)中，由于LSt1变短，所以对构造进行平面观察的情况下的Y方向上的第1源极区域14的长度(严格地讲是上部侧部分141的长度)与第1连接部18A的长度(严格地讲是其上部侧的长度)之比不同于底部侧的长度之比。如上述那样，为了提高导通特性，优选的是在底部侧使源极区域较长(连接部较短)，为了提高关断时的耐量，优选的是在上部侧使连接部较长(源极区域较短)。因而，优选的是，进行控制，以使得在底部侧LSb1≧LBb1、在上部侧LSt1<LBt1。换言之，可以是，上部侧的第1源极区域14的长度/第1连接部18A的长度之比小于1(LSt1/LBt1<1)，底部侧的第1源极区域14的长度/第1连接部18A的长度之比为1以上(LSb1/LBt1≧1)。另外，为了与LSb1≒LSt1+0.10[μm]的关系实现兼顾，更优选的是存在LBt1－LSt1≦0.20[μm]的关系。
此外，通过图5B，描述了在第1源极区域14的Y方向的两端出现电流集中的部位(圆框B)的情况，但如果使第1源极区域14的上部侧部分141的长度变短(LSt1<LSb1)，则电流更容易集中，上部侧部分141在驱动时有可能成为导通电阻增大的原因。为了防止该情况，可以进行与底部侧部分142相比对上部侧部分141提高N导电型杂质浓度、降低导通电阻的措施。即，第1源极区域14的上部侧部分141的杂质浓度可以比底部侧部分142的杂质浓度高。
如图11A或图11D所示，关于第1源极区域14，制造成为LSt1<LSb1的构造的方法各种各样。例如，首先，在向第1源极区域14的N导电型的杂质注入中，向底部侧部分142以较高的加速能量进行注入，接着变更条件而进行向上部侧部分141的杂质注入。如果与向底部侧部分142的条件相比以相对较低的加速能量向上部侧部分141进行，则杂质仅留在被限定得较浅的部分(上部侧部分)，所以能够相对地对于底部侧部分142在Y方向上也扩大而使注入杂质扩散。
此外，也可以在进行了向第1源极区域14的杂质注入后，通过实施退火等热处理，从而利用底部侧部分142向Y方向的杂质扩散的进展。进而，也可以是以下那样的制造方法，即：在暂时形成第1源极区域14之后，仅向形成第1连接部18A的在Y方向上被限定了的一定的区域较浅地注入P导电型杂质，从而最终形成第1源极区域14的底部侧部分142。
测量第1源极区域的长度LS1的尺寸的方法各种各样，以下说明一例。首先，将晶体管10沿着与第1沟槽17并行的Y方向切断，通过扫描型静电电容显微镜法(SCM＝ScanningCapacitance Microscopy)测量剖面中的一定的范围。SCM虽然难以测量观察表面的半导体的杂质浓度，但对于导电型能够以高精度测量，所以能够绘图出剖面中的半导体的导电型。根据SCM，通常，将N型P型的差异用依存于载流子浓度的电容变动来表示，按照所测量的每个单位部位，得到绝对值表示其极性的信号强度的数值数据。选择进行SCM测量的一定的范围，以使第1源极区域14和第1连接部18A交替地被包含多次。
接着，综合把握得到的数值数据，认定第1源极区域14的Y方向上的长度被认为最大或最大附近的Z方向的位置。如果将该Z位置上的Y方向的数值数据曲线图化，则得到横轴表示Y方向的位置、纵轴表示导电型及极性的信号强度的分布图。由于纵轴为0的地方能够解释为对应于N型与P型的边界的位置，所以纵轴交替地成为0的地方可以认为是第1源极区域14与第1连接部18A的边界交替地出现的部位。因而，能够按照测量出的一定的范围中包含的每个第1源极区域14、或每个第1连接部18A，分别对长度LS、LB进行尺寸测量。如果在一定的范围中包含多个第1源极区域14和第1连接部18A，则分别根据其平均值来认定LS、LB是恰当的。
以上基于实施方式1～3对本发明的半导体装置进行了说明，但本发明并不限定于这些实施方式。只要不脱离本发明的主旨，对各实施方式施以本领域技术人员想到的各种变形后的形态、或将各实施方式的一部分构成要素组合而构建的其他形态也包含在本发明的范围内。
产业上的可利用性
具备本发明的纵型场效应晶体管的半导体装置能够作为对电流路径的导通状态进行控制的装置广泛地利用。
标号说明
1 半导体装置
10 晶体管(第1纵型场效应晶体管)
11 第1源极电极
12、13 部分
14 第1源极区域
15 第1栅极导体
16 第1栅极绝缘膜
17 第1沟槽
18 第1体区域
18A 第1连接部
19 第1栅极电极
20 晶体管(第2纵型场效应晶体管)
21 第2源极电极
22、23 部分
24 第2源极区域
25 第2栅极导体
26 第2栅极绝缘膜
27 第2沟槽
28 第2体区域
28A 第2连接部
29 第2栅极电极
30 金属层
32 半导体基板
33 低浓度杂质层或漂移层
34 层间绝缘层
35 钝化层
40 半导体层
90C 边界
116 第1源极电极焊盘
119 第1栅极电极焊盘
126 第2源极电极焊盘
129 第2栅极电极焊盘
141 上部侧部分
142 底部侧部分

Claims (9)

1.一种半导体装置，是能够面朝下安装的芯片尺寸封装型的半导体装置，其特征在于，
具备纵型场效应晶体管，该纵型场效应晶体管具有：
半导体基板，由硅构成，含有第1导电型的杂质；
低浓度杂质层，在上述半导体基板上相接形成，含有比上述半导体基板的上述第1导电型的杂质的浓度低的浓度的上述第1导电型的杂质；
与上述第1导电型不同的第2导电型的体区域，形成在上述低浓度杂质层的表面；
上述第1导电型的源极区域，形成在上述体区域的表面；
源极电极，与上述源极区域电连接；
多个沟槽，在与上述半导体基板的上表面平行的第1方向上延伸，并且，在与上述第1方向正交的第2方向上等间隔地从上述低浓度杂质层的上表面形成到将上述体区域贯通直至上述低浓度杂质层的一部分为止的深度；
栅极绝缘膜，将上述多个沟槽的表面的至少一部分覆盖而形成；
栅极导体，形成在上述栅极绝缘膜上；以及
连接部，将上述体区域与上述源极电极电连接；
在上述纵型场效应晶体管中，在上述第1方向上交替地且周期性地设置有上述源极区域和上述连接部；
设在上述第2方向上相邻的上述沟槽与沟槽之间的距离为Lxm[μm]，设1个上述沟槽的内部宽度为Lxr[μm]时，
Lxm≦Lxr≦0.20μm成立；
关于上述纵型场效应晶体管的上述连接部的上述第1方向上的长度，向上述栅极导体施加规格值的电压而使上述纵型场效应晶体管中流过规格值的电流时的上述纵型场效应晶体管的导通电阻处于即使进一步缩短上述连接部的长度也不显著减小的收敛域。
2.如权利要求1所述的半导体装置，其特征在于，
当设上述纵型场效应晶体管的规格最大电压为Vss[V]时，
上述第1方向上的1个上述源极区域的长度LS[μm]和上述第1方向上的1个上述连接部的长度LB[μm]处于以下关系：
LB<0.35μm，并且，
LS≦0.12×Vss×Lxm-0.76×Lxm-0.05×Vss+1.26[μm]。
3.如权利要求1或2所述的半导体装置，其特征在于，
在上述第2方向上相邻的上述沟槽与沟槽之间的距离Lxm[μm]是上述第1方向上的上述连接部的长度LB[μm]以下；
在上述第1方向上的任意位置，将从上述沟槽到邻接的其他上述沟槽之间的区域在与上述第1方向及上述第2方向正交的第3方向的任意位置沿上述第2方向观察时，不交替地具备导电型不同的多个层。
4.如权利要求3所述的半导体装置，其特征在于，
Lxm≦Lxr/2成立。
5.如权利要求2所述的半导体装置，其特征在于，
在与上述第1方向及上述第2方向正交的第3方向上，
上述源极区域具有位于上述低浓度杂质层的上表面侧且上述第1方向上的长度为一定的上部侧部分、以及位于与上述体区域的边界侧且上述第1方向上的长度变化的底部侧部分；
设上述第1方向上的上述上部侧部分的长度为上部源极长度，设上述第1方向上的上述底部侧部分的长度最大的长度为底部源极长度时，
上述底部源极长度是比上述源极区域的上述第3方向上的中央靠底部侧的上述底部侧部分的长度；
上述底部源极长度比上述上部源极长度长，上述源极区域的长度与上述底部源极长度一致。
6.如权利要求5所述的半导体装置，其特征在于，
1个上述源极区域的上述上部侧部分和上述底部侧部分在上述第1方向上中央的位置相同。
7.如权利要求5所述的半导体装置，其特征在于，
上述第1方向上的1个上述源极区域的长度相对于1个上述连接部的长度的比在上述上部侧小于1且在上述底部侧是1以上。
8.如权利要求7所述的半导体装置，其特征在于，
在上述上部侧，
上述第1方向上的1个上述源极区域的长度与1个上述连接部的长度的差是0.20μm以下。
9.如权利要求5所述的半导体装置，其特征在于，
上述源极区域的上述上部侧部分的杂质浓度比该源极区域的上述底部侧部分的杂质浓度高。
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