CN115117068A - 半导体存储装置 - Google Patents

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Abstract

实施方式提供能够实现高集成化的半导体存储装置。实施方式的半导体存储装置具备第1导电层、第2导电层、第3导电层、第1半导体层、第2半导体层、第1绝缘层以及第2绝缘层。将多个第1半导体层中的两个设为第3以及第4半导体层。将第3半导体层的宽度设为第1宽度，将第3半导体层与第1绝缘层之间的距离设为第1距离，将第3半导体层与第2绝缘层之间的距离设为第2距离。将第4半导体层的宽度设为第2宽度，将第4半导体层与第1绝缘层之间的距离设为第3距离，将第4半导体层与第2绝缘层之间的距离设为第4距离。第1距离以及第2距离中的某个较小的距离小于第3距离以及第4距离中的某个较小的距离，第1宽度大于第2宽度。

Description

半导体存储装置
相关申请
本申请享受以日本专利申请2021－049127号(申请日：2021年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
以下记载的实施方式涉及半导体存储装置。
背景技术
已知有如下半导体存储装置，具备基板、在与该基板的表面交叉的方向上层叠的多个栅极电极、与这些多个栅极电极对置的半导体层、以及设置于栅极电极以及半导体层之间的栅极绝缘层。栅极绝缘层具备例如氮化硅(Si3N4)等的绝缘性的电荷积蓄部或浮栅等的导电性的电荷积蓄部等能够存储数据的存储部。
发明内容
本发明要解决的课题是提供能够实现高集成化的半导体存储装置。
一实施方式的半导体存储装置，具备：第1导电层，沿第1方向延伸；第2导电层，在与第1方向交叉的第2方向上与第1导电层隔开距离而配置，沿第1方向延伸；第3导电层，在第2方向上与第1导电层以及第2导电层隔开距离而配置，沿第1方向延伸；多个第1半导体层，设置于第1导电层与第2导电层之间，在第1方向上排列，与第1导电层以及第2导电层对置；多个第1存储单元，设置于第1导电层与多个第1半导体层之间；多个第2存储单元，设置于第2导电层与多个第1半导体层之间；多个第2半导体层，设置于第2导电层与第3导电层之间，在第1方向上排列，与第2导电层以及第3导电层对置；多个第3存储单元，设置于第2导电层与多个第2半导体层之间；多个第4存储单元，设置于第3导电层与多个第2半导体层之间；第1绝缘层，设置于第1导电层与第2导电层之间、以及第2导电层与第3导电层之间的至少一方，其第2方向上的宽度大于多个第1半导体层以及多个第2半导体层的第2方向上的宽度；以及第2绝缘层，设置于第1导电层与第2导电层之间、以及第2导电层与第3导电层之间的至少一方，其第1方向上的位置与第1绝缘层不同，第2方向上的宽度大于多个第1半导体层以及多个第2半导体层的第2方向上的宽度。将多个第1半导体层中的两个设为第3半导体层以及第4半导体层，将第3半导体层的第1方向上的宽度设为第1宽度，将第3半导体层与第1绝缘层之间的第1方向上的距离设为第1距离，将第3半导体层与第2绝缘层之间的第1方向上的距离设为第2距离，将第4半导体层的第1方向上的宽度设为第2宽度，将第4半导体层与第1绝缘层之间的第1方向上的距离设为第3距离，将第4半导体层与第2绝缘层之间的第1方向上的距离设为第4距离。第1距离以及第2距离中的某个较小的距离小于第3距离以及第4距离中的某个较小的距离，第1宽度大于第2宽度。
附图说明
图1是第1实施方式的半导体存储装置的示意性的等效电路图。
图2是该半导体存储装置的示意性的俯视图。
图3是该半导体存储装置的示意性的剖视图。
图4是该半导体存储装置的示意性的剖视图。
图5是该半导体存储装置的示意性的剖视图。
图6是该半导体存储装置的示意性的剖视图。
图7是该半导体存储装置的示意性的剖视图。
图8是该半导体存储装置的示意性的剖视图。
图9是该半导体存储装置的示意性的剖视图。
图10是该半导体存储装置的示意性的剖视图。
图11是表示该半导体存储装置的制造方法的示意性的剖视图。
图12是表示该制造方法的示意性的剖视图。
图13是表示该制造方法的示意性的剖视图。
图14是表示该制造方法的示意性的剖视图。
图15是表示该制造方法的示意性的剖视图。
图16是表示该制造方法的示意性的剖视图。
图17是表示该制造方法的示意性的剖视图。
图18是表示该制造方法的示意性的剖视图。
图19是表示该制造方法的示意性的剖视图。
图20是表示该制造方法的示意性的剖视图。
图21是表示该制造方法的示意性的剖视图。
图22是表示该制造方法的示意性的剖视图。
图23是表示该制造方法的示意性的剖视图。
图24是表示该制造方法的示意性的剖视图。
图25是表示该制造方法的示意性的剖视图。
图26是表示该制造方法的示意性的剖视图。
图27是表示该制造方法的示意性的剖视图。
图28是表示该制造方法的示意性的剖视图。
图29是表示该制造方法的示意性的剖视图。
图30是表示该制造方法的示意性的剖视图。
图31是表示该制造方法的示意性的剖视图。
图32是表示该制造方法的示意性的剖视图。
图33是表示该制造方法的示意性的剖视图。
图34是表示该制造方法的示意性的剖视图。
图35是表示该制造方法的示意性的剖视图。
图36是表示该制造方法的示意性的剖视图。
图37是表示该制造方法的示意性的剖视图。
图38是表示该制造方法的示意性的剖视图。
图39是表示该制造方法的示意性的剖视图。
图40是表示该制造方法的示意性的剖视图。
图41是表示该制造方法的示意性的剖视图。
图42是表示该制造方法的示意性的剖视图。
图43是表示该制造方法的示意性的剖视图。
图44是表示该制造方法的示意性的剖视图。
图45是表示该制造方法的示意性的剖视图。
图46是表示该制造方法的示意性的剖视图。
图47是表示该制造方法的示意性的剖视图。
图48是表示该制造方法的示意性的剖视图。
图49是表示该制造方法的示意性的剖视图。
图50是表示该制造方法的示意性的剖视图。
图51是表示对牺牲层110A的蚀刻进展的随时间的推移的示意性的剖视图。
图52是表示对牺牲层110A的蚀刻进展的随时间的推移的示意性的剖视图。
图53是表示与绝缘层STH比较近的存储单元MC的示意性的剖视图。
图54是表示与绝缘层STH比较远的存储单元MC的示意性的剖视图。
图55是变形例的半导体存储装置的示意性的剖视图。
具体实施方式
接着，参照附图对实施方式的半导体存储装置进行详细说明。另外，以下的实施方式只不过是一例，并不是为了限定本发明而表示的。此外，以下的附图是示意性的，为了说明的方便，有将一部分的结构等省略的情况。此外，对于多个实施方式中共同的部分赋予相同的附图标记，有省略说明的情况。
此外，在本说明书中说到“半导体存储装置”的情况下，有时意味着存储器裸片，也有时意味着存储器芯片、存储卡、SSD(Solid State Drive)等包括控制裸片的存储器系统。进而，也有时意味着智能手机、平板终端、个人计算机等的包括主计算机的结构。
此外，在本说明书中说到第1结构“电连接”于第2结构的情况下，既可以是第1结构直接连接于第2结构，也可以是第1结构通过布线、半导体部件或晶体管等而连接于第2结构。例如，在将三个晶体管串联连接的情况下，即使第2个晶体管是断开(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
此外，在本说明书中说到第1结构“连接于”第2结构以及第3结构“之间”的情况下，有意味着第1结构、第2结构以及第3结构串联连接、并且第2结构经由第1结构连接于第3结构的情况。
此外，在本说明书中，将相对于基板的上表面平行的规定的方向称为X方向，将相对于基板的上表面平行且与X方向垂直的方向称为Y方向，将相对于基板的上表面垂直的方向称为Z方向。
此外，在本说明书中，有将沿着规定的面的方向称为第1方向、将沿着该规定的面且与第1方向交叉的方向称为第2方向、将与该规定的面交叉的方向称为第3方向的情况。这些第1方向、第2方向及第3方向既可以与X方向、Y方向及Z方向上的某一个对应，也可以不对应。
此外，在本说明书中，“上”及“下”等的表现以基板为基准。例如，将沿着上述Z方向从基板远离的朝向称为上，将沿着Z方向而接近基板的朝向称为下。此外，在关于某结构说到下表面或下端的情况下，意味着该结构的基板侧的面或端部，在说到上表面或上端的情况下，意味着该结构的与基板相反侧的面或端部。此外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[结构]
图1是第1实施方式的半导体存储装置的示意性的等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MCA、以及对存储单元阵列MCA进行控制的控制部CU。
存储单元阵列MCA具备多个存储单元MU。这些多个存储单元MU分别具备在电气上独立的两个存储串MSa、MSb。这些存储串MSa、MSb的一端分别连接于漏极侧选择晶体管STD，并经由它们连接于共用的位线BL。存储串MSa、MSb的另一端分别连接于源极侧选择晶体管STS，并经由它们连接于共用的源极线SL。
存储串MSa、MSb分别具备串联连接的多个存储单元MC。存储单元MC是具备半导体层、栅极绝缘层、以及栅极电极的场效应型的晶体管。半导体层作为沟道区域发挥功能。栅极绝缘层具备能够存储数据的电荷积蓄部。存储单元MC的阈值电压根据电荷积蓄部中的电荷量而变化。栅极电极是字线WL的一部分。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层、以及栅极电极的场效应型的晶体管。半导体层作为沟道区域发挥功能。漏极侧选择晶体管STD的栅极电极是漏极侧选择栅极线SGD的一部分。源极侧选择晶体管STS的栅极电极是源极侧选择栅极线SGS的一部分。
控制部CU例如生成读出动作、写入动作、删除动作所需的电压，并向位线BL、源极线SL、字线WL、以及选择栅极线(SGD、SGS)供给。控制部CU例如既可以包括设置于与存储单元阵列MCA相同的基板上的多个晶体管以及布线，也可以包括设置于与存储单元阵列MCA不同的基板上的多个晶体管以及布线。
图2是表示本实施方式的半导体存储装置的结构例的示意性的俯视图。
本实施方式的半导体存储装置具备半导体基板100。图示的例中，在半导体基板100设有在X方向以及Y方向上排列的四个存储单元阵列区域RMCA。在各存储单元阵列区域RMCA设有在Y方向上排列的多个存储块BLK。各存储块BLK沿X方向延伸。
半导体基板100例如是单晶硅(Si)等的半导体基板。半导体基板100例如在半导体基板的上表面具有n型的杂质层，进而在该n型的杂质层中具备具有p型的杂质层的双重阱构造。另外，在半导体基板100的表面，例如也可以设有构成控制部CU(图1)的至少一部分的晶体管、布线等。
图3是表示存储单元阵列区域RMCA的一部分结构的示意性的XY剖视图。图4是表示图3所示区域Rc的结构的示意性的XY剖视图。图5是将图4所示的结构沿着A－A′线切断、并沿着箭头的方向观察的情况下的示意性的YZ剖视图。图6是表示图3所示的区域Rs的结构的示意性的XY剖视图。图7是将图6所示的结构沿着B－B′线切断、并沿着箭头的方向观察的情况下的示意性的YZ剖视图。图8是表示图3的一部分结构的示意性的放大图。图9是将图8所示的结构沿着C－C′线切断、并沿着箭头的方向观察的情况下的示意性的YZ剖视图。
本实施方式的半导体存储装置例如如图3、图4、以及图6所示，具备多个层叠体构造LS和多个沟槽构造AT。多个层叠体构造LS在半导体基板100上沿Y方向排列。多个沟槽构造AT分别设置于多个层叠体构造LS之间。
层叠体构造LS(图5、图7)包括多个导电层110、半导体层115、以及半导体层116。多个导电层110、半导体层115、以及半导体层116分别经由氧化硅(SiO2)等的绝缘层101在Z方向上层叠。
沟槽构造AT(图3)具备在X方向上排列的多个存储孔区域RMH、以及设置于在X方向上相邻的两个存储孔区域RMH之间的梯形(ladder)区域RLD。
存储孔区域RMH包括在X方向上排列的多个半导体层120。多个半导体层120例如如图3所示，在X方向上以周期P1排列。此外，在多个半导体层120与多个导电层110之间分别设有栅极绝缘层130。在X方向上相邻的两个半导体层120之间设有氧化硅(SiO2)等的绝缘层150。
梯形区域RLD既可以包含氧化硅(SiO2)等的绝缘层STH，也可以不包含。绝缘层STH例如如图3所示，在X方向上以周期P2排列。周期P2大于周期P1。此外，绝缘层STH的Y方向上的宽度Y_STH大于半导体层120的Y方向上的宽度Y_120。
另外，例如如图3所示，多个绝缘层STH也可以在XY截面中以交错状配置。在该情况下，有时例如将设置于从Y方向的一方侧开始数的第奇数个沟槽构造AT的绝缘层STH称为绝缘层STH_O。此外，有时将设置于从Y方向的一方侧开始数的第偶数个沟槽构造AT的绝缘层STH称为绝缘层STH_E。多个绝缘层STH_O也可以设置于从X方向的一方侧开始数的第奇数个梯形区域RLD，而没有设置于第偶数个梯形区域RLD。多个绝缘层STH_O也可以在Y方向上排列。多个绝缘层STH_E也可以设置于从X方向的一方侧开始数的第偶数个梯形区域RLD，而没有设置于第奇数个梯形区域RLD。多个绝缘层STH_E也可以在Y方向上排列。
多个导电层110例如如图5以及图7所示，在Z方向上排列。导电层110沿X方向延伸。导电层110例如如图9所示，是包含氮化钛(TiN)等势垒(barrier)导电层111、以及钨(W)等金属膜112在内的层叠膜。一部分导电层110分别作为字线WL、以及存储单元MC(图1)的栅极电极发挥功能。此外，比这些导电层110靠上方设置的一部分的导电层110作为漏极侧选择栅极线SGD、以及漏极侧选择晶体管STD(图1)的栅极电极发挥功能。另外，如图9所示，也可以在导电层110的上表面、下表面以及侧面，以将这些一部分覆盖的方式设有氧化铝(AlO)等的绝缘性的金属氧化层113。
半导体层115(图5，图7)设置于比多个导电层110靠下方的位置。半导体层115沿X方向延伸。半导体层115例如是包含多晶硅(Si)等的半导体层。半导体层115作为源极侧选择栅极线SGS、以及源极侧选择晶体管STS(图1)的栅极电极发挥功能。
半导体层116设置于比半导体层115靠下方的位置。半导体层116沿X方向延伸。半导体层116例如是包含多晶硅(Si)等的半导体层。半导体层116作为源极线SL(图1)的一部分发挥功能。
另外，在以下的说明中，着眼于在Y方向上相邻的两个层叠体构造LS的情况下，有将一方的层叠体构造LS所包含的多个导电层110称为导电层110a(图4、图6)的情况。此外，有将另一方的层叠体构造LS所包含的多个导电层110称为导电层110b(图4、图6)的情况。导电层110a与导电层110b在电气上独立。因而，对于导电层110a和导电层110b，能够供给不同的电压。导电层110a作为存储串MSa所包含的存储单元MC的栅极电极、或者存储串MSa所包含的漏极侧选择晶体管STD的栅极电极发挥功能。导电层110b作为存储串MSb所包含的存储单元MC的栅极电极、或者存储串MSb所包含的漏极侧选择晶体管STD的栅极电极发挥功能。
半导体层120沿Z方向延伸(图5、图7)。半导体层120例如是无掺杂的多晶硅(Si)等的半导体层。半导体层120具有大致有底四角筒状的形状，在中心部分设有氧化硅(SiO2)等的绝缘层125。半导体层120之中的与多个导电层110a对置的区域作为存储串MSa(图1)所包含的多个存储单元MC的沟道区域、以及漏极侧选择晶体管STD及源极侧选择晶体管STS的沟道区域发挥功能。半导体层120之中的与多个导电层110b对置的区域作为存储串MSb(图1)所包含的多个存储单元MC的沟道区域、以及漏极侧选择晶体管STD及源极侧选择晶体管STS的沟道区域发挥功能。
在半导体层120的上端，设有包含磷(P)等的N型杂质的半导体层121(图5)。半导体层121经由钨(W)等的位线接触件BLC连接于沿Y方向延伸的位线BL。
半导体层120的下端在图示的例子中连接于半导体层116。
栅极绝缘层130(图8、图9)具备从半导体层120侧朝向导电层110侧设置的、隧道绝缘层131、电荷积蓄层132以及阻挡(block)绝缘层133。
隧道绝缘层131例如包含氧化硅(SiO2)、氧氮化硅(SiON)或其他绝缘层。隧道绝缘层131例如如图5等所示，可以沿着半导体层120的外周面沿Z方向延伸。另外，隧道绝缘层131也可以在电荷积蓄层132的Y方向的侧面分别形成。
电荷积蓄层132例如是包含磷(P)等N型杂质或硼(B)等P型杂质的多晶硅等的浮栅。但是，电荷积蓄层132也可以是包含氮化硅(SiN)等的绝缘性的电荷积蓄部。
另外，在以下的说明中，例如如图4以及图6所示，有时将设置于导电层110a与多个半导体层120之间的多个电荷积蓄层132称为电荷积蓄层132a。此外，有时将设置于导电层110b与多个半导体层120之间的多个电荷积蓄层132称为电荷积蓄层132b。
阻挡绝缘层133例如如图8以及图9所示，包括绝缘层134、高介电常数层135、以及绝缘层136。
绝缘层134例如是包含氧化硅(SiO2)等、或者氮化钛(TiN)以及氧化硅(SiO2)的层叠膜等。绝缘层134如图8所示，以在XY截面中覆盖电荷积蓄层132的外周面的一部分的方式设置。此外，绝缘层134如图9所示，在YZ截面中覆盖电荷积蓄层132的上表面、下表面、以及导电层110侧的侧面。
高介电常数层135例如包含硅酸铪(HfSiO)等的具有比较高的相对介电常数的绝缘材料。高介电常数层135如图8所示，以在XY截面中隔着绝缘层134而覆盖电荷积蓄层132的外周面的一部分的方式设置。此外，高介电常数层135如图9所示，在YZ截面中覆盖绝缘层134的上表面、下表面、以及导电层110侧的侧面。
绝缘层136例如包含氧化硅(SiO2)等的绝缘层。绝缘层136如图8所示，以在XY截面中隔着高介电常数层135而覆盖电荷积蓄层132的外周面的一部分的方式设置。绝缘层136如图9所示，YZ截面中覆盖高介电常数层135的上表面、下表面、以及导电层110侧的侧面。
绝缘层STH(图6、图7)沿Z方向延伸，在X方向以及Y方向上与多个导电层110对置。绝缘层STH例如包含氧化硅(SiO2)等的绝缘层。
[半导体层120的宽度]
接着，参照图10对多个半导体层120的X方向的宽度进行说明。图10是表示存储单元阵列区域RMCA的一部分结构的示意性的XY剖视图。
如图10所示，在本实施方式的半导体存储装置中，多个半导体层120之中，与存储孔区域RMH的X方向上的中央位置越近的半导体层其X方向上的宽度越小，与存储孔区域RMH的X方向上的中央位置越远的半导体层其X方向上的宽度越大。
以下，对这一点进行详细说明。另外，在以下的说明中，将沿X方向延伸的导电层110之中的一个称为导电层110_a1。此外，将在Y方向上从导电层110_a1离开配置、并且沿X方向延伸的导电层110称为导电层110_b2。此外，将在Y方向上从导电层110_a1以及导电层110_b2离开配置、并且沿X方向延伸的导电层110称为导电层110_a3。将设置于导电层110_a1与导电层110_b2之间、在X方向上排列并且与导电层110_a1以及导电层110_b2对置的多个半导体层120称为多个半导体层120_1。将设置于导电层110_b2与导电层110_a3之间、在X方向上排列并且与导电层110_b2以及导电层110_a3对置的多个半导体层120称为多个半导体层120_2。
此外，在以下的说明中，将存储孔区域RMH所包含的多个半导体层120_1之中的、与该存储孔区域RMH的X方向的一端部最近的半导体层和与X方向的另一端部最近的半导体层分别称为半导体层120_11。此外，将与存储孔区域RMH的X方向的一端部第2接近的半导体层和与X方向的另一端部第2接近的半导体层分别称为半导体层120_12。以下同样，将与存储孔区域RMH的X方向的一端部第n(n为1以上的整数)接近的半导体层和与X方向的另一端部第n接近的半导体层分别称为半导体层120_1n。此外，将半导体层120_1n的宽度称为宽度X1n。宽度X1n大于宽度X1(n+1)。
例如，表示n为1及2的情况。半导体层120_11以及半导体层120_12在X方向上分别以宽度X11以及宽度X12设置。宽度X11大于宽度X12。
另外，将半导体层120_11与绝缘层STH_O之间的X方向上的距离称为距离D_SO_11，将半导体层120_11与绝缘层STH_E之间的X方向上的距离称为距离D_SE_11。此外，将半导体层120_12与绝缘层STH_O之间的X方向上的距离称为距离D_SO_12，将半导体层120_12与绝缘层STH_E之间的X方向上的距离称为距离D_SE_12。此时，距离D_SO_11以及距离D_SE_11中的某个较小的距离小于距离D_SO_12以及距离D_SE_12中的某个较小的距离。
此外，在以下的说明中，将存储孔区域RMH所包含的多个半导体层120_2之中的、与该存储孔区域RMH的X方向的一端部第m(m为1以上的整数)接近的半导体层和与X方向的另一端部第m接近的半导体层分别称为半导体层120_2m。此外，将半导体层120_2m的宽度称为宽度X2m。宽度X2m大于宽度X2(m+1)。
例如，表示m为1及2的情况。半导体层120_21以及半导体层120_22在X方向上分别以宽度X21以及宽度X22设置。宽度X21大于宽度X22。
另外，将半导体层120_21与绝缘层STH_O之间的X方向上的距离称为距离D_SO_21，将半导体层120_21与绝缘层STH_E之间的X方向上的距离称为距离D_SE_21。此外，将半导体层120_22与绝缘层STH_O之间的X方向上的距离称为距离D_SO_22，将半导体层120_22与绝缘层STH_E之间的X方向上的距离称为距离D_SE_22。此时，距离D_SO_21以及距离D_SE_21中的某个较小的距离小于距离D_SO_22以及距离D_SE_22中的某个较小的距离。
另外，在以上的结构中，多个半导体层120_1也可以分别与在Z方向上排列的多个导电层110_a1、以及多个导电层110_b2对置。此外，多个半导体层120_2也可以分别与在Z方向上排列的多个导电层110_b2、以及多个导电层110_a3对置。
[电荷积蓄层132的宽度]
如图10所示，本实施方式的半导体存储装置中，多个电荷积蓄层132之中，与存储孔区域RMH的X方向上的中央位置越近的电荷积蓄层其X方向上的宽度越小，与存储孔区域RMH的X方向上的中央位置越远的电荷积蓄层其X方向上的宽度越大。
[制造方法]
接着，参照图11～图50对本实施方式的半导体存储装置的制造方法进行说明。
图11、图13、图17、图19、图21、图23、图25、图27、图29、图31、图33、图35、图37、图45、图49是用于对该制造方法进行说明的示意性的XY剖视图，对应于图4所示的部分。图15、图39、图41、图43、图47是用于对该制造方法进行说明的示意性的XY剖视图，对应于图6所示的部分。
图12、图14、图18、图20、图22、图24、图26、图28、图30、图32、图34、图36、图38、图46、图50是用于对该制造方法进行说明的示意性的YZ剖视图，对应于图5所示的部分。图16、图40、图42、图44、图48是用于对该制造方法进行说明的示意性的YZ剖视图，对应于图7所示的部分。
如图11以及图12所示，在该制造方法中，在未图示的半导体基板100上将半导体层116、半导体层115、牺牲层110A以及多个绝缘层101交替地层叠。牺牲层110A例如由氮化硅(SiN)等构成。绝缘层103例如由氧化硅(SiO2)等构成。该工序例如通过CVD(ChemicalVapor Deposition：化学气相沉积)等方法进行。
接着，如图13～图16所示，在包括绝缘层103、绝缘层101以及牺牲层110A的层叠构造上形成沟槽ATT′。在该工序中，在图12所示构造的上表面形成例如在与沟槽ATT′对应的部分具有开口的绝缘层，以其为掩膜进行RIE(Reactive Ion Etching：反应离子蚀刻)等。如图13以及图15所示，沟槽ATT′沿X方向以规定的长度延伸，以规定的间隔被设置多个。此外，如图14以及图16所示，沟槽ATT′沿Z方向延伸，贯通绝缘层103、多个绝缘层101、以及多个牺牲层110A而将这些结构在Y方向上分隔。
接着，如图17以及图18所示，在绝缘层103的上表面、以及沟槽ATT′的底面及侧面，将绝缘层170进行成膜。绝缘层170例如由氧化硅(SiO2)等构成。该工序例如通过CVD等方法进行。此外，在绝缘层170的上表面形成埋入沟槽ATT′的碳膜171。碳膜171的形成例如通过涂敷型碳材料的旋涂等进行。进而，对碳膜171的上部进行除去，直到与绝缘层170的上表面相同的位置为止。碳膜171的除去例如通过RIE等进行。
接着，如图19以及图20所示，在图18所示的构造的上表面形成硬掩膜172以及抗蚀剂173。硬掩膜172例如由氧化硅(SiO2)等构成。硬掩膜172的形成例如通过CVD等进行。抗蚀剂173的形成通过抗蚀剂材料的旋涂等进行。此外，以抗蚀剂173为掩膜形成开口AHa′。开口AHa′贯通硬掩膜172以及绝缘层170，使碳膜171露出。开口AHa′的形成例如通过光刻法以及RIE等方法进行。
接着，如图21以及图22所示，将碳膜171以及绝缘层170之中的、设置于与开口AHa′对应的位置处的部分除去，形成开口AHa。除去碳膜171的工序例如通过RIE等进行。除去绝缘层170的工序例如通过化学干式蚀刻等进行。以下，将沟槽ATT′之中的、通过在X方向上排列的多个开口Aha划分出的多个部分，分别称为沟槽ATT。
接着，如图23以及图24所示，从图22所示构造的上表面除去抗蚀剂173、硬掩膜172以及绝缘层170。该工序例如通过灰化、RIE等进行。
此外，在开口AHa的底面以及侧面，将氧化硅(SiO2)等的绝缘层174进行成膜。此外，在绝缘层174的上表面，形成埋入开口AHa的非晶硅(Si)等的半导体层175。绝缘层174以及半导体层175的形成例如通过CVD等方法进行。此外，对绝缘层174以及半导体层175的上部进行除去，直到与绝缘层103的上表面相同的位置为止。绝缘层174以及半导体层175的除去例如通过RIE等进行。
接着，如图25以及图26所示，从沟槽ATT的内部除去碳膜171以及绝缘层170。该工序例如通过灰化、RIE等进行。此外，在沟槽ATT的内部形成绝缘层150，对绝缘层150的上表面进行除去，直到绝缘层103的上表面的位置为止。该工序例如通过CVD、RIE等进行。
接着，如图27以及图28所示，从开口AHa的内部除去半导体层175。该工序例如通过湿式蚀刻等进行。此外，从开口AHa的内部除去绝缘层174，进而对开口AHa的底部进行除去，直到开口AHa的底面的位置与半导体层116的上表面的位置一致为止。该工序例如通过RIE等进行。
接着，如图29以及图30所示，经由开口AHa除去牺牲层110A的一部分，形成开口AHb。通过该工序，绝缘层101的上表面以及下表面之中的、位于开口AHa的附近的部分露出。该工序例如通过湿式蚀刻等进行。
接着，如图31以及图32所示，经由开口AHb在开口AHb的侧面依次形成绝缘层133′以及电荷积蓄层132。绝缘层133′通过将未图示的绝缘层136、高介电常数层135以及绝缘层134依次成膜而形成。此外，经由开口AHb在开口AHb的侧面将与电荷积蓄层132相同材料的、例如由多晶硅(Si)等构成的半导体层进行成膜，然后除去半导体层的一部分，从而与牺牲层110A对应地形成出在Z方向上排列的多个电荷积蓄层132。该工序例如通过CVD、湿式蚀刻等进行。
接着，如图33以及图34所示，在开口AHb的内周面，形成隧道绝缘层131。此外，除去隧道绝缘层131以及绝缘层133′之中的、将开口AHb的底面覆盖的部分除去，形成阻挡绝缘层133。该工序例如通过CVD、RIE等进行。
接着，如图35以及图36所示，在开口AHb的内部，形成半导体层120′以及绝缘层177。该工序例如通过CVD等进行。
接着，如图37以及图38所示，在开口AHb的内部，对绝缘层177的一部分进行除去，直到位于比绝缘层103的上表面靠下方的位置为止，形成绝缘层125。此外，在开口AHb的内部，将半导体层120′的一部分除去，在其上部形成半导体层121。该工序例如通过RIE、CVD等进行。另外，到此为止的工序中，如图39以及图40所示，在X方向上相邻的沟槽ATT之间，残留有牺牲层110A在Y方向上未被分隔的区域。
接着，如图41以及图42所示，在X方向上相邻的沟槽ATT之间，形成开口STHa。该工序中，例如在图40所示的构造的上表面形成有在与开口STHa对应的部分具有开口的绝缘层，将其作为掩膜进行RIE(Reactive Ion Etching)等。如图41以及图42所示，开口STHa沿Z方向延伸，贯通绝缘层103、多个绝缘层101以及多个牺牲层110A而将这些结构在Y方向上分隔。
接着，如图43～图46所示，经由开口STHa将多个牺牲层110A除去，形成多个空洞110c。除去牺牲层110A的工序例如通过湿式蚀刻等进行。另外，该湿式蚀刻如后述那样，从与开口STHa近的区域向远的区域进行。
接着，如图47～图50所示，经由开口STHa形成多个导电层110。导电层110如图6所示，通过在绝缘层101的上表面以及下表面形成金属氧化层113、势垒导电层111以及金属膜112而形成。该工序例如通过CVD等进行。
然后，在开口STHa内将氧化硅(SiO2)等进行成膜而形成绝缘层STH，形成位线接触件BLC、位线BL等，由此制造出第1实施方式的半导体存储装置。
[对牺牲层110A的湿式蚀刻]
以下对参照图43～图46而说明的、对牺牲层110A的湿式蚀刻工序进行详细说明。
对蚀刻对象的牺牲层110A例如由氮化硅(SiN)构成、不是蚀刻对象的阻挡绝缘层133以及绝缘层150等例如由氧化硅(SiO2)构成的例子进行说明。在这样的湿式蚀刻工序中，适宜选择对于蚀刻对象的氮化硅(SiN)而言蚀刻速率快、对于不是蚀刻对象的氧化硅(SiO2)而言蚀刻速率慢的药液。另外，蚀刻的药液中例如既可以使用磷酸(H3PO4)等，也可以适宜选择其他药液。
图51以及图52是表示对牺牲层110A的蚀刻进展的随时间的推移的、示意性的剖视图。图51表示从牺牲层110A的蚀刻开始经过规定的时间、蚀刻进行至假想线L1的情形。图52表示从蚀刻进行至假想线L1的阶段起进一步经过规定的时间、蚀刻进行至假想线L3的情形。这样，蚀刻从开口STHa附近开始，从蚀刻开始起到结束为止随着时间的经过，从与开口STHa近的区域逐渐向远的区域进行。
在这样的蚀刻过程中，对于与开口STHa近的存储单元MC附近，较早地进行蚀刻。因此，与开口STHa近的存储单元MC的阻挡绝缘层133长时间被暴露在药液中。另一方面，对于距开口STHa远的存储单元MC附近，在较晚的阶段进行蚀刻。因此，距开口STHa远的存储单元MC的阻挡绝缘层133只有较短时间被暴露在药液中。
关于经过了这样的工序的情况下的存储单元MC的形状，使用图53以及图54进行说明。图53是与绝缘层STH较近的存储单元MC的YZ截面。图54是与绝缘层STH较远的存储单元MC的YZ截面。
在与绝缘层STH较近的存储单元MC(图53)中，阻挡绝缘层133较长时间被暴露在药液中，结果，绝缘层136的X方向以及Y方向的膜厚T11变薄。另一方面，在距绝缘层STH较远的存储单元MC(图54)中，阻挡绝缘层133仅较短时间被暴露在药液中，结果，绝缘层136的X方向以及Y方向的膜厚T12比膜厚T11残留得厚。结果，与开口STHa越近的存储单元MC其绝缘层136的X方向以及Y方向的厚度越薄。
[第1实施方式的效果]
随着半导体存储装置的高集成化，进行着存储单元MC的X方向以及Y方向的配置的高密度化。随着高密度化，为了将更多的存储单元MC配置在XY平面上，参照图3等而说明的包含用于除去牺牲层110A的开口STHa在内的梯形区域RLD的数量，优选的是较少。但是，如果使梯形区域RLD的数量变少，则在参照图43～图46说明的工序中，有在X方向上相邻的开口STHa彼此的距离变得较长的情况。
在X方向上相邻的绝缘层STH彼此的距离长的情况下，有在与绝缘层STH近的存储单元MC和远的存储单元MC之间，如参照图53以及图54而说明的那样绝缘层136的膜厚T11与膜厚T12的膜厚差变大的情况。
在此，叙述这样的膜厚差对写入动作特性带来的影响。在写入动作时，对导电层110与半导体层120之间施加规定的写入电压，使电荷积蓄层132积蓄半导体层120中的电荷，由此对存储单元MC的阈值电压进行调整。在绝缘层136薄的存储单元MC(图53)中，较强的电场施加到电荷积蓄层132，因此电荷容易被积蓄。另一方面，在绝缘层136厚的存储单元MC(图54)中，只有较弱的电场施加到电荷积蓄层132，因此电荷较难被积蓄。这样，有时发生距绝缘层STH的距离越远、则电荷越难被积蓄的、对绝缘层STH的距离依赖性。在这样的情况下，有在多个存储单元MC之间，写入动作后的存储单元MC的阈值电压较大地偏差的情况。
因此，在第1实施方式中，如参照图10说明的那样，越是距绝缘层STH远的存储单元MC，越使半导体层120的X方向的宽度变小。这是因为，由于后述的现象，半导体层120的X方向的宽度越小，则越容易向电荷积蓄层132积蓄电荷。
接着，对半导体层120的X方向的宽度越小则电荷越容易被积蓄的现象进行说明。在XY截面(图8)中，电荷积蓄层132与导电层110在Y方向上对置，但在X方向两端部包括在X方向上对置的部分。在这样的形状中，半导体层120的X方向的宽度越小，则在X方向上对置的两端部所对置的比例越增加。因此，半导体层120的X方向的宽度越小，则电荷积蓄层132与导电层110的对置面积相对于电荷积蓄层132与半导体层120的对置面积的比率越增加。
接着，考虑这样的情况下的电荷积蓄层132与导电层110之间的静电电容相对于电荷积蓄层132与半导体层120之间的静电电容的比率。由于半导体层120的X方向的宽度越小，则电荷积蓄层132与导电层110的对置面积的比率越增加，因此上述静电电容的比率也增加。这样，施加电压的导电层110侧的静电电容比越高，则电荷越容易积蓄到电荷积蓄层132中。
因此，越是距绝缘层STH远的存储单元MC，越使半导体层120的X方向的宽度变小，从而能够抵消越是距绝缘层STH远的存储单元MC其阻挡绝缘层133越变厚、电荷越难积蓄的效果。由此，能够提供XY截面内的存储单元MC的特性一致、抑制动作的偏差、并且能够进行高精度的写入动作的半导体存储装置。
[第1实施方式的变形例]
图55是第1实施方式的变形例的半导体存储装置的示意性的剖视图。本变形例的半导体存储装置基本上与第1实施方式同样地构成。但是，本变形例的半导体存储装置与第1实施方式不同，多个半导体层120不在X方向上以周期P1排列，而是以各个半导体层120相对于相邻的半导体层120具有间隔S1地排列的方式设置。在这样的结构的情况下，半导体层120的X方向的宽度越小，则多个半导体层120的各中心彼此的隔开距离越小。在这样的结构中，沿Y方向延伸的位线BL在X方向上既可以等间隔地排列，也可以不是等间隔地排列。
[其他]
说明了本发明的几个实施方式，但这些实施方式是作为例子来提示的，不是要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明和其等效的范围中。
附图标记说明
100……半导体基板，110……导电层，120……半导体层，130……栅极绝缘层，131……隧道绝缘层，132……电荷积蓄层，133……阻挡绝缘层，150……绝缘层。

Claims (5)

1.一种半导体存储装置，其中，具备：
第1导电层，沿第1方向延伸；
第2导电层，在与所述第1方向交叉的第2方向上与所述第1导电层隔开距离而配置，沿所述第1方向延伸；
第3导电层，在所述第2方向上与所述第1导电层以及所述第2导电层隔开距离而配置，沿所述第1方向延伸；
多个第1半导体层，设置于所述第1导电层与所述第2导电层之间，在所述第1方向上排列，与所述第1导电层以及所述第2导电层对置；
多个第1存储单元，设置于所述第1导电层与所述多个第1半导体层之间；
多个第2存储单元，设置于所述第2导电层与所述多个第1半导体层之间；
多个第2半导体层，设置于所述第2导电层与所述第3导电层之间，在所述第1方向上排列，与所述第2导电层以及所述第3导电层对置；
多个第3存储单元，设置于所述第2导电层与所述多个第2半导体层之间；
多个第4存储单元，设置于所述第3导电层与所述多个第2半导体层之间；
第1绝缘层，设置于所述第1导电层与所述第2导电层之间、以及所述第2导电层与所述第3导电层之间的至少一方，该第1绝缘层的所述第2方向上的宽度大于所述多个第1半导体层以及所述多个第2半导体层的所述第2方向上的宽度；以及
第2绝缘层，设置于所述第1导电层与所述第2导电层之间、以及所述第2导电层与所述第3导电层之间的至少一方，该第2绝缘层的所述第1方向上的位置与所述第1绝缘层不同，该第2绝缘层的所述第2方向上的宽度大于所述多个第1半导体层以及所述多个第2半导体层的所述第2方向上的宽度，
在将所述多个第1半导体层中的两个设为第3半导体层以及第4半导体层、
将所述第3半导体层的所述第1方向上的宽度设为第1宽度、
将所述第3半导体层与所述第1绝缘层之间的所述第1方向上的距离设为第1距离、
将所述第3半导体层与所述第2绝缘层之间的所述第1方向上的距离设为第2距离、
将所述第4半导体层的所述第1方向上的宽度设为第2宽度、
将所述第4半导体层与所述第1绝缘层之间的所述第1方向上的距离设为第3距离、
将所述第4半导体层与所述第2绝缘层之间的所述第1方向上的距离设为第4距离时，
所述第1距离以及所述第2距离中的某个较小的距离小于所述第3距离以及所述第4距离中的某个较小的距离，
所述第1宽度大于所述第2宽度。
2.如权利要求1所述的半导体存储装置，其中，
在将所述多个第2半导体层中的两个设为第5半导体层以及第6半导体层、
将所述第5半导体层的所述第1方向上的宽度设为第3宽度、
将所述第5半导体层与所述第1绝缘层之间的所述第1方向上的距离设为第5距离、
将所述第5半导体层与所述第2绝缘层之间的所述第1方向上的距离设为第6距离、
将所述第6半导体层的所述第1方向上的宽度设为第4宽度、
将所述第6半导体层与所述第1绝缘层之间的所述第1方向上的距离设为第7距离、
将所述第6半导体层与所述第2绝缘层之间的所述第1方向上的距离设为第8距离时，
所述第5距离以及所述第6距离中的某个较小的距离小于所述第7距离以及所述第8距离中的某个较小的距离，
所述第3宽度大于所述第4宽度。
3.如权利要求2所述的半导体存储装置，其中，
具备：
多个所述第1导电层，在与所述第1方向以及所述第2方向交叉的第3方向上排列；
多个所述第2导电层，在所述第3方向上排列；以及
多个所述第3导电层，在所述第3方向上排列，
所述多个第1半导体层分别与所述多个第1导电层、以及所述多个第2导电层对置，
所述多个第2半导体层分别与所述多个第2导电层、以及所述多个第3导电层对置。
4.如权利要求3所述的半导体存储装置，其中，
所述第1绝缘层以及所述第2绝缘层沿所述第3方向延伸，与所述多个第1导电层或所述多个第3导电层、以及所述多个所述第2导电层对置。
5.如权利要求1～4中任一项所述的半导体存储装置，其中，
具备：
多个第1电荷积蓄层，设置于所述第1导电层与所述多个第1半导体层之间；以及
多个第2电荷积蓄层，设置于所述第2导电层与所述多个第1半导体层之间。
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