CN115098420A - 一种基于fpga的1553b总线协议的多功能接口系统 - Google Patents
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Abstract
本发明公开了一种基于FPGA的1553B总线协议的多功能接口系统，主要涉及航空数据总线领域。包括1553B总线接口模块、基于Xilinx的ZYNQ7000平台和以太网传输模块，所述基于Xilinx的ZYNQ7000平台包括FPGA和ARM两部分。本发明的有益效果在于：节约了芯片本身的功耗和芯片成本、PCB面积，降低了单机成本，提高了逻辑的可测试性。
Description
技术领域
本发明涉及航空数据总线领域，具体是一种基于FPGA的1553B总线协议的多功能接口系统。
背景技术
鉴于传统的1553B总线设备传输效率低，接口单一化问题等不能满足实际军工航天领域的多模拟器测试应用需求，研究并设计了一种1553B总线多功能接口测试系统。
发明内容
本发明的目的在于提供一种基于FPGA的1553B总线协议的多功能接口系统，节约了芯片本身的功耗和芯片成本、PCB面积，降低了单机成本，提高了逻辑的可测试性。
本发明为实现上述目的，通过以下技术方案实现：一种基于FPGA的1553B总线协议的多功能接口系统，包括1553B总线接口模块、基于Xilinx的ZYNQ7000平台和以太网传输模块，所述基于Xilinx的ZYNQ7000平台包括FPGA和ARM两部分。
优选的，所述FPGA逻辑部分主要包括1553B IP核，接口，多路信号和中断的处理以及内存的分配。
优选的，所述1553B IP功能主要包括编码器、解码器和协议处理控制器，以及内存的分配及读写，所述编解码器部分主要实现FPGA内部的TTL信号与双极性曼彻斯特码之间的转换；所述协议处理实现1553命令字的解析；所受接口的核心控制单元是数据的正确读写与发送等基本通讯功能，以及1553功能寄存器的读写，用以配置1553设备为BC、RT或BM。
优选的，所述1553B的输入、输出信号线采用与或逻辑门电路接入到port端口进行输入输出。
优选的，所述1553B系统的存储空间分为寄存器空间和数据存储空间。
优选的，所述ARM采用双核ARM Cortex-A9用于整个系统的控制管理，接收并处理来自PL端的1553信号及跟PC机的通讯。
对比现有技术，本发明的有益效果在于；节约了芯片本身的功耗和芯片成本、PCB面积，降低了单机成本，提高了逻辑的可测试性。
附图说明
图1是系统总体设计方案框图。
图2是1553IP设计原理结构图。
图3是1553IP的地址分配。
图4是存储RAM的地址分配。
图5是1553系统的驱动软件框架。
图6是系统软件设计总体框图。
图7是RT IP配置界面。
图8是1553B多功能系统综合原理实现图(部分)。
图9是板级测试时序图。
图10是示波器波形图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所限定的范围。
本发明所述是一种基于FPGA的1553B总线协议的多功能接口系统，主要通过以下步骤实现：
1553B多功能测试系统以Zynq-7000可扩展处理平台为核心，包括ARM(PS，Processing System)、FPGA(PL，Progarmmable Logic)两部分。其中PS是ARM的SOC的部分，集成了最高可运行在800MHz的双核ARM Cortex-A9处理器，PL则是可编程逻辑，主要是传统意义的FPGA逻辑单元，能够灵活地用于各种目标应用。Zynq-7000的FPGA芯片为Kintex-7，逻辑资源和存储资源丰富，能够满足1553B系统的设计需求。
系统的总体设计方案如图1所示，主要包括1553B总线接口模块、ZYNQ7000平台和以太网传输模块。系统设计基于Xilinx的ZYNQ7000平台，主要包括PL和PS两部分。其中，PL端进行1553B协议处理器的实现，并采用片内SDRAM进行数据存储，节省了外部存储器的资源消耗。PS端的ARM处理器通过AXI总线与PL端FPGA进行通信，并通过以太网接口与PC机进行通讯。协议处理器采用1553协议IP核，实现符合1553B总线协议的处理和编码功能，提高总线接口的传输速率。通过例化多个IP核以实现多功能1553B总线接口系统设计。采用一根电缆，便可以实现最多支持一个BC，一个BM和30个RT同时工作，节省了硬件收发器的数量和成本。
FPGA逻辑部分主要包括1553B IP核设计，接口设计，多路信号和中断的处理以及内存的分配。本系统设计的重点和难点是利用Zynq-7000芯片的PL部分设计实现1553B总线协议的IP核以及PL与PS间的接口处理，主要包括数据信号和控制信号的传输。1553B IP功能主要包括编码器、解码器和协议处理控制器，以及内存的分配及读写。编解码器部分主要实现FPGA内部的TTL信号与双极性曼彻斯特码之间的转换；协议处理实现1553命令字的解析；接口的核心控制单元是数据的正确读写与发送等基本通讯功能，以及1553功能寄存器的读写，用以配置1553设备为BC、RT或BM。图2是所设计的1553B IP核的设计组成结构。
根据1553B协议信号传输电平特点，将多路1553B的输入、输出信号线采用与或逻辑门电路接入到port端口进行输入输出，节省了硬件连接器和收发器的数量。32个IP的32路中断采用中断控制器IP核axi_intc进行统一管理和控制，中断控制器在系统中的偏移地址为0x4184_0000，32路中断转为一路中断输出至PS端的系统中断接口IRQ。PS系统接收到中断信号后，可通过查看中断状态寄存器ISR来判断中断来源，进而转去处理相应1553设备的中断消息。
1553B系统的存储空间分为寄存器空间和数据存储空间。充分利用ZYNQ芯片资源丰富的特点，为每个IP分配了64K字节大小的寄存器空间，用于1553B协议寄存器空间，存储命令字和控制字等，所分配的系统偏移地址范围为0x4121_0000到0x4183_FFFF。为了充分利用芯片片内存储资源，节约硬件成本和电路成本，使用片内SDRAM资源替代传统的外部存储器flash，用于消息缓冲区的存储和管理，为每个IP分配64K字节大小的存储空间，系统偏移地址范围为0x4120_0000到0x4182_FFFF。
双核ARM Cortex-A9主要用于整个系统的控制管理，接收并处理来自PL端的1553信号及跟PC机的通讯。双核ARM Cortex-A9通过外设与上位机连接，根据响应的功能需求，通过控制以太网接口完成1553B设备的配置、数据收发、中断处理和地址映射功能。ARM内置10Mbps的以太网MAC，因此硬件设计上只需配置PHY芯片即可。ARM与FPGA通过内部AXI-HP，AXI-GP和AXI-ACP三种总线接口实现高速通信，完成系统控制和数据交换功能。ARM通过监测系统中断IRQ，实时等待驱动上报的中断时间，然后访问中断状态寄存器ISR，通过标志位判断中断来源，进而响应并处理某一路1553信号。PS端的驱动软件框架如图5所示。
基于Zynq-7000平台实现的1553系统软件设计主要包括应用层程序、网络接口驱动程序和地址映射等。各部分关系如图6所示。其中1553IP核包括BC、RT和MT三个功能。
1553B的IP核可配置为BC模式，主要负责发送指令，参与数据传输，接收状态响应和监控系统的状态。BC可设置帧重复发送的次数，可设置BC帧间隔时间和消息间隔时间，并支持自动BC重试。主要实现功能：设置总线控制器；配置消息；创建消息帧；开启接收消息；发送数据帧；停止接收消息。
BC的消息结构设计如下：
(1)消息发送格式
typedef struct
{
Bool RetryEnable；//结构参数说明
BYTE ChannelSelect；//消息发送的通道选择
DWORD InterMSGGAP Time；//设置消息间隔，单位1us
BYTE MSGFormat；//设置消息格式
WORD MSGBlock[37]；//存放待发送的消息
}SMSG_STRUCT；
(2)消息接收结构
typedef struct
{
WORD BSW；//消息状态描述字
DWORD TimeTag；//时标，单位1us
WORD MSGBlock[37]；//存放消息
}RMSG_STRUCT；
可通过将IP核的Mselin配置字配置为“01”即为RT模式。本文所设计的多功能1553系统支持最多30个RT终端，皆以独立的特性工作，可独立的完成复位和初始化工作,30个RT系统偏移地址初始化为“00001”～“11110”。每个RT具有完全分离的RAM结构(描述符和非法命令表)和独立的配置、状态寄存器。RAM缓冲区选项包括单，双和循环缓冲区选择。每个数据缓存区可达4K*16Byte。可缓存4K条最新发送的数据消息及4K条接收数据的消息。相比于使用相同的复杂度和电路板面积作为单个远程终端，其实现了多个自主RT的全部功能,如设置远程终端(RT)；配置RT数据；开启接收消息；停止接收消息，大大节约了硬件开发成本。图7是RT的IP核配置情况。
当1553IP核设置为MT模式时，可以记录总线上传输的信息，以实现对系统起"监测"作用，主要实现功能：消息过滤设置；开始监视消息；停止监视消息。MT具有命令字过滤的功能，可以依据1553命令字中的RT地址、子地址以及收/发状态进行过滤，也可以选择全部监控。采用循环缓冲的方式接收数据，指令和数据单独在RAM中存储。可缓存128K条最近监控到的消息。
实施例：一种基于FPGA的1553B总线协议的多功能接口系统
基于FPGA的IP设计采用VHDL硬件描述语言，通过Vivado集成开发环境搭建系统框架，综合实现原理图如下图8所示。并通过vivado集成的Simlator仿真器进行各个模式下消息传输进行时序仿真。
图9是CPU发出的指令和数据的时序图，BC发送给地址为编号2的RT接收命令7485H，并将BC发出的指令和数据进行接收后成功写入RAM中存储。
综合实现及时序仿真无误后，分别对Zynq-7000的PL端和PS端进行程序烧写及硬件调试。将此多功能测试系统与1553信号源、连接器、耦合器进行对接，组成1553B总线组网，进行总线设备间的数据收发通讯。通过上位机启动BC的发送命令，ARM处理器控制消息的传输，RT在收到命令字和数据字后返回正确的状态字。通过示波器监测总线上传输的信号波形如图10所示。
分析示波器波形可以看出其频率和波形幅值均达到1553B总线的协议标准，从而验证了消息传输的准确性，并且硬件测试结果与仿真结果一致，信号的传输速率支持1Mbps。
Claims (6)
1.一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，包括包括1553B总线接口模块、基于Xilinx的ZYNQ7000平台和以太网传输模块，所述基于Xilinx的ZYNQ7000平台包括FPGA和ARM两部分。
2.根据权利要求1所述一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，所述FPGA逻辑部分主要包括1553BIP核，接口，多路信号和中断的处理以及内存的分配。
3.根据权利要求2所述一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，所述1553BIP功能主要包括编码器、解码器和协议处理控制器，以及内存的分配及读写，所述编解码器部分主要实现FPGA内部的TTL信号与双极性曼彻斯特码之间的转换；所述协议处理实现1553命令字的解析；所受接口的核心控制单元是数据的正确读写与发送等基本通讯功能，以及1553功能寄存器的读写，用以配置1553设备为BC、RT或BM。
4.根据权利要求2所述一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，所述1553B的输入、输出信号线采用与或逻辑门电路接入到port端口进行输入输出。
5.根据权利要求2所述一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，所述1553B系统的存储空间分为寄存器空间和数据存储空间。
6.根据权利要求1所述一种基于FPGA的1553B总线协议的多功能接口系统，其特征在于，所述ARM采用双核ARMCortex-A9用于整个系统的控制管理，接收并处理来自PL端的1553信号及跟PC机的通讯。
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| CN202453880U (zh) * | 2011-10-28 | 2012-09-26 | 中国航天科工集团第三研究院第八三五七研究所 | 一种基于fpga的低成本1553b总线接口电路 |
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