CN110532140B - 一种1553b总线的仿真测试系统 - Google Patents

Abstract

本发明公开了一种1553B总线的仿真测试系统，本发明实施例采用片上系统(SOC)技术构造测试板卡，所构造的测试板卡通过将上位机承载的界面配置软件与测试板卡的SOC中实时嵌入式运行软件分开的方式，以低成本的方式真实模拟一个支持1553B总线的全功能仿真测试系统。因此，本发明实施例全功能实现对1553B总线的仿真测试。

Description

一种1553B总线的仿真测试系统

技术领域

本发明涉及计算机技术领域，特别涉及一种1553B总线的仿真测试系统。

背景技术

1553B总线是专为飞机上设备制定的一种信息传输总线标准，1553总线具有实时性好、数据传输完整及总线效率高、适合集中控制的分布式系统等优点，所以它在飞机通信中的应用中，有各子系统之间的数据传输、相对独立地工作、易于修改及抗干扰方面等独到之处。其中，MIL-STD-1553B总线就是1553B总线的一种(以下简称1553B总线)。其是飞机内部时分制指令/响应式多路传输数据总线。一个1553B总线的系统包含一个总线控制器(BC)、一个总线监视器(BM)及1～31个远程终端(RT)等终端设备。如图1所示，图1为现有技术中的1553B总线的系统示意图，每个RT均提供A和B两个总线端口，通过总线耦合器分别连接在1553B总线的A总线和B总线上，两条总线互为冗余备份。在1553B总线的系统中由于RT共用同一条总线，为了避免总线干扰，在任意时刻，最多只能有一个RT占用总线。1553B总线设计为“指令/响应式”总线：BC负责发起指令；RT被动监听总线，判断BC发出的指令是否与自身有关，如果是，则进行响应，响应结束后回到监听状态；BM负责总线监听，根据设定有选择的记录总线上的消息，用于总线故障诊断。当BC出现问题时，BM可以转换为BC来取得1553B总线的控制权。

1553B总线的系统在设计上的一个核心任务在于通过对BC关于1553B总线消息(包括各种周期消息和非周期消息等)和消息帧的合理的设计编排及调度，来保证系统中的BC和RT都能够及时的完成消息响应和消息处理。1553B总线的系统的设计过程中，首先在设计初期，会总体性的对消息帧进行编排并定义具体的消息内容，然后该系统中的各个设备完成程序的编写。但是，由于1553B总线是一种设备间的总线，每个BC或RT可能就是一台单机设备，在设计初期就将所有1553B总线的系统都集中起来进行调试，可能要付出很大的人力和时间的代价，不太现实。因此，在实际应用过程中，在每台设备接入到1553B总线的系统中时，一般需要在模拟环境中对1553B总线的系统进行测试，对于BC，验证其对消息组织和调度的合理性及对消息的处理能力，对于RT，验证其消息响应和消息处理能力。因此，目前出现了多种针对1553B总线设置的仿真测试系统来对1553B总线进行测试。

对1553B总线进行仿真测试以测试板卡为主，测试板卡通过计算机接口与上位机相连，测试板卡实现计算机接口与1553B总线接口的转换，完成对1553B总线的仿真及对1553B总线设备的测试。图2为现有技术提供的对1553B总线进行仿真测试的系统示意图，该系统采用现场可编程门阵列(FPGA)单元构造测试板卡。其中，FPGA实现了1553B总线要求的曼切斯特编解码，BC、BM和RT的逻辑状态机以及相关的控制寄存器，以及与上位机的总线接口等。由于内部的FPGA的随机存储器(RAM)资源不足，还会在外部扩展不同类型的RAM。上位机除了完成的1553B总线的操作外，还完成了对FPGA中的寄存器的控制，消息在上位机和测试板卡内存中的组织与处理，以及测试板卡中断的处理等工作。上位机的应用界面软件提供用于客户操作的人机界面，供客户以显式的方式完成1553B总线的消息编排，收发控制及状态监控等操作。

可以看出，为了完成对1553B总线的测试，就需要仿真测试系统具有非常高的实时处理能力和消息响应能力，这些能力要优于1553B总线的系统中的设备，但是，现有的仿真测试系统有两个缺点：1)实时性不高。其中，虽然1553B总线只有1兆比特每秒(Mbps)的速率，但是对于BC，可能会出现频繁的消息中断，比如连续发送方式命令时，每个消息传输仅需60μs左右，如果这些消息需要被实时处理，则要求处理至少能够具备0.1毫秒(ms)级别的实时处理能力。在非周期消息情况下，还可能要求对消息间隔进行较为精准的控制，这都对测试板卡提出了很高的要求；对于RT，一般最大消息响应时间限制在十几个μs内，而RT子地址消息的更新，也对测试板卡有较高的实时性要求；图2中的仿真测试系统采用的是测试板卡+上位机的功能结构，消息的处理是在上位机的驱动中实现，而上位机(计算机)架构下的操作系统本身就是实时性不高的操作系统，其消息处理的时间精度一般都是ms级别的，而且不稳定，当上位机操作系统的线程负载比较重时，实时性精度就会恶化。2)仿真真实性不够。图2所示的仿真测试系统因为降低成本及硬件向上兼容等目的，其在实现一个BC、一个BM和多个RT时，采用软件+逻辑模拟的方式实现，曼切斯特编解码功能和内存都采用共用方式实现，这与实际系统存在很大的差异，导致模拟的功能不全面，从而影响1553B总线的测试覆盖性，在设计考虑不充分情况下，有可能会存在未知的漏洞。

更进一步地说，图1所示的仿真测试板是单功能仿真测试板卡，其在构架时就确定只能实现1～2个BC的仿真，或RT、或BM的仿真，那么对于1553B总线来说，其在实现仿真测试时，就需要多个单功能仿真测试板卡对1553B总线进行测试，且需要多台上位机对多个单功能仿真测试板卡进行配置，带来非常高的硬件成本。

发明内容

有鉴于此，本发明实施例提供一种对1553B总线进行仿真测试的系统，该系统能够全功能实现对1553B总线的仿真测试，所述全功能系统可以同时支持1个BC、1个BM和0－31个RT，仅利用一块测试板卡和一台上位机，实现对整个1553B总线网络的测试。

本发明实施例是这样实现的：

一种1553B总线的仿真测试系统，包括：上位机及测试板卡，其中，上位机通过总线与测试板卡交互，进行对1553B总线消息的预置、对1553B总线的运行进行监控及对测试板卡的配置；测试板卡通过总线与上位机进行交互，且接入到1553B总线，在上位机的控制下完成对1553B总线的仿真测试；其中，

测试板卡还包括：

采用FPGA例化1553B总线的外设设备，所述例化的外设设备通过FPGA设置的处理器总线，与FPGA设置的处理器挂接，该例化的外设设备分别接入到1553总线上。

上位机与测试板卡之间的所述总线通过测试板卡的总线接口接入到所述处理器总线上。

所述例化的外设设备包括：1个BC、1个BM和31个RT。

在所述测试板卡由FPGA设置内部总线切换网络，所述例化的外设设备通过内部总线切换网络接入到所述测试板卡的硬件接口上，由硬件接口与1553B总线连接，所述硬件接口集成了1553B收发器及隔离变压器功能；

所述内部总线切换网络，用于在处理器的控制下，在某一时刻控制一个所述例化的外设设备处于连接状态。

在所述测试板卡上，每个所述例化的外设设备分别设置对应的1553B收发器及隔离变压器，所述例化的外设设备接入到对应的1553B收发器上，对应的1553B收发器接入到对应的隔离变压器上，对应的隔离变压器接入到1553B总线上。

所述处理器总线，还用于外接扩展寄存器。

所述处理器，还用于通过处理器总线对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度。

所述处理器，还用于所述对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度过程为：

在所述处理器对应的嵌入式软件中，利用实时操作系统的多线程，由1或多个线程对应一个例化的所述例化的外设设备；

所述多线程设置有不同的优先级。

所述处理器，为每个例化的外设设备分配相应的地址空间，所述一个地址空间设置对应的例化的外设设备的寄存器空间和处理器空间，其中，

寄存器空间用于所述处理器对对应的例化的外设设备的管理、中断或查询处理；

处理器空间用于所述处理器与对应的例化的外设设备进行消息交互。

如上所见，本发明实施例采用片上系统(SOC)技术构造测试板卡，所构造的测试板卡通过将上位机承载的界面配置软件与测试板卡的SOC中实时嵌入式运行软件分开的方式，以低成本的方式真实模拟一个支持1553B总线的全功能仿真测试系统。因此，本发明实施例全功能实现对1553B总线的仿真测试。

附图说明

图1为现有技术中的1553B总线的系统示意图；

图2为现有技术提供的对1553B总线进行仿真测试的系统示意图；

图3为本发明实施例提供的1553B总线的仿真测试系统结构示意图；

图4为本发明实施例提供的1553B总线接口的实现方式结构示意图；

图5为本发明实施例提供的总线切换网络的结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。

本发明实施例采用SOC技术构造测试板卡，所构造的测试板卡通过将上位机承载的界面配置软件与测试板卡的SOC中实时嵌入式运行软件分开的方式，以低成本的方式真实模拟一个支持1553B总线的全功能仿真测试系统。因此，本发明实施例全功能实现对1553B总线的仿真测试。

本发明实施例充分利用了SOC技术的高度集成和高灵活性的特点，在测试板卡上构造了标准的1553B总线的知识产权(IP)核，具体在SOC上采用FPGA同时例化了1553B总线的所有外设设备，包括1个BC、1个BM和31个RT，这些例化的外设设备通过SOC的处理器总线与SOC上的处理器进行挂接。其中，设置的处理器采用硬核处理器或软核处理器，处理器总线与所选处理器对应，包括且不限于AXI总线、Avalon总线或总处理器自定义总线等。处理器中承载的软件采用高实时性的嵌入式操作系统(RTOS)，包括且不限于：优化的嵌入式Linux、μC/OS-Ⅱ、VxWorks等，来完成对例化的1553B总线的外设设备的控制管理。本发明实施例的全功能测试板卡通过以太网、USB或PCT-E等总线与上位机相连，上位机承载的界面软件来完成人机交互操作，包括1553B总线的消息预置，对工作状态进行监控，及与嵌入式软件的通信等工作。

图3为本发明实施例提供的1553B总线的仿真测试系统结构示意图，包括：上位机及测试板卡，其中，上位机通过总线与测试板卡交互，进行对1553B总线消息的预置、对1553B总线的运行进行监控及对测试板卡的配置；测试板卡通过特定总线与上位机进行交互，且接入到1553B总线，在上位机的控制下完成对1553B总线的仿真测试。

具体地说，测试板卡包括：

采用FPGA例化1个BC、1个BM和31个RT，所述例化的外设设备通过FPGA设置的处理器总线，与FPGA设置的处理器挂接，该例化的外设设备分别接入到1553B总线上。

在系统中，上位机与测试板卡之间的所述总线，通过测试板卡的总线接口接入到测试板卡上，所述测试板卡的总线接口接入与所述处理器总线连接。

在该系统中，所述例化的外设设备分别接入到1553B总线上有两种结构方式：

第一种结构方式，在所述测试板卡由FPGA设置内部总线切换网络，所述例化的外设设备通过内部总线切换网络接入到所述测试板卡的硬件接口上，由硬件接口与1553B总线连接，所述硬件接口集成了1553B收发器及隔离变压器功能，所述内部总线切换网络，用于在处理器的控制下，在某一时刻控制一个所述例化的外设设备处于连接状态。

第二种结构方式，在所述测试板卡上每个所述例化的外设设备分别设置对应的1553B收发器及隔离变压器，所述例化的外设设备接入到对应的1553B收发器上，对应的1553B收发器接入到对应的隔离变压器上，对应的隔离变压器接入到1553B总线上。

在该系统中，所述处理器，还用于通过处理器总线对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度。

在该系统中，所述处理器，还用于所述对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度过程为：

在所述处理器对应的嵌入式软件中，利用实时操作系统的多线程，由1或多个线程对应一个例化的所述例化的外设设备；

所述多线程设置有不同的优先级。

在该系统中，所述处理器，为每个例化的外设设备分配相应的地址空间，所述一个地址空间设置对应的例化的外设设备的寄存器空间和处理器空间，其中，

寄存器空间用于所述处理器对对应的例化的外设设备的管理、中断或查询处理；

处理器空间用于所述处理器与对应的例化的外设设备进行消息交互，

也就是说，该系统中设置的处理器上设置有嵌入式软件，实现对对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度。

在该系统中，测试板卡采用基于FPGA的SOC技术来实现，具体的FPGA可以是Xilinx公司的ZYNQ7000系列，也可以是其它型号或其它公司的采用SOC技术的FPGA。

可以看出，本发明实施例提供的测试板卡能够仿真所有1553B总线的外设设备，通过设置一个测试板卡就可以实现1553B总线的仿真测试，所以为全功能测试板卡，以下对本发明实施例提供的全功能测试板卡进行详细说明。

1)SOC的硬件平台

ZYQN7000系列FPGA在内部结构上分为与FPGA无关的处理系统(PS)和可编程逻辑(PL)两个部分。PS部分包括ARM处理器及一些基本的外设硬核，这些外设包括千兆以太网、UART、SD、SPI和ⅡC等，这些硬核的功能都是不可更改的：PL部分为逻辑部分，还包括GTX等资源，可供用户进行设计，当普通FPGA使用，并可以实现一些功能模块，通过处理器，即ARM处理器的AXI总线与处理器进行互联和通信，共同构成一个SOC。

在本发明实施例中，SOC采用了1553B总线的IP核，在FPGA的PL部分例化1个BC、1个BM和31个RT。1553B总线IP核为经过第三方认证的具有源代码的标准IP核，该IP核的处理器接口为自定义的包括数据、地址和控制线的本地总线，将其修改为标准的AX14-Lite总线。33个1553B总线IP核都通过AX14-Lite总线挂接在处理器上。33个1553B总线IP核的一些模式控制信号由处理器控制，IP核的终端请求线通过SOC提供的中断控制其与处理器相连。处理器采用的是XC7Z045型号的ARM，包括两个ARM处理器内核。在本实施例中，SOC与上位机之间通过千兆以太网进行连接，FPGA的PS部分本身就有两个千兆网的MAC外设，可以直接使用，而不需要在PL部分中例化。

在使用过程中，根据被测试对象不同，可以由用户来决定启用哪些1553B总线IP核。比如当针对某一个或某几个RT进行测试时，仿真系统可以启动1个BC、1个BM和实际需要的若干个RT，其他不用的RT外设是实际存在的，但是被设置为禁用。这样做是因为：首先，所选FPGA的内部逻辑资源和RAM资源足够用且价格不敏感；其次，按照覆盖最大需求来进行设计，可以简化设计过程。

1553B总线IP核的1553B总线端需要外接1553B总线收发器来实现真正的1553B总线接口。两者之间的连接信号包括发送信号(RXA/B和

)，接收信号(TXA/B和

)以及收发控制信号(TXINHA/B和RXENA/B)。本发明实施例采用HOLT公司的1553B总线收发器HI1573。

测试板卡的1553B总线接口，本发明实施例采用两种方式实现。

图4为本发明实施例提供的1553B总线接口的实现方式结构示意图，如图所示，包括：每个1553B总线IP核分别将自己的总线端信号以TTL电平方式引出到FPGA外，并与一个1553B总线收发器相连接。每个1553B总线收发器再连接一个隔离变压器，经过隔离变压器后，成为标准的1553B总线接口，所有的接口接入到1553B总线上，1553B总线与外部实际被测设备连接，从而构成一个标准的1553B总线网络。这种方案，可以在1553总线的物理接口端，非常真实地实现1553B总线的系统，但是缺点也很明显，使用太多的1553B总线收发器和隔离变压器，会大大增加硬件成本和板卡面积，此外在仿真测试系统中，实际上不用的1553B总线IP和的总线接口还是连接在1553B总线的系统上。

另外一种是共用一个总线收发器的方案，其整体框图如图3所示。所有的1553B总线IP核的总线端信号在FPGA内部通过一个总线切换网络来连接在一起，对外只需连接一组1553B总线收发器和隔离变压器，也就是硬件接口。图5为本发明实施例提供的总线切换网络的结构示意图。图中数据线TX和RX做了简化处理，实际上均为正负两根，即TXA/B和

以及RXA/B和

通过判断正负两个信号的电平的异同，可以构成高(正线为高及负线为低)，低(正线为低及负线为高)和高阻(或称为无效状态，即正线和负线的逻辑电平相同)三种状态，从而提供给逻辑电路进行判断。

在这个内部总线切换网络中，FPGA内所有被使能的1553B总线IP核的接收使能信号(RXEN)用于控制该IP核的接收端RX是否连接在总线上还是处于无效状态，同时，使用发送禁止信号(TXINH)作为判断依据，来决定由哪个IP核的发送端TX，或者总线收发器的发送端RX来驱动总线(也同时驱动了总线收发器)；当所有IP核的TXINH均有效时(即FPGA的所有IP核的发送均被“关闭”，均不对外发送数据)，这时总线收发器的RXEN被使能，由总线收发器的发送端RX来驱动内部总线，这样就在FPGA内部模拟了一条1553B总线。

2)嵌入式软件

当所有1553B总线IP核作为外设通过处理器接口挂接在处理器上时，会为每个1553B总线IP核分配相应的地址空间，每个1553B总线IP核在处理器中包含自己独有的一个寄存器空间(一般包含32个寄存器)和处理器空间(一般设置为2KB到64KB之间，用于消息存储)，寄存器空间用于处理器对1553B总线IP核的管理以及中断处理等操作，处理器空间用于处理器与对应的IP核之间的消息交互，处理器将需要发送的消息按照约定格式放入到RAM空间，由IP核将消息发送出去。反之，IP核也会将从总线上接收到的消息存入RAM空间，通过中断或查询方式，由处理器得知有新的消息到来，并对这些消息进行处理。

在本发明实施例中，为提高系统的实时性，可处理器上可以运行实时性较高的操作系统，如μC/OS-Ⅱ，但不限于此。需要开发的嵌入式软件分为两个部分：一是1553B总线IP核在操作系统下的设备驱动，包括对寄存器和RAM空间的访问及中断处理能，最后封装成若干个应用程序编程接口(API)函数供上位机的用户进程进行调用。另一部分是用户处理软件，用户处理软件负责每个1553B总线IP核的管理，为每个IP核专门分配1到多个线程来进行管理。通过这样的线程划分，每个管理线程可以抽象的理解为一个独立的处理器，使得每个1553B总线IP核的管理功能各自独立，减少了相互影响，从而更能真实的模拟实际的1553B总线系统。由于所有线程实际上共用相同的处理器硬件平台，线程之间会存在对硬件的资源竞争，这在操作系统上，体现为线程调度的优先级。在本发明实施例中，根据每个1553B总线IP核所实现的功能不同，而造成涉及处理消息的拼读和数量不同，对它们的线程调度优先级进行设定，如表1所示。这个设定过程是由上位机承载的软件通过对用户设置的消息情况进行自动分析来完成，并通知嵌入式软件来进行设置。

表1

3)上位机承载的软件

上位机承载的软件主要作用还是实现人机交互，主要包含两部分功能。

一是，在1553B总线仿真测试系统开始运行之前，由用户通过上位机提供的软件界面对该系统的工作模式进行预先设置。设置系统所需的1553B总线设备情况，以及所需RT相应的地址和子地址等。此外，还需要用户根据所仿真的实际系统的情况，进行消息的设置。如果仅需要模拟RT，则上位机软件需要预先设置仿真的RT消息，如果还需要模拟BC，则需要用户设置BC相关的消息，包括周期消息或非周期消息，以及每个消息帧中具体的消息类别和长度等等。所有预设的内容，由上位机的界面软件通过千兆以太网传递给测试板卡，由后者完成具体的操作。此外上位机软件还需要控制测试板卡的SOC工作的开始和停止等。

二是，在1553B总线仿真测试系统工作过程中，SOC嵌入式软件会将实时仿真的每个1553B总线上的外设工作状态，通过千兆以太网总线上传给上位机，由上位机通过软件界面来实时显示，具体包括状态发送或接收的消息，1553B总线情况及错误情况，每个消息的时间戳等。

可以看出，本发明实施例充分利用了FPGA的SOC技术的优点，来实现支持全功能的1553B总线仿真测试系统，一方面，其实现成本较低，以本发明实施例为例，采用ZYNQ7000系列的FPGA，整个硬件成本能控制在2000元左右，可以替代价格较高的国外产品；另一方面，也解决了国外主要的同类产品，实时性不高和模拟真实性不够，测试覆盖不全的问题，提高了1553B总线测试的准确性和完备性。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (9)

1.一种1553B总线的仿真测试系统，其特征在于，包括：上位机及测试板卡，其中，上位机通过总线与测试板卡交互，进行对1553B总线消息的预置、对1553B总线的运行进行监控及对测试板卡的配置；测试板卡通过总线与上位机进行交互，且接入到1553B总线，在上位机的控制下完成对1553B总线的仿真测试；其中，

测试板卡还包括：

采用FPGA例化1553B总线的外设设备，所述例化的外设设备通过FPGA设置的处理器总线，与FPGA设置的处理器挂接，该例化的外设设备分别接入到1553总线上。

2.如权利要求1所述的系统，其特征在于，上位机与测试板卡之间的所述总线通过测试板卡的总线接口接入到所述处理器总线上。

3.如权利要求1所述的系统，其特征在于，所述例化的外设设备包括：1个BC、1个BM和31个RT。

4.权利要求1所述的系统，其特征在于，在所述测试板卡由FPGA设置内部总线切换网络，所述例化的外设设备通过内部总线切换网络接入到所述测试板卡的硬件接口上，由硬件接口与1553B总线连接，所述硬件接口集成了1553B收发器及隔离变压器功能；

所述内部总线切换网络，用于在处理器的控制下，在某一时刻控制一个所述例化的外设设备处于连接状态。

5.权利要求1所述的系统，其特征在于，在所述测试板卡上，每个所述例化的外设设备分别设置对应的1553B收发器及隔离变压器，所述例化的外设设备接入到对应的1553B收发器上，对应的1553B收发器接入到对应的隔离变压器上，对应的隔离变压器接入到1553B总线上。

6.如权利要求1所述的系统，其特征在于，所述处理器总线，还用于外接扩展寄存器。

7.如权利要求1所述的系统，其特征在于，所述处理器，还用于通过处理器总线对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度。

8.如权利要求7所述的系统，其特征在于，所述处理器，还用于所述对例化的外设设备与1553B总线之间的消息交互过程进行控制及调度过程为：

在所述处理器对应的嵌入式软件中，利用实时操作系统的多线程，由1或多个线程对应一个例化的所述例化的外设设备；

所述多线程设置有不同的优先级。

9.如权利要求7所述的系统，其特征在于，所述处理器，为每个例化的外设设备分配相应的地址空间，所述一个地址空间设置对应的例化的外设设备的寄存器空间和处理器空间，其中，

寄存器空间用于所述处理器对对应的例化的外设设备的管理、中断或查询处理；

处理器空间用于所述处理器与对应的例化的外设设备进行消息交互。

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