CN116361215B - 一种AXI4-Lite总线远程扩展方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000004044 response Effects 0.000 claims abstract description 24
- 239000000284 extract Substances 0.000 claims abstract description 12
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 230000002452 interceptive effect Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
本发明涉及一种AXI4‑Lite总线远程扩展方法。在读操作中，主端FPGA在主设备接口的AR通道上给出地址，产生RAP包并送至从端FPGA，从端FPGA提取地址并送至从设备接口的AR通道，从端FPGA将读出的数据送至接口的R通道，从端FPGA产生RP包并送至主端FPGA，主端FPGA提取数据并送至主设备的R通道上，主设备从R通道获得数据；在写操作中，主端FPGA在主设备接口的WR通道上给出地址，同时在W通道上给出数据，产生WP包并送至从端FPGA，从端FPGA提取地址和数据并送至从设备接口的AW通道和W通道，从设备从AW和W通道收到地址和数据并执行写操作，从设备向B通道发出写响应，从端FPGA产生WRP包并送至主端FPGA，主端FPGA提取数据并送至主设备接口的B通道上，主设备从B通道获得响应。
Description
技术领域
本发明属于数据通信技术领域，尤其涉及一种AXI4-Lite总线远程扩展方法。
背景技术
AXI（Advanced eXtensible Interface，先进可扩展接口）是一种芯片内部通信协议，是ANBA（Advanced Microcontroller Bus Architecture，先进微控制器总线架构）的子集。AXI4是2010年推出的较新协议版本。AXI4协议的意义在于：当系统中各个功能模块都能遵循AXI4协议时，系统构建就变得简单和快捷。当前，AXI4已经成为众多微处理器和可编程逻辑器件中广泛应用的内部接口，尤其在FPGA（现场可编程门阵列）领域，目前主流FPGA厂商的开发工具和IP核普遍采用AXI4接口。
AXI4接口分为三个类型：AXI4、AXI4-Stream和AXI4-Lite。其中AXI4具有最完整的信号定义，可进行高效率的寻址式数据传递。AXI4-Stream则定义了一种无地址的数据流高效传输接口。AXI4-Lite则是经过简化的总线，具备非突发式的寻址读写能力，适合在系统中完成参数设置、状态查询、小批量数据传递等功能。
具体到AXI4-Lite协议，该协议认为一个接口的两端分别是一个主设备和一个从设备。主设备是指主动发起读写的设备，比如一个处理器模块；从设备是被动接受读写的设备，比如一个存储器或者一个功能部件。协议详细规定了接口信号的名称、功能和时序。AXI4-Lite接口信号被分为若干个通道，分别是：AR通道（Read Address Channel，读地址通道），R通道（Read Data Channel，读数据通道），AW通道（Write Address Channel，写地址通道），W通道（Write Data Channel，写数据通道），B通道（Write Response Channel，写响应通道）。每个通道又包含数据信号线、有效线、就绪标志线，此处不再展开叙述。所有通道中的信号，都在同一个时钟信号驱动下按同步时序工作。
一次完整的AXI4-Lite读操作包含下列步骤：1）主设备通过AR通道向从设备传递读地址；2）从设备通过R通道向主设备传递读出的数据。一次完整的AXI4-Lite写操作包含下列步骤：1）主设备通过WR通道向从设备传递读地址，同时通过W通道向从设备传递要写入的数据字；2）从设备通过B通道向主设备传递写入响应。
当系统（芯片）内含有多个从设备以及一个或多个主设备时，可以通过交互连接器（AXI4-Lite Interconnect）将所有设备连接起来。交叉连接模块接收主控模块的读写请求，根据预设的地址映射表将读写操作转发到相应外设模块，再将外设模块的响应信息传递回主控模块。当有多个主设备请求读写时，交互连接器会执行仲裁操作，让各个读写请求按顺序逐一完成。在连接关系上，所有设备点对点连接到交互连接器，呈星型结构。多个交互连接器也可以级联，形成多层星型结构。在软件层面，所有从设备的地址映射到统一的地址空间中并占有不同的地址范围，类似于传统的总线结构。交互连接器一般都是预先设计好的IP核，不需要重复开发。
综上所述，AXI4-Lite协议规定了数字芯片内部多设备间主从式控制读写的标准接口，并在FPGA领域获得了广泛应用。但是，该协议属于数字芯片内部的接口方法，没有扩展到芯片之间或者设备之间的能力。当前，关于AXI4-Lite协议的公开文献，多仅限于对协议的使用，尚无对多芯片或多设备间无缝扩展方法的讨论。
本发明的目的是致力于解决多芯片和多设备之间基于AXI4-Lite总线协议的连接问题，提出一种AXI4-Lite总线远程扩展方法。
发明内容
本发明为解决公知技术中存在的技术问题而提供一种AXI4-Lite总线远程扩展方法，将当前只应用于芯片内部的AXI4-Lite总线协议扩展到芯片外部，应用于多个FPGA芯片之间的通信互联，通过封装从AXI4-Lite接口到网络接口的转换逻辑，实现所有连接在同一以太网上FPGA芯片内统一的AXI4-Lite总线架构。
本发明为解决公知技术中存在的技术问题所采取的技术方案是：一种AXI4-Lite总线远程扩展方法包括AXI4-Lite读操作和AXI4-Lite写操作；其中，
AXI4-Lite读操作包括以下步骤，
R1、主端FPGA内的主设备发起AXI4-Lite读操作，在主设备AXI4-Lite接口的AR通道上给出地址；
R2、主端FPGA产生一个网络数据包，称之为RAP包，其中包含要读取的地址信息，通过以太网发至从端FPGA；
R3、从端FPGA收到RAP包，提取出其中的地址信息，将其发送到从设备AXI4-Lite接口的AR通道上；
R4、从端FPGA的从设备从AR通道收到地址，执行读操作；
R5、从端FPGA的从设备将读出的数据发送到AXI4-Lite接口的R通道；
R6、从端FPGA产生一个网络数据包，称之为RP包，其中包含本次读出的数据，通过以太网发至主端FPGA；
R7、主端FPGA收到RP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite的R通道上；
R8、主设备从R通道获得数据，完成本次AXI4-Lite读操作；
AXI4-Lite写操作包括以下步骤，
W1、主端FPGA内的主设备发起AXI4-Lite写操作，在主设备AXI4-Lite接口的WR通道上给出地址，同时在W通道上给出数据；
W2、主端FPGA产生一个网络数据包，称之为WP包，其中包含要写的地址和数据信息，通过以太网发至从端FPGA；
W3、从端FPGA收到WP包，提取出其中的地址和数据信息，将其发送到从设备AXI4-Lite接口的AW通道和W通道上；
W4、从端FPGA的从设备从AW和W通道收到地址和数据，执行写操作；
W5、从端FPGA的从设备向AXI4-Lite接口的B通道发出写响应；
W6、从端FPGA产生一个网络数据包，称之为WRP包，通过以太网发至主端FPGA；
W7、主端FPGA收到WRP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite接口的B通道上；
W8、主设备从B通道获得响应，完成本次AXI4-Lite写操作。
优选地：RAP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RAP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的读地址；RP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，RP包的第三个字是本次的读数据。
优选地：WP包由四个数字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写地址，第四个字是本次的写数据；WRP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WRP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写响应，0表示写成功，其它值表示写错误。
本发明的优点和积极效果是：
本发明提供了一种AXI4-Lite总线远程扩展方法，将当前只应用于芯片内部的AXI4-Lite总线协议扩展到芯片外部，应用于多个FPGA芯片之间的通信互联，通过封装从AXI4-Lite接口到网络接口的转换逻辑，实现了所有连接在同一以太网上FPGA芯片内统一的AXI4-Lite总线架构。
本发明的AXI4-Lite总线远程扩展方法具有“远程化”的特点，AXI4-Lite总线的读写不再局限于芯片的内部，而是跨越到处于同一网络上的多个芯片之间。本发明的AXI4-Lite总线远程扩展方法具有“协议一致性”的特点，多个FPGA芯片内的主设备和从设备可以像原先单芯片中一样执行基于AXI4-Lite协议的读写操作。本发明的AXI4-Lite总线远程扩展方法具有“可扩展性”的特点，有利于解决由多个FPGA芯片所构成的大型系统中集中统一控制的需求，并且令FPGA芯片的数量可任意拓展。
附图说明
图1是本发明AXI4-Lite总线远程扩展方法的读操作流程图；
图2是本发明AXI4-Lite总线远程扩展方法的写操作流程图；
图3是本发明AXI4-Lite总线远程扩展方法的主端FPGA逻辑框图；
图4是本发明AXI4-Lite总线远程扩展方法的从端FPGA逻辑框图；
图5（a）是本发明AXI4-Lite总线远程扩展方法中RAP包的数据结构图；
图5（b）是本发明AXI4-Lite总线远程扩展方法中RP包的数据结构图；
图5（c）是本发明AXI4-Lite总线远程扩展方法中WP包的数据结构图；
图5（d）是本发明AXI4-Lite总线远程扩展方法中WRP包的数据结构图；
图6是本发明AXI4-Lite总线远程扩展方法的网络收发模块的结构框图；
图7是本发明AXI4-Lite总线远程扩展方法中多个FPGA芯片构成的AXI4-Lite系统架构图。
具体实施方式
为能进一步了解本发明的发明内容、特点及功效，兹举以下实施例详细说明。
FPGA芯片内部的设备采用AXI4-Lite总线连接，由多个FPGA芯片构成大型系统时，FPGA芯片之间则采用以太网络连接，实现数据的通信。因此，本发明中的AXI4-Lite总线远程扩展方法应用于基于具备访问以太网络能力FPGA芯片构建的系统，进一步地，当两片FPGA芯片内分别有一个AXI4-Lite主设备和一个AXI4-Lite从设备时，如果我们称拥有主设备的FPGA芯片为主端FPGA，则拥有从设备的FPGA芯片为从端FPGA。
本发明的AXI4-Lite总线远程扩展方法包括AXI4-Lite读操作和AXI4-Lite写操作，分别对应着数据读取过程和数据写入过程。
图1中给出了本发明方法中的AXI4-Lite读操作的步骤说明，可以看出AXI4-Lite读操作具体包括以下多个步骤：
R1、主端FPGA内的主设备发起AXI4-Lite读操作，在主设备AXI4-Lite接口的AR通道上给出地址；
R2、主端FPGA产生一个网络数据包，称之为RAP包，其中包含要读取的地址信息，通过以太网发至从端FPGA；
本实施例中，RAP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RAP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的读地址。
R3、从端FPGA收到RAP包，提取出其中的地址信息，将其发送到从设备AXI4-Lite接口的AR通道上；
R4、从端FPGA的从设备从AR通道收到地址，执行读操作；
R5、从端FPGA的从设备将读出的数据发送到AXI4-Lite接口的R通道；
R6、从端FPGA产生一个网络数据包，称之为RP包，其中包含本次读出的数据，通过以太网发至主端FPGA；
本实施例中，RP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，RP包的第三个字是本次的读数据。
R7、主端FPGA收到RP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite的R通道上；
R8、主设备从R通道获得数据，完成本次AXI4-Lite读操作。
图2中给出了本发明方法中的AXI4-Lite写操作的步骤说明，可以看出AXI4-Lite写操作具体包括以下多个步骤：
W1、主端FPGA内的主设备发起AXI4-Lite写操作，在主设备AXI4-Lite接口的WR通道上给出地址，同时在W通道上给出数据；
W2、主端FPGA产生一个网络数据包，称之为WP包，其中包含要写的地址和数据信息，通过以太网发至从端FPGA；
本实施例中，WP包由四个数字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写地址，第四个字是本次的写数据。
W3、从端FPGA收到WP包，提取出其中的地址和数据信息，将其发送到从设备AXI4-Lite接口的AW通道和W通道上；
W4、从端FPGA的从设备从AW和W通道收到地址和数据，执行写操作；
W5、从端FPGA的从设备向AXI4-Lite接口的B通道发出写响应；
W6、从端FPGA产生一个网络数据包，称之为WRP包，通过以太网发至主端FPGA；
本实施例中，WRP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WRP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写响应，0表示写成功，其它值表示写错误。
W7、主端FPGA收到WRP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite接口的B通道上；
W8、主设备从B通道获得响应，完成本次AXI4-Lite写操作。
图3中给出了本发明中主端FPGA的逻辑框图，可以看出：
主端FPGA在结构上包括AXI4-Lite主设备以及把AXI4-Lite主设备连接到以太网的主桥接，主桥接的一侧是AXI-Lite接口，AXI4-Lite主设备连接到这个AXI-Lite接口。主桥接的另一侧则连接到以太网。
依据AXI4-Lite协议，AXI4-Lite接口上包含AR通道、AW通道、W通道、R通道和B通道。主桥接内包含RAP包生成模块、WP包生成模块、RP包解析模块、WRP包解析模块、选通模块、网络收发模块。
AR通道上出现读地址时，RAP包生成模块产生一个RAP包，并根据读地址的具体数值产生出对方IP地址。AW通道上出现写地址且W通道上出现写数据时，WP包生成模块产生一个WP包，并根据写地址的具体数值产生出对方IP地址。WP包和RAP包经过选通后写入网络收发模块，发送到以太网上。网络收发模块会把WP包和RAP包都以UDP（User DatagramProtocol，用户数据报协议）协议发送。网络收发模块如果收到了一个RP包，则写入RP包解析模块。RP包解析模块从RP包中解析出读出数据并送到R通道上。网络收发模块如果收到了一个RP包，则写入RP包解析模块。RP包解析模块从RP包中解析出读出数据并送到R通道上。
图4中给出了本发明中从端FPGA的逻辑框图，可以看出：
从端FPGA在结构上包括AXI4-Lite从设备以及把AXI4-Lite从设备连接到以太网的从桥接，从桥接的一侧是AXI-Lite接口，AXI4-Lite从设备连接到这个AXI-Lite接口。从桥接的另一侧则连接到以太网。
依据AXI4-Lite协议，AXI4-Lite接口上包含AR通道、AW通道、W通道、R通道和B通道。从桥接内包含RAP包解析模块、WP包解析模块、RP包生成模块、WRP包生成模块、选通模块、网络收发模块。
网络收发模块把收到RAP包写入RAP包解析模块。RAP包解析模块从RAP包中取出读地址送入AR通道。网络收发模块把收到的WP包送入WP包解析模块。WP包解析模块从WP包中取出写地址和写数据，分别送入AW通道和W通道。网络收发模块收到RAP包和WP包的时候，还会把对应的源IP地址，即发起本次读写的主设备所在FPGA的IP地址，写入选通模块，作为发送RP包和WRP包时的目标IP地址。R通道上出现读数据时，RP包生成模块产生一个RP包。B通道上出现写响应时，WRP包生成模块产生一个WRP包。RP包和WRP包经过选通模块选通后送入网络收发模块，发送到以太网上。网络收发模块会把RP包和WRP包都以UDP（User DatagramProtocol，用户数据报协议）协议发送，目标IP地址就是接收WP包的源IP地址。
图5（a）至图5（d）依次给出了本发明中AXI4-Lite读操作和AXI4-Lite写操作中数据包的数据结构。
由图5（a）可以看出：RAP包由三个32位字构成。第一个字是固定包头0x00005588，包头的作用是指示包的类型。第二个字是包序号，RAP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号。第三个字是本次AXI4-Lite的读地址。
由图5（b）可以看出：RP包由三个32位字构成。第一个字是固定包头0x00005599，包头的作用是指示包的类型。第二个字是包序号，RP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号。第三个字是本次AXI4-Lite的读数据。
由图5（c）可以看出：WP包由四个32位字构成。第一个字是固定包头0x000055AA，包头的作用是指示包的类型。第二个字是包序号，WP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号。第三个字是本次AXI4-Lite的写地址。第四个字是本次AXI4-Lite的写数据。
由图5（d）可以看出：WRP包由三个32位字构成。第一个字是固定包头0x000055BB，包头的作用是指示包的类型。第二个字是包序号，WRP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号。第三个字是本次AXI4-Lite的写响应，0表示写成功，其它值表示其它错误。
图6中给出了本发明AXI4-Lite总线远程扩展方法的网络收发模块的结构框图，即主桥接和从桥接的网络收发模块的结构框图。
物理层收发模块采用10G Ethernet PCS/PMA商用IP核实现。MAC收发模块采用10GEthernet MAC商用IP核实现。MAC收发对内是MAC接收接口和MAC发送接口。依据计算机网络规范，MAC层的数据以MAC包为单位传递（此处注意与本发明定义的数据包做区分）。MAC接收接口输出的MAC包先进入MAC包解析模块，判别所收到MAC包类型。如果收到的MAC包是一条ping指令，则写入PING应答模块。PING应答模块输出一个含有PING命令应答信息的MAC包。如果收到的MAC包是一条ARP请求命令，则写入ARP应答模块。
ARP应答模块输出一个含有本机IP地址信息的ARP应答MAC包。如果收到的是一个ARP应答包，则写入路由表将对方IP地址信息保存起来，并进一步再写入ARP请求模块。如果收到的是一个UDP包，则写入UDP接收模块。UDP接收模块从MAC包中提取出UDP包送入UDP解包模块。UDP解包模块再从UDP包中提取出数据载荷，即为本发明所设计的RAP包、WP包、RP包和WRP包，从收包接口发出去往桥接逻辑中的各个包解析模块。ARP请求模块用于本机发送MAC包之前先确定对方的IP地址与MAC地址的映射关系。如果对方IP地址已经位于ARP请求模块首先从路由表中查询已经存储的IP地址，如果没有查到，则产生一个ARP请求MAC包。
来自桥接逻辑中各个包生成模块的数据包，从发包接口送入UDP组包模块，封装为含有标准UDP格式的MAC包。PING应答模块、ARP应答模块、ARP请求模块、UDP组包模块，这四个模块都会要求发送各自的MAC包，然而MAC收发模块只有一个发送输入端口，所以用一个仲裁模块把多个发送请求合并在一起，每次选出其中一个送入MAC收发模块。
图7中给出了一种采用多个FPGA芯片构建得到的系统架构框图，具体地是采用三个具备访问以太网络能力FPGA芯片构建的系统架构框图。本示例中包含三个FPGA芯片，分别是FPGA1、FPGA2和FPGA3。所有FPGA都具备以太网接口并连接到同一个网络中。
FPGA1中具备一个AXI4-Lite主设备、AXI4-Lite交互连接器、若干个AXI4-Lite从设备以及AXI4-Lite到以太网的主桥接。FPGA2和FPGA3中具都备AXI4-Lite交互连接器、若干个AXI4-Lite从设备以及AXI4-Lite到以太网的从桥接。
在本实施例中，FPGA1中的交互连接器1将主设备发出的地址分为三段，分别指向从设备1、从设备2以及主桥接1。FPGA2中的交互连接器2把收到的地址分段到从设备3、从设备4和从设备5。FPGA3中的交互连接器3把收到的地址分段到从设备6、从设备7和从设备8。在这样的系统架构下，FPGA1中的主设备就具备了完全访问所有FPGA中所有从设备的能力。即，依靠本发明中所公开的扩展方法，在FPGA1中的AXI4-Lite主设备看来，不论位于哪个FPGA中的从设备，都仅仅是AXI4-Lite总线地址的区分而已，只需要访问不同的总线地址，即可访问全系统中所有的从设备。当需要增加新的FPGA或者新的从设备时，只需要调整具体的地址分配关系，即可实现扩展。
以上所述为本发明的较佳实施例而已，本发明不应该局限于该实施例和附图所公开的内容。凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。
Claims (3)
1.一种AXI4-Lite总线远程扩展方法，包括AXI4-Lite读操作和AXI4-Lite写操作；其特征是：
AXI4-Lite读操作包括以下步骤，
R1、主端FPGA内的主设备发起AXI4-Lite读操作，在主设备AXI4-Lite接口的AR通道上给出地址；
R2、主端FPGA产生一个网络数据包，称之为RAP包，其中包含要读取的地址信息，通过以太网发至从端FPGA；
R3、从端FPGA收到RAP包，提取出其中的地址信息，将其发送到从设备AXI4-Lite接口的AR通道上；
R4、从端FPGA的从设备从AR通道收到地址，执行读操作；
R5、从端FPGA的从设备将读出的数据发送到AXI4-Lite接口的R通道；
R6、从端FPGA产生一个网络数据包，称之为RP包，其中包含本次读出的数据，通过以太网发至主端FPGA；
R7、主端FPGA收到RP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite的R通道上；
R8、主设备从R通道获得数据，完成本次AXI4-Lite读操作；
AXI4-Lite写操作包括以下步骤，
W1、主端FPGA内的主设备发起AXI4-Lite写操作，在主设备AXI4-Lite接口的WR通道上给出地址，同时在W通道上给出数据；
W2、主端FPGA产生一个网络数据包，称之为WP包，其中包含要写的地址和数据信息，通过以太网发至从端FPGA；
W3、从端FPGA收到WP包，提取出其中的地址和数据信息，将其发送到从设备AXI4-Lite接口的AW通道和W通道上；
W4、从端FPGA的从设备从AW和W通道收到地址和数据，执行写操作；
W5、从端FPGA的从设备向AXI4-Lite接口的B通道发出写响应；
W6、从端FPGA产生一个网络数据包，称之为WRP包，通过以太网发至主端FPGA；
W7、主端FPGA收到WRP包，提取出其中的数据信息，将其发送到主设备AXI4-Lite接口的B通道上；
W8、主设备从B通道获得响应，完成本次AXI4-Lite写操作。
2.如权利要求1所述的AXI4-Lite总线远程扩展方法，其特征是：RAP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RAP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的读地址；RP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，RP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，RP包的第三个字是本次的读数据。
3.如权利要求2所述的AXI4-Lite总线远程扩展方法，其特征是：WP包由四个数字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写地址，第四个字是本次的写数据；WRP包由三个字构成，第一个字是指示包类型的固定包头，第二个字是包序号，WRP包生成逻辑自动从0开始顺序计数并填入该字，表示当前包的发送序号，第三个字是本次的写响应，0表示写成功，其它值表示写错误。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310626111.2A CN116361215B (zh) | 2023-05-31 | 2023-05-31 | 一种AXI4-Lite总线远程扩展方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310626111.2A CN116361215B (zh) | 2023-05-31 | 2023-05-31 | 一种AXI4-Lite总线远程扩展方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116361215A CN116361215A (zh) | 2023-06-30 |
| CN116361215B true CN116361215B (zh) | 2023-07-25 |
Family
ID=86922454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310626111.2A Active CN116361215B (zh) | 2023-05-31 | 2023-05-31 | 一种AXI4-Lite总线远程扩展方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116361215B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115550104A (zh) * | 2022-12-06 | 2022-12-30 | 北京华环电子股份有限公司 | Axi总线扩展方法、装置、电子设备及存储介质 |
| CN115794722A (zh) * | 2023-02-10 | 2023-03-14 | 智绘微电子科技(南京)有限公司 | 一种AXI outstanding接口转换实现方法 |
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| US20090225775A1 (en) * | 2008-03-06 | 2009-09-10 | Integrated Device Technology, Inc. | Serial Buffer To Support Reliable Connection Between Rapid I/O End-Point And FPGA Lite-Weight Protocols |
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| CN115550104A (zh) * | 2022-12-06 | 2022-12-30 | 北京华环电子股份有限公司 | Axi总线扩展方法、装置、电子设备及存储介质 |
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